KR100925394B1 - 반도체 메모리 장치 - Google Patents

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KR100925394B1
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Abstract

본 발명은 파워 업 신호를 인에이블시키는 외부 전압 레벨을 감지 신호에 응답하여 가변시키는 초기화 신호 생성부, 상기 파워 업 신호에 응답하여 초기화되며, 내부 전압을 생성하는 내부 전압 생성부, 및 상기 내부 전압 레벨에 응답하여 상기 감지 신호를 생성하는 감지 신호 생성부를 포함한다.
파워 업 신호, P.V.T(process, voltage, temperature), 내부 전압

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치에서는 외부에서 인가되는 외부 전압 이외에도 내부적으로 내부 전압을 생성하여 사용한다. 이렇게 내부 전압을 사용하는 경우 여러가지 장점이 있는 데, 외부 전압에 동기하지 않는 안정적인 전압 확보로 반도체 메모리 장치의 안정적인 동작이 가능해진다는 것이고, 전류 소모도 줄일 수 있다는 것이다.
일반적으로 반도체 메모리 장치는 도 1에 도시된 바와 같이, 파워 업 신호 생성부(10), 및 내부 전압 생성부(20)를 포함한다.
상기 파워 업 신호 생성부(10)는 반도체 메모리 장치에 외부 전압이 인가되면 외부 전압의 특정 레벨에서 인에이블되는 파워 업 신호(pwrup)를 생성한다.
상기 내부 전압 생성부(20)는 상기 파워 업 신호(pwrup)에 의해 초기화되며, 상기 파워 업 신호(pwrup)가 인에이블되면 타겟 레벨의 내부 전압(V_int)을 생성한다. 이때, 상기 내부 전압 생성부(20)는 충분히 초기화되지 않으면 타겟 레벨의 내 부 전압(V_int)을 생성하지 못한다. 즉, 상기 내부 전압 생성부(20)가 충분히 초기화되지 못하였을 때 상기 파워 업 신호(pwrup)가 인에이블되면 상기 내부 전압 생성부(20)는 타겟 레벨의 상기 내부 전압(V_int)을 생성하지 못한다. 이러한 문제점은 상기 파워 업 신호 생성부(10)의 P.V.T(process, voltage, temperature) 변화에 따라 상기 파워 업 신호(pwrup)의 인에이블 타이밍이 변하면 발생한다.
본 발명은 상술한 문제점을 해결하지 위해 안출된 것으로, 파워 업 신호에 응답하여 초기화되는 내부 전압 생성 회로의 초기화 동작을 안정적으로 보장할 수 있는 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 파워 업 신호를 인에이블시키는 외부 전압 레벨을 감지 신호에 응답하여 가변시키는 초기화 신호 생성부, 상기 파워 업 신호에 응답하여 초기화되며, 내부 전압을 생성하는 내부 전압 생성부, 및 상기 내부 전압 레벨에 응답하여 상기 감지 신호를 생성하는 감지 신호 생성부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 파워 업 신호에 응답하여, 내부 전압 레벨을 감지하여 생성된 감지 신호 또는 상기 파워 업 신호를 초기화 신호로서 선택적으로 출력하는 초기화 신호 생성부, 및 상기 초기화 신호에 응답하여 초기화되며, 상기 내부 전압을 생성하는 내부 전압 생성부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 내부 전압 생성 회로의 초기화 동작을 안정적으로 보장할 수 있어 타겟 레벨로 일정한 내부 전압을 확보함으로써, 반도체 메모리 장치의 전압 안정성 및 동작 신뢰도를 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 2에 도시된 바와 같이, 초기화 신호 생성부(100), 내부 전압 생성부(200), 및 감지 신호 생성부(300)를 포함한다.
상기 초기화 신호 생성부(100)는 감지 신호(det)가 디스에이블되고 외부 전압이 제 1 전압 레벨이상이 되면 파워 업 신호(pwrup)를 인에이블시키고, 상기 감지 신호(det)가 인에이블되면 상기 외부 전압이 제 2 전압 레벨이상이 되어야 상기 파워 업 신호를 인에이블시킨다. 한편, 상기 초기화 신호 생성부(100)는 상기 감지 신호(det)가 디스에이블일 경우 상기 외부 전압이 상기 제 1 전압 레벨이하가 되면 상기 파워 업 신호(pwrup)를 디스에이블시키고, 상기 감지 신호(det)가 인에이블일 경우 상기 외부 전압이 상기 제 2 전압 레벨이하가 되면 상기 파워 업 신호(pwrup)를 디스에이블시킨다. 이때, 상기 제 1 전압 레벨은 상기 제 2 전압 레벨보다 낮은 레벨이다. 또한 상기 초기화 신호 생성부(100)는 상기 파워 업 신호(pwrup)가 인에이블되면 펄스(pulse)를 생성하는 펄스 생성부를 더 포함할 수 있다.
상기 내부 전압 생성부(200)는 상기 파워 업 신호(pwrup)에 응답하여 초기화되며, 내부 전압(V_int)을 생성한다.
상기 감지 신호 생성부(300)는 상기 내부 전압(V_int) 레벨에 응답하여 상기 감지 신호(det)를 생성한다. 상기 감지 신호 생성부(300)를 더 자세히 설명하면, 상기 감지 신호 생성부(300)는 상기 파워 업 신호(pwrup)가 인에이블되면 소정 시간동안만 상기 내부 전압(V_int)의 레벨을 감지하여 상기 감지 신호(det)를 생성한다. 상기 감지 신호 생성부(300)는 상기 내부 전압(V_int)이 타겟 레벨이하이면 상 기 감지 신호(det)를 인에이블시킨다.
상기 초기화 신호 생성부(100)는 도 3에 도시된 바와 같이, 파워 업 신호 생성부(110), 및 펄스 생성부(120)를 포함한다.
상기 파워 업 신호 생성부(110)는 상기 감지 신호(det)가 디스에이블되고 상기 외부 전압이 상기 제 1 전압 레벨이상이 되면 상기 파워 업 신호(pwrup)를 인에이블시키고, 상기 감지 신호(det)가 인에이블되면 상기 외부 전압이 상기 제 2 전압 레벨이상이 되어야 상기 파워 업 신호를 인에이블시킨다. 한편, 상기 초기화 신호 생성부(100)는 상기 감지 신호(det)가 디스에이블일 경우 상기 외부 전압이 상기 제 1 전압 레벨이하가 되면 상기 파워 업 신호(pwrup)를 디스에이블시키고, 상기 감지 신호(det)가 인에이블일 경우 상기 외부 전압이 상기 제 2 전압 레벨이하가 되면 상기 파워 업 신호(pwrup)를 디스에이블시킨다.
상기 펄스 생성부(120)는 상기 파워 업 신호(pwrup)가 인에이블되면 상기 펄스(pulse)를 생성한다.
상기 파워 업 신호 생성부(110)는 도 4에 도시된 바와 같이, 가변 전압 분배부(111), 및 신호 생성부(112)를 포함한다.
상기 가변 전압 분배부(111)는 상기 감지 신호(det)에 응답하여 전압 분배비가 가변되고, 상기 외부 전압(VDD)을 상기 전압 분배비로 분배하여 분배 전압(V_dv)을 생성한다.
상기 가변 전압 분배부(111)는 제 1 내지 제 3 저항 소자(R11~R13), 제 1 트랜지스터(N11), 및 제 1 인버터(IV11)를 포함한다. 상기 제 1 내지 제 3 저항 소 자(R11~R13)는 직렬로 연결되며 상기 제 1 저항 소자(R11)의 일단에 상기 외부 전압(VDD)이 인가되고 상기 제 3 저항 소자(R13)의 타단에 접지단(VSS)이 연결된다. 상기 제 1 인버터(IV11)는 상기 감지 신호(det)를 입력 받는다. 상기 제 1 트랜지스터(N11)는 게이트에 상기 제 1 인버터(IV11)의 출력 신호를 입력 받고 드레인과 소오스에 상기 제 3 저항 소자(R13)의 일단과 타단이 연결된다. 이때, 상기 제 1 저항 소자(R11)와 상기 제 2 저항 소자(R12)가 연결된 노드에서 상기 분배 전압(V_dv)이 출력된다. 이때, 상기 가변 전압 분배부(111)는 하이 레벨로 인에이블되는 상기 감지 신호(det)에 응답하여 분배비가 작아지는 것을 설명한 것이다. 한편, 로우 레벨로 인에이블되는 상기 감지 신호(det)에 응답하여 분배비가 작아지도록 상기 가변 전압 분배부(111)를 설계할 경우 상기 제 1 인버터(IV11)를 제거함으로써 상기 가변 전압 분배부(111)를 구현할 수도 있다.
이와 같이 구성된 상기 가변 전압 분배부(111)의 동작에 대해 간단히 살펴보면 다음과 같다. 이때, 상기 제 1 내지 제 3 저항 소자(R11~R13)의 저항 값은 동일하다고 가정한다.
상기 감지 신호(det)가 하이 레벨로 디스에이블될 경우 상기 제 1 트랜지스터(N11)는 턴오프된다. 상기 제 1 트랜지스터(N11)가 턴오프되면 상기 제 1 내지 제 3 저항 소자(R11~R13)를 통하여 전류가 흐르므로 상기 분배 전압(V_dv)의 전압 레벨은 상기 외부 전압(VDD) 레벨의 2/3 레벨이다.
상기 감지 신호(det)가 로우 레벨로 인에이블될 경우 상기 제 1 트랜지스터(N11)는 턴온된다. 상기 제 1 트랜지스터(N11)가 턴온되면 상기 제 1 및 제 2 저 항 소자(R11, R12), 및 상기 제 1 트랜지스터(N11)를 통하여 전류가 흐르므로 상기 분배 전압(V_dv)의 레벨은 상기 외부 전압(VDD) 레벨의 1/2 레벨이다. 결국, 상기 가변 저항부(110)는 상기 감지 신호(det)에 응답하여 상기 분배 전압(V_dv) 레벨이 변한다. 상기 분배 전압(V_dv) 레벨이 변하는 것은 상기 제 1 트랜지스터(N11)와 상기 제 3 저항 소자(R13)의 연결관계 때문이다. 따라서 상기 제 1 트랜지스터(N11)와 상기 제 3 저항 소자(R13)를 포함하여 가변 저항 소자라 할 수 있다.
상기 신호 생성부(112)는 상기 분배 전압(V_dv)이 특정 레벨이상이 되면 상기 파워 업 신호(pwrup)를 하이 레벨로 인에이블시킨다.
상기 신호 생성부(112)는 제 2 내지 제 5 트랜지스터(P11, P12, N12, N13), 및 제 2 인버터(IV12)를 포함한다. 상기 제 2 트랜지스터(P11)는 게이트에 접지단(VSS)이 연결되고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 3 트랜지스터(P12)는 게이트에 접지단(VSS)이 연결되고 소오스에 상기 제 2 트랜지스터(P11)의 드레인이 연결된다. 상기 제 4 트랜지스터(N12)는 게이트에 상기 분배 전압(V_dv)을 인가 받고 드레인에 상기 제 3 트랜지스터(P12)의 드레인이 연결된다. 상기 제 5 트랜지스터(N13)는 게이트에 상기 분배 전압(V_dv)이 인가되고 드레인에 상기 제 4 트랜지스터(N12)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 2 인버터(IV12)는 입력단에 상기 제 3 트랜지스터(P12)와 상기 제 4 트랜지스터(N12)가 연결된 노드가 연결되며 출력단에서 상기 파워 업 신호(pwrup)가 출력된다.
이와 같이 구성된 상기 신호 생성부(112)는 상기 분배 전압(V_dv) 레벨이 상 기 제 4 및 제 5 트랜지스터(N12, N13)를 턴온시킬 정도로 높아지지 않으면 로우 레벨로 디스에이블된 상기 파워 업 신호(pwrup)를 생성한다. 한편, 상기 신호 생성부(112)는 상기 분배 전압(V_dv) 레벨이 상기 제 4 및 제 5 트랜지스터(N12, N13)를 턴온시킬 정도로 높아지면 하이 레벨로 인에이블된 상기 파워 업 신호(pwrup)를 생성한다.
상기 펄스 생성부(120)는 상기 파워 업 신호(pwrup)가 하이 레벨로 인에이블되면 소정 시간 인에이블되는 상기 펄스(pulse)를 생성한다.
상기 펄스 생성부(120)는 제 3 및 제 4 인버터(IV13, IV14), 지연부(delay), 및 낸드 게이트(ND11)를 포함한다. 상기 지연부(delay)는 상기 파워 업 신호(pwrup)를 입력 받는다. 상기 제 3 인버터(IV13)는 상기 지연부(delay)의 출력 신호를 입력 받는다. 상기 낸드 게이트(ND11)는 상기 제 3 인버터(IV13)의 출력 신호 및 상기 파워 업 신호(pwrup)를 입력 받는다. 상기 제 4 인버터(IV14)는 상기 낸드 게이트(ND11)의 출력 신호를 입력 받아 상기 펄스(pulse)를 출력한다.
상기 감지 신호 생성부(300)는 도 6에 도시된 바와 같이, 레벨 감지부(310), 및 래치부(320)를 포함한다.
상기 레벨 감지부(310)는 상기 파워 업 신호(pwrup)가 인에이블되면 상기 내부 전압(V_int) 레벨을 감지하여 감지 예비 신호(det_pre)를 생성한다.
상기 래치부(320)는 상기 펄스(pulse)의 인에이블 구간에서 상기 감지 예비 신호(det_pre)를 반전시켜 상기 감지 신호(det)로서 출력한다. 또한 상기 래치부(320)는 상기 펄스(pulse)의 디스에이블 구간에서 상기 감지 예비 신호(det_pre) 와는 무관하게 상기 감지 신호(det)의 레벨을 유지시킨다.
상기 래치부(320)는 제 15 및 제 16 인버터(IV15, IV16), 제어 인버터(IVC11), 및 패스 게이트(PG11)를 포함한다. 상기 제 15 인버터(IV15)는 상기 펄스(pulse)를 입력 받는다. 상기 패스 게이트(PG11)는 제 1 제어단에 상기 제 15 인버터(IV15)의 출력 신호를 입력 받고 제 2 제어단에 상기 펄스(pulse)를 입력 받으며 입력단에 상기 감지 예비 신호(det_pre)를 입력 받는다. 상기 제 16 인버터(IV16)는 상기 패스 게이트(PG11)의 출력 신호를 입력 받아 상기 감지 신호(det)를 출력한다. 상기 제어 인버터(IVC11)는 제 1 제어단에 상기 제 5 인버터(IV15)의 출력 신호가 입력되고 제 2 제어단에 상기 펄스(pulse)가 입력되며 입력단에 상기 제 6 인버터(IV16)의 출력 신호가 입력되고 출력단에 상기 제 6 인버터(IV16)의 입력단이 연결된다.
상기 레벨 감지부(310)는 도 7에 도시된 바와 같이, 제 6 내지 제 8 트랜지스터(P13, P14, N14), 및 제 7 및 제 8 인버터(IV17, IV18)를 포함한다. 상기 제 7 인버터(IV17)는 상기 파워 업 신호(pwrup)를 입력 받는다. 상기 제 6 트랜지스터(P13)는 게이트에 상기 제 7 인버터(IV17)의 출력 신호를 입력 받고 소오스에 외부 전압(VDD)이 인가된다. 상기 제 7 트랜지스터(P14)는 게이트에 상기 내부 전압(V_int)이 인가되고 소오스에 상기 제 6 트랜지스터(P13)의 드레인이 연결된다. 상기 제 8 트랜지스터(N14)는 게이트에 바이어스 전압(Bias)이 인가되고 드레인에 상기 제 7 트랜지스터(P14)의 드레인이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 8 인버터(IV18)는 입력단에 상기 제 7 트랜지스터(P14)와 상기 제 8 트랜지스터(N14)가 연결된 노드가 연결되며 출력단에서 상기 감지 예비 신호(det_pre)가 출력된다.
이와 같이 구성된 상기 레벨 감지부(310)는 상기 파워 업 신호(pwrup)가 하이 레벨로 인에이블되고 상기 내부 전압(V_int)이 타겟 레벨이하가 되면 상기 감지 예비 신호(det_pre)를 로우 레벨로 인에이블시킨다. 더 자세히 설명하면, 상기 파워 업 신호(pwrup)가 하이 레벨이되면 상기 제 6 트랜지스터(P13)가 턴온되고, 상기 내부 전압(V_int) 레벨이 상기 제 7 트랜지스터(P14)를 턴온시킬 정도로 전압 레벨이 낮으면 상기 제 8 인버터(IV18)의 입력단에 외부 전압(VDD)을 인가시켜 상기 감지 예비 신호(det_pre)를 로우 레벨로 인에이블시킨다. 한편, 상기 파워 업 신호(pwrup)가 로우 레벨로 디스에이블되거나 상기 내부 전압(V_int)이 상기 제 7 트랜지스터(P14)를 턴오프시킬 정도로 높으면 상기 감지 예비 신호(det_pre)는 하이 레벨로 디스에이블된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치에 외부 전압(VDD)이 인가된다. 이때, 외부 전압(VDD) 레벨은 접지(VSS) 레벨부터 상승하기 시작한다. 이때, 파워 업 신호(pwrup)는 디스에이블된 상태이다.
상기 외부 전압(VDD)이 특정 레벨이상이 되면 상기 파워 업 신호(pwrup)가 인에이블된다.
상기 파워 업 신호(pwrup)의 디스에이블 구간에서 초기화 동작을 수행하던 내부 전압 생성부(200)는 상기 파워 업 신호(pwrup)가 인에이블되면 타겟 레벨의 내부 전압(V_int)을 생성한다. 하지만 상기 내부 전압 생성부(200)는 초기화 동작이 충분히 되지 않으면 상기 파워 업 신호(pwrup)가 인에이블되더라도 타겟 레벨의 상기 내부 전압(V_int)을 생성하지 못한다. 이러한 문제점은 상기 파워 업 신호(pwrup)가 P.V.T(process, voltage, temperature) 변화에 따라 정상적인 경우보다 빠른 타이밍에 인에이블되었기 때문이다. 즉, 상기 파워 업 신호(pwrup)는 상기 외부 전압(VDD)이 상기 특정 레벨보다 더 낮은 레벨에서 인에이블되었기 때문이다.
감지 신호 생성부(300)는 상기 파워 업 신호(pwrup)가 인에이블되면 상기 내부 전압(V_int)의 레벨을 감지하여 감지 신호(det)를 생성한다. 더 자세히 설명하면, 상기 감지 신호 생성부(300)는 상기 파워 업 신호(pwrup)가 인에이블되면 상기 내부 전압(V_int)의 레벨을 감지하여 감지 예비 신호(det_pre)를 생성하고, 상기 감지 예비 신호(det_pre)를 반전시켜 상기 감지 신호(det)로서 출력한다. 하지만 상기 감지 신호 생성부(300)는 상기 파워 업 신호(pwrup)가 인에이블된 이후 소정 시간동안만 상기 감지 예비 신호(det_pre)를 상기 감지 신호(det)로서 출력하고, 소정 시간이후에는 상기 감지 예비 신호(det_pre)와는 무관하게 상기 감지 신호(det)를 래치한다.
만약, 상기 파워 업 신호(pwrup)가 인에이블되고도 상기 내부 전압(V_int)가 타겟 레벨에 도달하지 못하였을 경우 상기 감지 신호(det)는 하이 레벨로 인에이블된다.
상기 감지 신호(det)가 하이 레벨로 인에이블되면 상기 파워 업 신호(pwrup) 는 디스에이블된다. 즉, 상기 파워 업 신호(pwrup)는 처음 인에이블되었던 상기 외부 전압(VDD) 레벨보다 더 높은 레벨에서 인에이블 되도록 구성된다.
상기 내부 전압 생성부(200)는 상기 외부 전압(VDD)이 상기 파워 업 신호(pwrup)가 처음 인에이블되었던 레벨보다 더 높은 레벨에 도달할 때까지 초기화 동작을 수행할 수 있다.
상기 파워 업 신호(pwrup)가 다시 인에이블되면 상기 내부 전압 생성부(200)는 타겟 레벨의 상기 내부 전압(V_int)을 생성할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 파워 업 신호가 P.V.T 변화에 따라 정상적인 경우보다 이른 타이밍에 인에이블되어 타겟 레벨에 도달하지 못하는 내부 전압을 생성할 경우, 파워 업 신호를 디스에이블시켜 내부 전압 생성부의 초기화 동작을 충분히 수행시키고, 파워 업 신호를 인에이블시켜 내부 전압 생성부가 타겟 레벨의 내부 전압을 생성하도록 구성된 것이 특징이다. 따라서 본 발명에 따른 반도체 메모리 장치는 안정적인 내부 전압을 생성하는 효과 뿐만 아니라 안정적인 내부 전압 생성이 보장됨으로 반도체 메모리 장치의 전압 안정성 및 동작 신뢰도를 높이는 효과가 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 8에 도시된 바와 같이, 초기화 신호 생성부(400), 및 내부 전압 생성부(500)를 포함한다.
상기 초기화 신호 생성부(400)는 파워 업 신호(pwrup) 및 내부 전압(V_int) 레벨에 응답하여 초기화 신호(int_s)를 생성한다.
상기 초기화 신호 생성부(400)는 상기 파워 업 신호(pwrup)가 인에이블되면 소정 시간동안 상기 내부 전압(V_int)을 감지하여 생성된 감지 신호를 상기 초기화 신호(int_s)로서 출력한다. 또한 상기 초기화 신호 생성부(400)는 소정 시간이후 상기 파워 업 신호(pwrup)를 상기 초기화 신호(int_s)로서 출력한다.
상기 내부 전압 생성부(500)는 상기 초기화 신호(int_s)에 응답하여 초기화 동작을 수행하고, 상기 내부 전압(V_int)을 생성한다.
상기 초기화 신호 생성부(400)는 도 9에 도시된 바와 같이, 펄스 생성부(410), 및 감지 신호 생성부(420), 및 선택부(430)를 포함한다.
상기 펄스 생성부(410)는 상기 파워 업 신호(pwrup)가 하이 레벨로 인에이블되고 일정 시간이후 로우 레벨로 인에이블되는 파워 업 펄스(pwrup_p)를 생성한다.
상기 펄스 생성부(410)는 제 1 인버터(IV21), 낸드 게이트(ND21), 및 제 1및 제 2 지연부(delay1, delay2)를 포함한다. 상기 제 1 지연부(delay1)는 상기 파워 업 신호(pwrup)를 입력 받는다. 상기 제 1 인버터(IV21)는 상기 지연부(delay)의 출력 신호를 입력 받는다. 상기 낸드 게이트(ND21)는 상기 파워 업 신호(pwrup)와 상기 제 1 인버터(IV21)의 출력 신호를 입력 받는다. 상기 제 2 지연부(delay2)는 상기 낸드 게이트(ND21)의 출력 신호를 입력 받아 상기 파워 업 펄스(pwrup_p)를 출력한다.
상기 감지 신호 생성부(420)는 상기 내부 전압(V_int)이 타겟 레벨이하이면 로우 레벨로 인에이블되는 상기 감지 신호(det)를 생성한다.
상기 감지 신호 생성부(420)는 제 1 및 제 2 트랜지스터(P21, N21), 및 제 2 인버터(IV22)를 포함한다. 상기 제 1 트랜지스터(P21)는 게이트에 상기 내부 전 압(V_int)을 인가 받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(N21)는 게이트에 바이어스 전압(Bias)을 인가 받고 드레인에 상기 제 1 트랜지스터(P21)의 드레인이 연결되고 소오스에 접지단(VSS)이 연결된다. 상기 제 2 인버터(IV22)는 입력단에 상기 제 1 및 제 2 트랜지스터(P21, N21)가 연결된 노드가 연결되고 출력단에서 상기 감지 신호(det)를 출력한다.
상기 선택부(430)는 상기 파워 업 펄스(pwrup_p)에 응답하여 상기 파워 업 신호(pwrup) 또는 상기 감지 신호(det)를 상기 초기화 신호(int_s)로서 선택적으로 출력한다.
상기 선택부(430)는 상기 파워 업 펄스(pwrup_p)가 로우 레벨로 인에이블되면 상기 감지 신호(det)를 상기 초기화 신호(int_s)로서 출력하고, 상기 파워 업 펄스(pwrup_p)가 하이 레벨로 디스에이블되면 상기 파워 업 신호(pwrup)를 상기 초기화 신호(int_s)로서 출력한다.
상기 선택부(430)는 멀티 플렉서(MUX)로 구성될 수 있다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
파워 업 신호(pwrup)가 로우 레벨로 디스에이블되었을 경우 초기화 신호 생성부(400)는 상기 파워 업 신호(pwrup)를 초기화 신호(int_s)로서 출력한다. 즉, 상기 초기화 신호(int_s)는 로우 레벨로 디스에이블 상태이다.
상기 초기화 신호(int_s)가 로우 레벨로 디스에이블되면 내부 전압 생성부(500)는 초기화 동작을 수행한다.
상기 파워 업 신호(pwrup)가 하이 레벨로 인에이블되어도 도 9에 도시된 제 2 지연부(delay2)의 지연시간만큼 지연된 후 상기 파워 업 신호(pwrup)는 상기 초기화 신호(int_s)로서 출력된다. 즉, 상기 파워 업 신호(pwrup)가 하이 레벨로 인에이블되면 상기 초기화 신호(int_s) 또한 하이 레벨로 인에이블된다.
상기 초기화 신호(int_s)가 하이 레벨로 인에이블되면 상기 내부 전압 생성부(500)는 상기 내부 전압(V_int)을 생성한다. 만약, 상기 내부 전압 생성부(500)가 충분한 초기화 동작이 수행되지 않으면 상기 내부 전압(V_int)은 타겟 레벨에 도달하지 못한다.
상기 감지 신호 생성부(420)는 상기 내부 전압(V_int)이 타겟 레벨에 도달하지 못하면 로우 레벨로 인에이블된 감지 신호(det)를 생성한다.
상기 파워 업 신호(pwrup)가 하이 레벨로 인에이블되고 상기 제 2 지연부(delay2)의 지연시간이 경과하면 로우 레벨로 인에이블되는 파워 업 펄스(pwrup_p)가 생성된다.
상기 파워 업 펄스(pwrup_p)는 도 9에 도시된 제 1 지연부(delay1)의 지연 시간동안 로우 레벨을 유지한다.
상기 파워 업 펄스(pwrup_p)가 로우 레벨인 구간동안 상기 감지 신호(det)가 상기 초기화 신호(int_s)로서 출력된다.
만약, 상기 감지 신호(det)가 로우 레벨로 디스에이블된 상태라면 상기 초기화 신호(int_s)는 로우 레벨로 디스에이블된다. 이때, 상기 초기화 신호(int_s)는 상기 제 1 지연부(delay1)의 지연시간동안 로우 레벨을 유지한다.
상기 내부 전압 생성부(500)는 상기 초기화 신호(int_s)의 로우 레벨 구간동안 초기화 동작을 수행한다.
상기 파워 업 펄스(pwrup_p)가 다시 하이 레벨이 되면 선택부(430)는 상기 파워 업 신호(pwrup)를 상기 초기화 신호(int_s)로서 출력함으로, 상기 파워 업 펄스(pwrup_p)가 하이 레벨로 되면 상기 초기화 신호(int_s)는 하이 레벨로 인에이블된다.
상기 내부 전압 생성부(500)는 상기 초기화 신호(int_s)가 하이 레벨로 인에이블되면 다시 상기 내부 전압(V_int)을 생성한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 파워 업 신호가 P.V.T 변화에 따라 정상적인 타이밍보다 빠른 타이밍에 인에이블되어 내부 전압이 타겟 레벨이 도달하지 못하면 내부 전압 생성부를 초기화시키는 동작을 다시 수행하여 타겟 레벨의 내부 전압이 생성되도록 구성된다. 따라서 반도체 메모리 장치는 안정적인 내부 전압을 확보할 수 있고, 이에 따라 동작의 안정성 및 신뢰도를 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 3은 도 2의 초기화 신호 생성부의 구성도,
도 4는 도 3의 파워 업 신호 생성부의 상세 구성도,
도 5는 도 3의 펄스 생성부의 상세 구성도,
도 6은 도 2의 감지 신호 생성부의 구성도,
도 7은 도 6의 레벨 감지부의 상세 구성도,
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도,
도 9는 도 8의 초기화 신호 생성부의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 400 : 초기화 신호 생성부 200, 500: 내부 전압 생성부
300: 감지 신호 생성부

Claims (16)

  1. 파워 업 신호를 인에이블시키는 외부 전압 레벨을 감지 신호에 응답하여 가변시키는 초기화 신호 생성부;
    상기 파워 업 신호에 응답하여 초기화되며, 내부 전압을 생성하는 내부 전압 생성부; 및
    상기 내부 전압 레벨에 응답하여 상기 감지 신호를 생성하는 감지 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 초기화 신호 생성부는
    상기 감지 신호가 디스에이블되고 외부 전압이 제 1 전압 레벨이상이 되면 파워 업 신호를 인에이블시키고, 상기 감지 신호가 인에이블되면 상기 외부 전압이 제 2 전압 레벨이상이 되어야 상기 파워 업 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 전압 레벨은 상기 제 2 전압 레벨보다 낮은 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 초기화 신호 생성부는
    상기 감지 신호가 디스에이블일 경우 상기 외부 전압이 상기 제 1 전압 레벨이하가 되면 상기 파워 업 신호를 디스에이블시키고,
    상기 감지 신호가 인에이블일 경우 상기 외부 전압이 상기 제 2 전압 레벨이하가 되면 상기 파워 업 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 초기화 신호 생성부는
    상기 파워 업 신호가 인에이블되면 펄스를 생성하는 펄스 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 초기화 신호 생성부는
    상기 감지 신호에 응답하여 전압 분배비가 가변되고, 상기 외부 전압을 상기 전압 분배비로 분배하여 분배 전압을 생성하는 가변 전압 분배부,
    상기 분배 전압이 특정 레벨이상이 되면 상기 파워 업 신호를 인에이블시키는 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 가변 전압 분배부는
    직렬로 연결된 복수개의 저항소자를 구비하며,
    상기 복수개의 저항 소자 중 하나이상의 저항 소자가 상기 감지 신호에 응답하여 저항값이 변하는 가변 저항 소자인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 감지 신호 생성부는
    상기 파워 업 신호가 인에이블되고 소정 시간동안만 상기 내부 전압의 레벨을 감지하여 상기 감지 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 감지 신호 생성부는
    상기 내부 전압이 타겟 레벨이하이면 상기 감지 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 4 항에 있어서,
    상기 감지 신호 생성부는
    펄스의 인에이블 구간동안 상기 내부 전압 레벨을 감지하여 상기 감지 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 감지 신호 생성부는
    상기 내부 전압이 타겟 레벨이하이면 상기 감지 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 파워 업 신호에 응답하여, 내부 전압 레벨을 감지하여 생성된 감지 신호 또는 상기 파워 업 신호를 초기화 신호로서 선택적으로 출력하는 초기화 신호 생성부; 및
    상기 초기화 신호에 응답하여 초기화되며, 상기 내부 전압을 생성하는 내부 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 초기화 신호 생성부는
    상기 파워 업 신호가 인에이블되면 소정 시간동안 상기 내부 전압을 감지하여 생성된 상기 감지 신호를 상기 초기화 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 초기화 신호 생성부는
    상기 소정 시간 이후 상기 파워 업 신호를 상기 초기화 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 초기화 신호 생성부는
    상기 파워 업 신호가 인에이블되면 인에이블되는 펄스를 생성하는 펄스 생성부,
    상기 내부 전압이 타겟 레벨보다 낮으면 인에이블되는 상기 감지 신호를 생성하는 감지 신호 생성부, 및
    상기 펄스에 응답하여 상기 파워 업 신호 또는 상기 감지 신호를 선택적으로 출력하는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 선택부는
    상기 펄스가 인에이블되면 상기 감지 신호를 출력하고 상기 펄스가 디스에이블되면 상기 파워 업 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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