KR100845800B1 - 전압 생성 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

전압 생성 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

Info

Publication number
KR100845800B1
KR100845800B1 KR1020070014240A KR20070014240A KR100845800B1 KR 100845800 B1 KR100845800 B1 KR 100845800B1 KR 1020070014240 A KR1020070014240 A KR 1020070014240A KR 20070014240 A KR20070014240 A KR 20070014240A KR 100845800 B1 KR100845800 B1 KR 100845800B1
Authority
KR
South Korea
Prior art keywords
pulse
pumping
discharge
signal
pumping voltage
Prior art date
Application number
KR1020070014240A
Other languages
English (en)
Inventor
강길옥
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070014240A priority Critical patent/KR100845800B1/ko
Application granted granted Critical
Publication of KR100845800B1 publication Critical patent/KR100845800B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 펌핑 전압을 생성하는 펌핑 전압 생성 수단, 및 액티브 스탠바이 동작시 펌핑 동작이 수행되면 복수개의 펄스를 생성하고 테스트 신호 또는 퓨즈의 연결 상태에 따라 선택되어진 상기 복수개의 펄스중 하나에 응답하여 상기 펌핑 전압을 방전시키는 방전 수단을 포함한다.
펌핑 전압, 테스트 신호, 퓨즈

Description

전압 생성 회로 및 이를 이용한 반도체 메모리 장치{Voltage Generating Circuit and Semiconductor Memory Apparatus Using The Same}
도 1은 종래 기술에 따른 전압 생성 회로를 적용한 반도체 메모리 장치의 블록도,
도 2는 본 발명에 따른 전압 생성 회로를 적용한 반도체 메모리 장치의 블록도,
도 3은 도 2의 펌핑 전압 생성 수단의 블록도,
도 4는 도 2의 방전 수단의 회로도,
도 5는 도 4의 펄스 생성부의 다른 실시예에 따른 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 펌핑 전압 생성 수단 20: 셀 트랜지스터
100: 방전 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 셀 트랜지스터를 턴온시킬 경우 사용하는 펌핑 전압 생성 회로에 관한 것이다.
반도체 메모리 장치는 외부에서 전압을 인가 받아 내부에서 전압을 생성하여 사용한다. 이유는 외부에서 공급되어지는 외부 전원은 잡음 및 레벨의 변화를 갖을 수 있기 때문이다. 따라서 반도체 메모리 장치의 내부 전원 회로는 외부 전원의 변화에도 항상 안정적인 동작을 수행할 수 있도록 설계되어진다.
반도체 메모리 장치의 내부 전원중 펌핑 전압 생성 회로는 셀 트랜지스터를 턴온 시켜주는 전압을 생성하며 이를 펌핑 전압이라고 한다.
도 1은 종래 기술에 따른 전압 생성 회로를 적용한 반도체 메모리 장치의 블록도이다.
펌핑 전압 생성 수단(10)은 펌핑 전압(VPP)이 기준 전압(Vref) 레벨보다 낮아지면 외부 전압(VDD)을 펌핑하여 상기 펌핑 전압(VPP)을 생성한다.
셀 트랜지스터(20)는 상기 펌핑 전압(VPP)을 인가 받아 턴온되어 비트라인에 데이터를 전달한다.
반도체 메모리 장치에 액티브 명령이 입력되면 해당하는 뱅크가 활성화되고 리드 명령이 입력됨으로써 반도체 메모리 장치에 저장된 데이터가 출력된다. 또한 상기 액티브 명령이후 해당하는 뱅크가 활성화되고 라이트 명령이 입력됨으로써 반도체 메모리 장치는 외부에서 입력되는 데이터를 저장할 수 있게 된다.
이때, 반도체 메모리 장치는 리드 또는 라이트 동작이 수행되기 전에 데이터를 저장하는 셀을 제어하는 셀 트랜지스터(20)가 턴온되어 있어야 한다. 액티브 명령이 입력되고 뱅크가 활성화되어 워드라인이 활성화되어 있는 경우 즉, 셀 트랜지 스터(20)가 턴온되어 리드 또는 라이트 동작을 기다리는 반도체 메모리 장치의 동작을 액티브 스탠바이 동작이라고 한다.
반도체 메모리 장치가 액티브 스탠바이 동작중일 경우 상기 셀 트랜지스터(20)는 상기 펌핑 전압(VPP)을 계속 인가 받게 된다. 상기 펌핑 전압 생성 수단(10)의 특성상 상기 펌핑 전압(VPP)은 목표 전압보다 훨씬 높은 레벨의 전압까지 상승한다. 또한 반도체 메모리 장치가 상기 액티브 스탠바이 동작중일 경우 상기 펌핑 전압(VPP)은 다른 영역에서 소모되지 않아 상기 펌핑 전압(VPP) 레벨은 누설 전류를 제외하면 거의 변하지 않는다. 따라서 반도체 메모리 장치가 상기 액티브 스탠바이 동작중일 경우 상기 셀 트랜지스터(20)는 과도한 스트레스를 받게 되어 반도체 메모리 장치의 불량을 유발할 수 있다. 상기 셀 트랜지스터(20)가 상기 펌핑 전압(VPP)을 인가 받아 턴온되는 것은 셀의 데이터 즉, 셀의 커패시터에 저장된 전압을 아무런 변화 없이 출력시키기 위함이다. 반도체 메모리 장치에 사용되는 소자중 펌핑 전압을 인가 받는 소자는 자신이 턴온되는 문턱 전압보다 훨씬 높은 레벨의 전압을 인가 받아 턴온되므로 과도한 스트레스를 받는다. 따라서 반도체 메모리 장치의 안정성을 떨어뜨리는 문제점이 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치가 액티브 스탠바이 동작중일 경우 생성되는 펌핑 전압을 목표 전압 레벨까지 방전시켜 출력하는 전압 생성 회로 및 이를 이용한 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 전압 생성 회로는 펌핑 전압을 생성하는 펌핑 전압 생성 수단, 및 액티브 스탠바이 동작시 펌핑 동작이 수행되면 복수개의 펄스를 생성하고 테스트 신호 또는 퓨즈의 연결 상태에 따라 선택되어진 상기 복수개의 펄스중 하나에 응답하여 상기 펌핑 전압을 방전시키는 방전 수단을 포함한다.
본 발명에 따른 반도체 메모리 장치는 기준 전압과 펌핑 전압을 비교하여 생성된 펌핑 인에이블 신호에 응답하여 펌핑 전압을 생성하는 펌핑 전압 생성 수단, 액티브 스탠바이 신호와 상기 펌핑 인에이블 신호가 모두 인에이블되면 인에이블 구간이 다른 복수개의 펄스를 생성하는 펄스 생성 수단, 테스트 신호 또는 퓨즈의 연결 상태에 따라 상기 복수개의 펄스중 하나를 방전 펄스로서 선택적으로 출력하는 펄스 선택 수단, 상기 방전 펄스에 응답하여 상기 펌핑 전압을 방전시키는 방전 수단, 및 방전된 상기 펌핑 전압을 인가 받는 셀 트랜지스터를 포함한다.
이하, 본 발명에 따른 전압 생성 회로가 적용된 반도체 메모리 장치의 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다. 이때, 본 발명에 따른 전압 생성 회로에서 생성된 펌핑 전압을 인가 받는 셀 트랜지스터를 포함하는 반도체 메모리 장치에 관해서 설명하지만 이에 한정하지 않으며 펌핑 전압을 인가 받는 모든 반도체 메모리 소자에 적용할 수 있음을 밝혀둔다.
도 2는 본 발명에 따른 전압 생성 회로를 적용한 반도체 메모리 장치의 블록도이다.
펌핑 전압 생성 수단(10)은 펌핑 전압(VPP)과 기준 전압(Vref)을 비교하여 상기 펌핑 전압(VPP)이 상기 기준 전압(Vref) 레벨보다 낮으면 외부 전압(VDD)을 펌핑하여 상기 펌핑 전압(VPP)을 생성한다. 이때, 상기 펌핑 전압(VPP) 생성 수단(10)은 상기 펌핑 전압(VPP)이 상기 기준 전압(Vref) 레벨보다 낮으면 펌핑 인에이블 신호(en_vpp)를 생성한다.
방전 수단(100)은 액티브 스탠바이 신호(standby)와 상기 펌핑 인에이블 신호(en_vpp)가 모두 인에이블되면 상기 펌핑 전압(VPP)을 방전 시간동안 방전시킨다. 이때, 상기 방전 수단(100)은 테스트 신호(Test<0:1>) 또는 퓨즈의 연결 상태에 따라 방전 시간이 결정되어 진다.
셀 트랜지스터(20)는 방전된 상기 펌핑 전압(VPP)을 인가 받아 턴온한다.
도 3은 도 2의 펌핑 전압 생성 수단의 블록도이다.
전압 감지부(11)는 기준 전압(Vref)과 펌핑 전압(VPP) 레벨을 비교하여 상기 펌핑 전압(VPP)이 상기 기준 전압(Vref) 레벨보다 낮을 경우 하이로 인에이블되는 펌핑 인에이블 신호(en_vpp)를 출력한다.
오실레이터(12)는 상기 펌핑 인에이블 신호(en_vpp)의 하이 구간 즉, 인에이블 구간동안 일정한 주기를 갖는 오실레이터 펄스(OSC)를 출력한다.
전압 펌핑부(13)는 상기 오실레이터 펄스(OSC)에 응답하여 외부 전압(VDD)을 펌핑하여 상기 펌핑 전압(VPP)을 출력한다.
이때, 본 발명에 따른 펌핑 전압 생성 수단(10)은 상기 펌핑 전압(VPP)과 상기 펌핑 인에이블 신호(en_vpp)를 출력한다.
도 4는 도 2의 방전 수단의 회로도이다.
방전 수단(100)은 펌핑 인에이블 신호(en_vpp)와 액티브 스탠바이 신 호(standby)를 입력 받아 펄스 인에이블 신호(en_pulse)를 생성하는 신호 조합부(110), 상기 펄스 인에이블 신호(en_pulse)를 인가 받아 인에이블 시간이 다른 제 1 및 제 2 펄스(pulse1, pulse2)를 생성하는 펄스 생성부(120), 테스트 신호(Test<0:1>) 또는 퓨즈의 연결 상태에 따라 상기 제 1 및 제 2 펄스(pulse1, pulse2) 중 하나를 방전 펄스(pulse_dc)로서 출력하는 펄스 선택부(130), 및 상기 방전 펄스(pulse_dc)의 인에이블 구간동안 펌핑 전압(VPP)을 방전시키는 방전부(140)를 포함한다.
상기 신호 조합부(110)는 상기 펌핑 인에이블 신호(en_vpp)와 상기 액티브 스탠바이 신호(standby)가 모두 하이면 상기 펄스 인에이블 신호(en_pulse)를 하이로 출력한다.
상기 신호 조합부(110)는 상기 펌핑 인에이블 신호(en_vpp)와 상기 액티브 스탠바이 신호(standby)를 입력으로 하는 제 1 낸드 게이트(ND1), 상기 제 1 낸드 게이트(ND1)의 출력 신호를 반전시켜 상기 펄스 인에이블 신호(en_pulse)를 출력하는 제 1 인버터(IV1)를 포함한다.
상기 펄스 생성부(120)는 상기 펄스 인에이블 신호(en_pulse)를 입력 받아 상기 펄스 인에이블 신호(en_pulse)가 하이로 인에이블되는 시점부터 인에이블되는 상기 제 1 펄스(pulse1)를 생성하는 제 1 펄스 출력부(121), 및 상기 펄스 인에이블 신호(en_pulse)가 하이로 인에이블되는 시점부터 인에이블되는 상기 제 2 펄스(pulse2)를 생성하는 제 2 펄스 출력부(122)를 포함한다.
상기 제 1 펄스 출력부(121)는 상기 펄스 인에이블 신호(en_pulse)를 반전시 켜 출력하는 제 2 인버터(IV2), 상기 펄스 인에이블 신호(en_pulse)와 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는 제 2 낸드 게이트(ND2), 및 상기 제 2 낸드 게이트(ND2)의 출력 신호를 반전시켜 상기 제 1 펄스(pulse1)로서 출력하는 제 3 인버터(IV3)를 포함한다.
상기 제 2 펄스 출력부(122)는 상기 펄스 인에이블 신호(en_pulse)를 반전시켜 출력하는 제 4 인버터(IV4), 상기 펄스 인에이블 신호(en_pulse)와 상기 제 4 인버터(IV4)의 출력 신호를 입력 받는 제 3 낸드 게이트(ND3), 및 상기 제 3 낸드 게이트(ND3)의 출력 신호를 반전시켜 상기 제 2 펄스(pulse2)로서 출력하는 제 5 인버터(IV5)를 포함한다.
상기 펄스 선택부(130)는 상기 테스트 신호(Test<0>) 또는 퓨즈의 연결 상태에 따라 상기 제 1 펄스(pulse1)를 상기 방전 펄스(pulse_dc)로서 출력하는 제 1 스위칭 소자(SW1), 상기 테스트 신호(Test<1>) 또는 퓨즈의 연결 상태에 따라 상기 제 2 펄스(pulse2)를 상기 방전 펄스(pulse_dc)로서 출력하는 제 2 스위칭 소자(SW2), 상기 제 1 및 제 2 스위칭 소자(SW1, SW2)를 제어하기 위한 퓨즈부(135)를 포함한다. 이때, 상기 테스트 신호(Test<0:1>)는 상기 퓨즈부(135)를 통해서 상기 제 1 및 제 2 스위칭 소자(SW1, SW2)에 입력되며, 상기 제 1 및 제 2 스위칭 소자(SW1, SW2)의 출력단이 연결된 노드에서 상기 방전 펄스(pulse_dc)가 출력된다.
상기 방전부(140)는 상기 방전 펄스(pulse_dc)가 하이로 인에이블되어 있는 구간동안 펌핑 전압(VPP)을 접지단(VSS)으로 유도 즉, 방전시킨다.
상기 방전부(140)는 게이트단에 상기 방전 펄스(pulse_dc)를 입력 받고 드레 인단에 상기 펌핑 전압(VPP)을 인가 받으며 소오스단에 접지단(VSS)이 연결된 스위칭 소자인 트랜지스터(N1)를 포함한다.
도 5는 도 4의 펄스 생성부의 다른 실시예에 따른 회로도이다.
펄스 생성부(120)의 다른 실시예는 직렬로 연결된 제 3 및 제 4 지연기(delay3, delay4)를 포함한 딜레이 체인(125), 상기 제 3 및 제 4 지연기(delay3, dealy4)의 각 출력 신호와 펄스 인에이블 신호(en_pulse)를 입력 받는 제 3 및 제 4 펄스 출력부(126, 127)를 포함한다.
상기 딜레이 체인(125)은 일단에 상기 펄스 인에이블 신호(en_pulse)를 입력 받는 상기 제 3 지연기(delay3), 일단에 상기 제 3 지연기(delay3)의 타단이 연결되고 타단이 상기 딜레이 체인(125)의 출력단인 상기 제 4 지연기(delay4)를 포함한다.
상기 제 3 펄스 출력부(126)는 상기 펄스 인에이블 신호(en_pulse)를 반전시키는 제 6 인버터(IV11), 상기 제 6 인버터(IV11)의 출력 신호와 상기 제 4 지연기(delay4)의 출력 신호를 입력 받는 제 4 낸드 게이트(ND11), 상기 제 4 낸드 게이트(ND11)의 출력 신호를 반전시켜 상기 제 1 펄스(pulse1)로서 출력하는 제 7 인버터(IV12)를 포함한다.
상기 제 4 펄스 출력부(127)는 상기 펄스 인에이블 신호(en_pulse)를 반전시키는 제 8 인버터(IV13), 상기 제 8 인버터(IV13)의 출력 신호와 상기 제 3 지연기(delay3)의 출력 신호를 입력 받는 제 5 낸드 게이트(ND12), 상기 제 5 낸드 게이트(ND12)의 출력 신호를 반전시켜 상기 제 2 펄스(pulse2)로서 출력하는 제 9 인 버터(IV12)를 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 전압 생성 회로의 동작을 설명하면 다음과 같다.
펌핑 전압(VPP)은 펌핑 전압 생성 수단(10)에서 출력되어 셀 트랜지스터(20)에 인가되고 상기 셀 트랜지스터(20)를 턴온시킨다. 하지만 펌핑 전압 생성 수단(10)의 펌핑 동작 특성상 목표로 했던 전압 레벨보다 훨씬 높은 레벨의 전압이 생성될 수 밖에 없다.
따라서 상기 셀 트랜지스터(20)에 인가되는 상기 펌핑 전압(VPP)은 목표 전압보다 높은 레벨의 전압으로 상기 셀 트랜지스터(20)의 스트레스 요인으로 작용한다. 또한 상기 셀 트랜지스터(20)만을 턴온시키는 액티브 스탠바이 동작시 상기 펌핑 전압(VPP)은 다른 영역에서 사용되지 않고 상기 셀 트랜지스터(20)만을 턴온시키는 데 사용된다. 따라서 반도체 메모리 장치가 상기 액티브 스탠바이 동작을 제외한 다른 동작을 수행할 때보다 상기 액티브 스탠바이 동작을 수행할 경우 상기 펌핑 전압(VPP)은 상기 셀 트랜지스터(20)에 과도한 스트레스를 주는 요인으로 작용한다. 따라서 반도체 메모리 장치가 상기 액티브 스탠바이 동작을 수행할 경우 상기 펌핑 전압(VPP)을 소정 시간 방전시켜 상기 펌핑 전압(VPP) 레벨을 낮추므로써 셀 트랜지스터(20)의 스트레스를 줄이려고 한다.
먼저 테스트를 통하여 액티브 스탠바이 동작시 상기 펌핑 전압 생성 수단(10)에서 펌핑 동작으로 출력된 상기 펌핑 전압(VPP)을 얼마만큼의 시간동안 방전시킬 것인가를 찾는다.
액티브 스탠바이 신호(standby)와 펌핑 인에이블 신호(en_vpp)가 모두 하이이면 신호 조합부(110)는 하이 레벨의 펄스 인에이블 신호(en_pulse)를 출력한다.
하이로 천이한 상기 펄스 인에이블 신호(en_pulse)를 입력 받는 제 1 및 제 2 펄스 출력부(121, 122)는 상기 펄스 인에이블 신호(en_pulse)가 하이로 천이한 시점부터 하이로 천이하고 각각 갖고 있는 지연기(delay1, delay2)의 지연시간만큼 하이 레벨을 유지한 뒤 로우로 천이하는 제 1 및 제 2 펄스(pulse1, pulse2)를 출력한다.
펄스 선택부(130)는 상기 테스트 신호(Test<0>)가 하이로 입력되면 제 1 스위칭 소자(SW1)를 턴온시켜 상기 제 1 펄스(pulse1)를 방전 펄스(pulse_dc)로서 출력한다. 또한 상기 테스트 신호(Test<1>)가 하이로 입력되면 제 2 스위칭 소자(SW2)를 턴온시켜 상기 제 2 펄스(pulse2)를 상기 방전 펄스(pulse_dc)로서 출력한다.
방전부(140)는 상기 방전 펄스(pulse_dc)의 인에이블 구간 즉, 하이 구간동안 상기 펌핑 전압(VPP)을 접지단(VSS)으로 유도하여 상기 펌핑 전압(VPP) 레벨을 낮춘다.
테스트를 통하여 상기 펌핑 전압(VPP)의 방전시간을 결정하고 테스트 종료 후 퓨즈부(135)에서 그에 해당하는 퓨즈를 컷팅함으로써 셀 트랜지스터(20)에 인가되는 상기 펌핑 전압(VPP)을 적당한 시간으로 방전시킬 수 있다. 따라서 상기 셀 트랜지스터(20)는 액티브 스탠바이 동작시 상기 펌핑 전압(VPP)으로 인한 스트레스를 종래에 비하여 적게 받음으로써 반도체 메모리 장치의 안정성 및 내구성을 높일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 전압 생성 회로 및 이를 이용한 반도체 메모리 장치는 테스트를 통하여 펌핑 전압이 목표 전압 레벨까지 도달하는 시간 즉, 방전 시간을 수월히 측정할 수 있는 효과가 있다. 또한 테스트 종료후 측정된 방전 시간을 적용하여 펌핑 전압을 목표 전압 레벨까지 방전시켜 사용함으로써 반도체 메모리 장치의 스트레스를 줄일 수 있는 효과가 있다.

Claims (16)

  1. 펌핑 전압을 생성하는 펌핑 전압 생성 수단; 및
    액티브 스탠바이 동작시 펌핑 동작이 수행되면 복수개의 펄스를 생성하고 테스트 신호 또는 퓨즈의 연결 상태에 따라 선택되어진 상기 복수개의 펄스중 하나에 응답하여 상기 펌핑 전압을 방전시키는 방전 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 방전 수단은
    상기 액티브 스탠바이 동작시 상기 펌핑 동작이 수행되면 펄스 인에이블 신호를 생성하는 신호 조합부,
    상기 펄스 인에이블 신호가 인에이블되면 인에이블 시간이 다른 상기 복수개의 펄스를 생성하는 펄스 생성부,
    상기 테스트 신호 또는 상기 퓨즈의 연결 상태에 따라 상기 복수개의 펄스중 하나의 펄스를 방전 펄스로서 출력하는 펄스 선택부, 및
    상기 방전 펄스에 응답하여 상기 펌핑 전압을 방전시키는 방전부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  3. 제 2 항에 있어서,
    상기 신호 조합부는
    액티브 스탠바이 신호와 펌핑 인에이블 신호가 모두 인에이블되면 상기 펄스 인에이블 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  4. 제 2 항에 있어서,
    상기 펄스 생성부는
    상기 펄스 인에이블 신호가 인에이블되는 시점부터 인에이블 구간을 가지며 상기 인에이블 구간이 다른 복수개의 펄스를 생성하는 복수개의 펄스 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  5. 제 4 항에 있어서,
    상기 복수개의 펄스 출력부는
    지연시간이 다른 지연기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  6. 제 4 항에 있어서,
    상기 펄스 생성부는
    직렬로 연결된 복수개의 지연기를 포함하며, 상기 각 지연기의 출력 신호와 상기 펄스 인에이블 신호를 입력으로 하여 상기 펄스를 생성하는 펄스 출력부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  7. 제 2 항에 있어서,
    상기 펄스 선택부는
    상기 테스트 신호 또는 퓨즈의 연결 상태에 응답하여 상기 방전 펄스를 출력하는 복수개의 스위칭 소자, 및
    복수개의 상기 퓨즈를 구비한 퓨즈부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  8. 제 2 항에 있어서,
    상기 방전부는
    상기 방전 펄스의 인에이블 구간동안 상기 펌핑 전압을 방전시키는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  9. 제 8 항에 있어서,
    상기 스위칭 소자는
    게이트단에 상기 방전 펄스를 입력 받고 드레인단에 상기 펌핑 전압을 인가 받으며 소오스단에 접지단이 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  10. 기준 전압과 펌핑 전압을 비교하여 생성된 펌핑 인에이블 신호에 응답하여 펌핑 전압을 생성하는 펌핑 전압 생성 수단;
    액티브 스탠바이 신호와 상기 펌핑 인에이블 신호가 모두 인에이블되면 인에이블 구간이 다른 복수개의 펄스를 생성하는 펄스 생성 수단;
    테스트 신호 또는 퓨즈의 연결 상태에 따라 상기 복수개의 펄스중 하나를 방전 펄스로서 선택적으로 출력하는 펄스 선택 수단;
    상기 방전 펄스에 응답하여 상기 펌핑 전압을 방전시키는 방전 수단; 및
    방전된 상기 펌핑 전압을 인가 받는 셀 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 펄스 생성 수단은
    상기 액티브 스탠바이 신호와 상기 펌핑 인에이블 신호가 모두 인에이블되면 펄스 인에이블 신호를 생성하는 신호 조합부,
    상기 펄스 인에이블 신호를 입력 받아 상기 복수개의 펄스를 생성하는 복수개의 펄스 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 펄스 생성부는
    상기 펄스 인에이블 신호가 인에이블되는 시점부터 인에이블된 상기 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 펄스 선택 수단은
    상기 테스트 신호 또는 상기 퓨즈의 연결 상태에 따라 턴온되는 스위칭부를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 10 항에 있어서,
    상기 방전 수단은
    상기 방전 펄스의 인에이블 구간동안 상기 펌핑 전압을 방전시키는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 방전 수단은
    상기 방전 펄스의 인에이블 구간동안 상기 펌핑 전압을 접지단과 연결시키는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 10 항에 있어서,
    상기 셀 트랜지스터는
    데이터를 저장하는 셀을 제어하는 것으로 상기 펌핑 전압을 인가 받아 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
KR1020070014240A 2007-02-12 2007-02-12 전압 생성 회로 및 이를 이용한 반도체 메모리 장치 KR100845800B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070014240A KR100845800B1 (ko) 2007-02-12 2007-02-12 전압 생성 회로 및 이를 이용한 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070014240A KR100845800B1 (ko) 2007-02-12 2007-02-12 전압 생성 회로 및 이를 이용한 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR100845800B1 true KR100845800B1 (ko) 2008-07-14

Family

ID=39824377

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070014240A KR100845800B1 (ko) 2007-02-12 2007-02-12 전압 생성 회로 및 이를 이용한 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR100845800B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112816804A (zh) * 2019-11-15 2021-05-18 中车株洲电力机车研究所有限公司 一种高集成度的脉冲测试装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015778A (ko) * 1993-11-18 1995-06-17 김광호 반도체 메모리장치의 멀티비트 테스트회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015778A (ko) * 1993-11-18 1995-06-17 김광호 반도체 메모리장치의 멀티비트 테스트회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112816804A (zh) * 2019-11-15 2021-05-18 中车株洲电力机车研究所有限公司 一种高集成度的脉冲测试装置
CN112816804B (zh) * 2019-11-15 2024-04-26 中车株洲电力机车研究所有限公司 一种高集成度的脉冲测试装置

Similar Documents

Publication Publication Date Title
US7482856B2 (en) VPP voltage generator for generating stable VPP voltage
US7982530B2 (en) Internal voltage generating apparatus and method for controlling the same
US7336555B2 (en) Refresh control circuit of pseudo SRAM
JP2007052898A (ja) 最大クロック周波数を用いたクロックト待機モード
CN105280216B (zh) 半导体存储器件及其操作方法
KR100845800B1 (ko) 전압 생성 회로 및 이를 이용한 반도체 메모리 장치
KR100576922B1 (ko) 고전압 발생 회로
US8581641B2 (en) Power-up signal generation circuit
US8885433B2 (en) Semiconductor device having fuse circuit
US20150371699A1 (en) Oscillator and memory device including the same
KR100845798B1 (ko) 전압 생성 회로 및 이를 이용한 반도체 메모리 장치
KR100390900B1 (ko) 전하 펌프 오실레이터
KR100695512B1 (ko) 반도체 메모리 장치
US9847107B2 (en) Electronic device and system that initializes logic circuits at different times by sequentially delaying a power up signal to a plurality of internal circuit blocks
KR100845799B1 (ko) 전압 생성 회로 및 이를 이용한 반도체 메모리 장치
KR100922885B1 (ko) 내부전압 발생회로
KR100915826B1 (ko) 반도체 집적회로의 전압 생성 장치 및 그 제어 방법
KR100911202B1 (ko) 내부 전압 생성 회로 및 내부 전압 생성 방법
KR100897281B1 (ko) 반도체 메모리 장치의 컬럼 어드레스 제어 회로
KR20080066142A (ko) 리프레쉬 펄스 생성 회로 및 이를 이용한 반도체 메모리장치
KR100480901B1 (ko) 반도체메모리의리프레쉬제어회로
KR20090060681A (ko) 코어 전압 방전 회로 및 이를 이용한 반도체 메모리 장치
KR100656447B1 (ko) 반도체 메모리의 칩 정보 출력장치
KR100994712B1 (ko) 반도체장치의 고전압제어회로
KR20070079446A (ko) 반도체 메모리 장치의 내부 전압 발생회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee