KR100656447B1 - 반도체 메모리의 칩 정보 출력장치 - Google Patents

반도체 메모리의 칩 정보 출력장치 Download PDF

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Abstract

노멀 데이터 리드 및 라이트 동작시 소비전류를 감소시키고, 칩 정보 출력 오류를 방지할 수 있도록 한 반도체 메모리의 칩 정보 출력장치에 관한 것으로, 칩 정보 출력을 위한 동작구간동안 인에이블되는 제 1 제어신호에 따라 칩 정보 출력을 위한 제 2 제어신호를 생성하여 출력하는 제어수단, 및 상기 제 1 제어신호의 인에이블 구간동안 상기 제 2 제어신호와 어드레스에 따라 기저장된 칩 정보를 출력하는 칩 정보 출력수단을 포함하므로 전류 패스 형성을 완벽하게 방지하여 소비전류를 감소시킬 수 있고, 칩 정보 출력 오류가 발생할 확률이 거의 없으므로 출력된 칩 정보의 신뢰성을 극대화시킬 수 있다.
칩 정보, 퓨즈, 제어신호

Description

반도체 메모리의 칩 정보 출력장치{Apparatus for Outputting Chip Information of Semiconductor Memory}
도 1은 종래의 기술에 따른 반도체 메모리의 칩 정보 출력장치의 구성을 나타낸 회로도,
도 2는 본 발명에 따른 반도체 메모리의 칩 정보 출력장치의 구성을 나타낸 블록도,
도 3은 도 2의 제어부의 구성을 나타낸 회로도,
도 4는 도 2의 칩 정보 출력부의 구성을 나타낸 회로도,
도 5는 도 2의 각 신호 파형을 나타낸 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 제어부 110: 신호 생성부
111: 지연부 120: 신호 출력부
200: 칩 정보 출력부 210: 칩 정보 저장부
220: 동작 결정부 230: 전원 공급부
240: 출력부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 칩 정보 처리장치에 관한 것이다.
반도체 메모리의 생산 후 고장을 진단하기 위해서는 해당 반도체 메모리 칩의 정보(이하, 칩 정보라 칭함)를 읽어내어 외부 시스템에 제공해야 한다.
이때 칩 정보는 칩이 형성된 웨이퍼가 전체 LOT 중에서 몇 번째 LOT인지 알기 위한 LOT 넘버 정보, 상기 웨이퍼가 해당 LOT 내에서 몇 번째 웨이퍼인지 알기 위한 Wafer 넘버 정보, 및 웨이퍼(Wafer)에서 해당 칩의 물리적 위치(예를 들어, X, Y 좌표) 등을 포함한다.
그리고 상기 칩 정보를 읽어내는 방식은 일반적인 데이터 리드(Data Read) 동작과 유사한 방식으로 이루어진다.
이하, 종래의 기술에 따른 반도체 메모리의 칩 정보 출력장치를 도 1을 참조하여 설명하면 다음과 같다.
종래의 기술에 따른 반도체 메모리의 칩 정보 처리장치는 도 1에 도시된 바와 같이, 칩 정보를 읽어내기 위한 제어신호를 생성하는 제 1 블록(10)과, 상기 제 1 블록(10)에서 생성된 제어 신호에 따라 기 저장된 칩 정보를 외부로 출력하는 제 2 블록(20)으로 이루어진다.
이와 같이 구성된 종래기술의 동작을 설명하면 다음과 같다.
먼저, 제 1 블록(10)의 제 1 낸드 게이트(ND1)가 제 1 펄스 신호(byprep)와, 인버터 체인으로 이루어진 지연부(11)를 통해 소정시간 지연된 상기 제 1 펄스 신 호(byprep)를 연산하고 2개의 인버터를 통해 버퍼링하여 제 2 펄스 신호(atd_ayp16)를 출력한다. 또한 제 2 낸드 게이트(ND2)가 노아 게이트(NOR1) 및 인버터를 통해 입력되는 어드레스(bayd<0:3>), 상기 제 1 펄스 신호(byprep) 및 상기 제 1 낸드 게이트(ND1)의 출력을 입력받고 이를 연산하여 칩 정보 출력 인에이블 신호(dieid_en)를 출력한다.
이때 제 1 펄스 신호(byprep)는 반도체 메모리의 데이터 리드(Read) 또는 라이트(Write) 동작에서 초기 리드 신호 또는 라이트 신호에 따라 BL(Burst Length)에 맞도록 생성되는 펄스 신호이다. 그리고 제 2 펄스 신호(atd_ayp16)는 상기 제 1 펄스 신호(byprep)와 위상이 반대이고 상기 지연부(11)의 지연시간에 따른 소정의 시간차를 갖는 신호이다.
한편, 제 2 블록(20)은 제조시 퓨즈(F1 ~ F4)를 선택적으로 컷팅(Cutting)함으로써 칩 정보를 저장하고 있다가, 상기 제 2 펄스 신호(atd_ayp16), 상기 칩 정보 출력 인에이블 신호(dieid_en), 및 어드레스(bayd<0:3>)에 따라 상기 퓨즈(F1 ~ F4)의 컷팅 상태에 따른 칩 정보를 출력한다. 이때 칩 정보를 편의상 yren이라 칭한다.
즉, 상기 제 2 펄스 신호(atd_ayp16)가 로우가 됨에 따라 트랜지스터(P1)가 온 되어 전원(VDD)을 공급한다. 그리고 상기 칩 정보 출력 인에이블 신호(dieid_en)가 하이이고 상기 어드레스(bayd<0:3>)가 순차적으로 인에이블되는 동안 해당 트랜지스터(N1 ~ N4)가 온 된다. 이어서 상기 퓨즈(F1 ~ F4) 각각의 컷팅 여부에 따라 하이 또는 로우 신호가 제 3 낸드 게이트(ND3)에 입력된다. 그리고 제 3 낸드 게이트(ND3)가 상기 칩 정보 출력 인에이블 신호(dieid_en)에 따라 하이 또는 로우를 출력한다.
예를 들어, 퓨즈 중에서 F1, F3가 컷팅된 상태라면, 상기 제 3 낸드 게이트(ND3)의 출력인 yren은 로우, 하이, 로우, 하이가 된다.
그러나 종래의 기술에 따른 반도체 메모리의 칩 정보 출력장치는 다음과 같은 문제점이 있다.
첫째, 노멀 리드 및 라이트 동작시 사용되는 신호를 칩 정보 리드시에 사용하므로, 노멀 동작시 토글링(Toggling)으로 인해 칩 정보를 리드할 필요가 없는 동안에도 내부 소자들간의 커런트 패스가 형성되어 소비전류를 증가시킨다.
둘째, 칩 정보 출력에 관련된 신호가 펄스 형태이므로 공정, 전원전압 및 온도 등에 영향을 받아 폭이 변하거나 정확한 타이밍에 생성되지 못하여, 칩 정보 출력 오류가 발생할 수 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 노멀 데이터 리드 및 라이트 동작시 소비전류를 감소시키고, 칩 정보 출력 오류를 방지할 수 있도록 한 반도체 메모리의 칩 정보 출력장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 칩 정보 출력장치는 칩 정보 출력을 위한 동작구간동안 인에이블되는 제 1 제어신호에 따라 칩 정보 출력을 위한 제 2 제어신호를 생성하여 출력하는 제어수단, 및 상기 제 1 제어신호의 인에이블 구간동안 상기 제 2 제어신호와 어드레스에 따라 기저장된 칩 정보를 출력하는 칩 정보 출력수단을 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 칩 정보 출력장치의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리의 칩 정보 출력장치의 구성을 나타낸 블록도, 도 3은 도 2의 제어부의 구성을 나타낸 회로도, 도 4는 도 2의 칩 정보 출력부의 구성을 나타낸 회로도, 도 5는 도 2의 각 신호 파형을 나타낸 타이밍도이다.
본 발명에 따른 반도체 메모리의 칩 정보 출력장치는 도 2에 도시된 바와 같이, 칩 정보 출력을 위한 동작구간동안 인에이블되는 제 1 제어신호(tm_dieid)에 따라 칩 정보 출력을 위한 제 2 제어신호(atd_ayp16)를 생성하여 출력하는 제어부(100), 및 상기 제 1 제어신호(tm_dieid)의 인에이블 구간동안 상기 제 2 제어신호(atd_ayp16)와 어드레스에 따라 기저장된 칩 정보를 출력하는 칩 정보 출력부(200)를 포함한다.
상기 제 1 제어신호(tm_dieid)는 테스트 모드 인에이블 및 디스에이블을 결정하는 신호로서 예를 들어, 테스트 모드일 때 하이, 노멀 동작시 로우로 설정된다. 상기 제 2 제어신호(atd_ayp16)는 상기 제 1 제어신호(tm_dieid)와 위상이 반대인 펄스 신호이다.
상기 제어부(100)는 도 3에 도시된 바와 같이, 제 1 제어신호(tm_dieid)에 따라 상기 제 2 제어신호(atd_ayp16)를 생성하는 신호 생성부(110), 및 상기 제 2 제어신호(atd_ayp16)를 출력하는 신호 출력부(120)를 포함한다.
이때 신호 생성부(110)는 소정 펄스 신호와 상기 제 1 제어신호를 입력받는 제 1 낸드 게이트(ND11), 상기 제 1 낸드 게이트(ND11)의 출력을 반전시키는 제 1 인버터(IV11), 상기 제 1 인버터(IV11)의 출력을 소정시간 지연시키는 지연부(111), 및 상기 제 1 인버터(IV11)의 출력과 상기 지연부(111)의 출력을 입력받는 제 2 낸드 게이트(ND12)를 포함한다. 상기 소정 펄스 신호는 노멀(Normal) 동작의 데이터 리드(Read) 또는 라이트(Write) 신호에 따라 리드/라이트 단위 즉, BL(Burst Length)만큼 생성되는 펄스 신호이다. 그리고 상기 지연부(111)는 홀수개의 인버터 즉, 제 2 내지 제 5 인버터(IV12 ~ IV16)로 구성되며, 인버터의 수는 회로설계에 따라 달라질 수 있다.
상기 신호 출력부(120)는 버퍼(Buffer)로 구성되며, 상기 버퍼는 제 7 인버터(IV7) 및 제 8 인버터(IV8)를 포함한다.
상기 칩 정보 출력부(200)는 도 4에 도시된 바와 같이, 칩 정보를 저장하고 어드레스 및 전원 공급에 따라 상기 저장된 칩 정보를 출력하는 칩 정보 저장부(210), 상기 제 1 제어신호(tm_dieid)에 따라 상기 칩 정보 출력동작 여부를 결정하는 동작 결정부(220), 상기 제 2 제어신호(atd_ayp16)에 따라 상기 전원을 상기 칩 정보 저장부(210)로 공급하는 전원 공급부(230), 및 상기 제 1 제어신호(tm_dieid)에 따라 상기 칩 정보 저장부(210)에서 출력되는 칩 정보를 외부 시스템으로 출력하는 출력부(240)를 포함한다.
상기 칩 정보 저장부(210)는 상기 전원 공급부(230)와 상기 출력부(240) 사 이에 연결된 복수개의 퓨즈(F1 ~ F4), 및 드레인이 상기 복수개의 퓨즈(F1 ~ F4)와 각각 연결되고 소오스가 상기 동작 결정부(220)와 공통 연결되며, 게이트에 어드레스(bayd <0:3>)가 입력되는 제 1 내지 제 4 트랜지스터(N11 ~ N14)를 포함한다. 이때 퓨즈의 수는 저장하고자 하는 칩 정보량에 따라 증가 또는 감소될 수 있다.
상기 동작 결정부(220)는 게이트에 입력된 상기 제 1 제어신호(tm_dieid)에 따라 상기 칩 정보 저장부(210)의 제 1 내지 제 4 트랜지스터(N11 ~ N14)와 접지단을 연결시키는 제 5 트랜지스터(N15)를 포함한다.
상기 전원 공급부(230)는 게이트에 입력된 상기 제 2 제어신호(atd_ayp16)에 따라 상기 칩 정보 저장부(210)의 복수개의 퓨즈(F1 ~ F4)에 공통적으로 전원(VDD)을 공급하는 제 6 트랜지스터(P11)를 포함한다.
상기 출력부(240)는 상기 제 1 제어신호(tm_dieid)에 따라 상기 칩 정보를 래치 및 상기 래치의 출력을 버퍼링하기 위한 버퍼를 포함한다. 상기 래치는 상기 제 1 입력단에 제 1 제어신호(tm_dieid)가 입력되고 제 2 입력단에 상기 칩 정보가 입력되는 제 3 낸드 게이트(ND21), 및 상기 제 3 낸드 게이트(ND21)의 출력단과 상기 제 2 입력단 사이에 연결된 제 9 인버터(IV21)를 포함한다. 그리고 상기 버퍼는 제 10 인버터(IV22) 및 제 11 인버터(IV23)로 구성된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 칩 정보 출력장치의 동작을 설명하면 다음과 같다.
먼저, 칩 제조시 상술한 칩 정보에 맞도록 도 4의 칩 정보 저장부(210)의 퓨즈(F1 ~ F4)가 선택적으로 컷팅(Cutting)되어 있다. 물론 칩 정보에 따라 모든 퓨 즈(F1 ~ F4)가 컷팅되지 않을 수도 있다.
이때 전체 퓨즈(F1 ~ F4) 중에서 F1, F3가 컷팅 되어 있는 것으로 가정하고 설명을 진행하기로 한다.
상기 제 1 제어신호(tm_dieid)는 칩 정보를 리드(Read)하기 위한 모드가 진행되는 동안 하이이고, 노멀 동작시 로우로 변한다.
먼저, 도 3의 제어부(100)는 상기 제 1 제어신호(tm_dieid)가 하이인 구간동안 도 5와 같이, 상기 제 1 제어신호(tm_dieid)와 위상이 반대인 펄스 형태의 제 2 제어신호(atd_ayp16)를 생성하여 출력한다.
이어서 도 4의 칩 정보 출력부(200)의 동작 결정부(220)는 상기 제 1 제어신호(tm_dieid)가 하이인 구간동안 상기 칩 정보 저장부(210)를 접지단에 연결시킨다.
그리고 전원 공급부(230)는 상기 제 2 제어신호(atd_ayp16)가 로우인 구간동안 상기 칩 정보 저장부(210)의 각 퓨즈(F1 ~ F4)로 전원(VDD)을 공급한다.
이어서 도 4의 칩 정보 저장부(210)는 도 5와 같이 어드레스(bayd 0, bayd 2) 각각의 인에이블 구간에, 컷팅된 퓨즈(F1, F3)가 연결된 트랜지스터(N11, N13)가 상기 전원단(VDD)과 접지단(VSS)을 연결시키지 못한다. 이 경우 전원 레벨에 따른 하이 신호가 출력되어 상기 출력부(240)에 입력된다.
이와 반대로 어드레스(bayd 1, bayd 3) 각각의 인에이블 구간에, 컷팅되지 않은 퓨즈(F2, F4)가 연결된 트랜지스터(N12, N14)는 상기 퓨즈(F2, F4)를 통해 전원단(VDD)과 접지단(VSS)을 연결시킨다. 이 경우 접지 레벨에 따른 로우 신호가 출 력되어 상기 출력부(240)에 입력된다.
따라서 도 5에 도시된 바와 같이, 출력부(240)는 제 2 제어신호(atd_ayp16) 및 어드레스(bayd 0, bayd 2)가 인에이블되고 상기 제 1 제어신호(tm_dieid)가 하이인 구간동안 상기 입력된 하이 신호를 반전시켜 로우 신호를 출력한다.
한편, 출력부(240)는 제 2 제어신호(atd_ayp16) 및 어드레스(bayd 1, bayd 3)가 인에이블되고 상기 제 1 제어신호(tm_dieid)가 하이인 구간동안 상기 로우 신호를 반전시켜 하이 신호를 출력한다.
즉, 출력부(240)에서 출력된 칩 정보 신호 즉, yren은 로우, 하이, 로우, 하이가 된다.
이때 본 발명은 상기 도 3의 신호 생성부(110), 도 4의 동작 결정부(220) 및 출력부(240)의 동작여부를 결정하는 제 1 제어신호(tm_dieid)가 칩 정보를 리드할 때만 하이이고, 노멀 동작시 로우로 고정된다. 따라서 노멀 동작시 전류 패스가 형성되지 않는다. 또한 제 1 제어신호(tm_dieid)가 펄스 형태가 아닌 레벨 형태이므로 타이밍 오류 또는 폭 변동 등에 영향을 받지 않는다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
본 발명에 따른 반도체 메모리의 칩 정보 출력장치는 다음과 같은 효과가 있다.
첫째, 칩 정보 리드를 위해 사용되는 제어신호가 반도체 메모리의 데이터 리드/라이트와 같은 노멀 동작시 소정 레벨로 고정되므로 내부 회로에서의 전류 패스 형성을 완벽하게 방지하여 소비전류를 감소시킬 수 있다.
둘째, 칩 정보 리드를 위해 사용되는 제어신호가 레벨신호로서, 타이밍 오류 또는 신호 폭 변동 등에 거의 영향을 받지 않아 칩 정보 출력 오류가 발생할 확률이 거의 없으므로 출력된 칩 정보의 신뢰성을 극대화시킬 수 있다.

Claims (18)

  1. 칩 정보 출력을 위한 동작구간동안 인에이블되는 제 1 제어신호에 따라 칩 정보 출력을 위한 제 2 제어신호를 생성하여 출력하는 제어수단; 및
    상기 제 1 제어신호의 인에이블 구간동안 상기 제 2 제어신호와 어드레스에 따라 기저장된 칩 정보를 출력하는 칩 정보 출력수단을 포함하는 반도체 메모리의 칩 정보 출력장치.
  2. 제 1 항에 있어서,
    상기 제어수단은 상기 제 1 제어신호에 따라 상기 제 2 제어신호를 생성하는 신호 생성부, 및
    상기 제 2 제어신호를 출력하는 신호 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  3. 제 2 항에 있어서,
    상기 신호 생성부는 소정 펄스 신호와 상기 제 1 제어신호를 입력받는 제 1 낸드 게이트,
    상기 낸드 게이트의 출력을 반전시키는 인버터,
    상기 인버터의 출력을 소정시간 지연시키는 지연부,
    상기 인버터의 출력과 상기 지연부의 출력을 입력받는 제 2 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  4. 제 3 항에 있어서,
    상기 소정 펄스 신호는 노멀(Normal) 동작의 데이터 리드(Read) 또는 라이트(Write) 신호에 따라 리드/라이트 단위만큼 생성되는 펄스 신호인 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  5. 제 3 항에 있어서,
    상기 지연부는 홀수개의 인버터로 이루어짐을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  6. 제 2 항에 있어서,
    상기 신호 출력부는 버퍼인 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  7. 제 1 항에 있어서,
    상기 칩 정보 출력수단은 칩 정보를 저장하고 어드레스 및 전원 공급에 따라 상기 저장된 칩 정보를 출력하는 칩 정보 저장부,
    상기 제 1 제어신호에 따라 상기 칩 정보 출력동작 여부를 결정하는 동작 결정부,
    상기 제 2 제어신호에 따라 상기 전원을 상기 칩 정보 저장부로 공급하는 전원 공급부, 및
    상기 제 1 제어신호에 따라 상기 칩 정보 저장부에서 출력되는 칩 정보를 외부로 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  8. 제 7 항에 있어서,
    상기 칩 정보 저장부는 상기 전원 공급부와 상기 출력부 사이에 연결된 복수개의 퓨즈, 및
    일단이 상기 복수개의 퓨즈와 각각 연결되고 타단이 상기 동작 결정부와 공통 연결된 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  9. 제 8 항에 있어서,
    상기 복수개의 스위칭 소자는 게이트에 어드레스를 입력받는 트랜지스터인 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  10. 제 7 항에 있어서,
    상기 동작 결정부는 상기 제 1 제어신호에 따라 상기 칩 정보 저장부와 접지단을 연결시키는 스위칭 소자인 것을 특징으로 하는 반도체 메모리의 칩 정보 출력 장치.
  11. 제 10 항에 있어서,
    상기 스위칭 소자는 게이트에 상기 제 1 제어신호가 입력되는 트랜지스터인 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  12. 제 7 항에 있어서,
    상기 전원 공급부는 상기 제 2 제어신호에 따라 상기 칩 정보 저장부와 전원을 공급하는 스위칭 소자인 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  13. 제 12 항에 있어서,
    상기 스위칭 소자는 게이트에 상기 제 2 제어신호가 입력되는 트랜지스터인 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  14. 제 7 항에 있어서,
    상기 출력부는 상기 제 1 제어신호에 따라 상기 칩 정보를 래치하는 래치를 포함하는 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  15. 제 14 항에 있어서,
    상기 래치는 상기 제 1 입력단에 제 1 제어신호가 입력되고 제 2 입력단에 상기 칩 정보가 입력되는 낸드 게이트, 및
    상기 낸드 게이트의 출력단과 상기 제 2 입력단 사이에 연결된 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  16. 제 14 항에 있어서,
    상기 래치의 출력을 버퍼링하기 위한 버퍼를 더 포함하는 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  17. 제 1 항에 있어서,
    상기 제 1 제어신호는 테스트 모드 신호인 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
  18. 제 1 항에 있어서,
    상기 제 2 제어신호는 상기 제 1 제어신호와 위상이 반대인 펄스 신호인 것을 특징으로 하는 반도체 메모리의 칩 정보 출력장치.
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* Cited by examiner, † Cited by third party
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KR20010064522A (ko) * 1999-12-29 2001-07-09 박종섭 반도체 메모리 장치의 결함 뱅크 디스에이블 회로
KR20060059417A (ko) * 2004-11-29 2006-06-02 주식회사 하이닉스반도체 반도체 메모리의 불량패턴 조기 검출 및 개선 방법
KR20060065793A (ko) * 2004-12-10 2006-06-14 삼성전자주식회사 저전력 멀티칩 반도체 메모리 장치 및 그것의 칩 인에이블방법

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