KR20050010655A - 셀프 리프레시 전류를 줄인 반도체 메모리 소자 - Google Patents

셀프 리프레시 전류를 줄인 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 셀프 리프레시 관련 기술에 관한 것이다. 본 발명은 셀프 리프레시 전류를 줄일 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명은 각 뱅크 별로 상위 또는 하위 블럭 중 사용될 블럭을 결정하기 위한 퓨즈 옵션부 및 노말 최상위 로우 어드레스 또는 퓨즈 옵션 최상위 로우 어드레스를 선택적으로 출력하기 위한 최상위 로우 어드레스 선택부를 구비하고, 전체 뱅크에 대해 하프 블럭을 사용할지 전체 블럭을 사용할지를 결정하기 위한 퓨즈 인에이블 회로를 구비한다. 이에 따라 전체 칩을 다 사용하는 정상적인 경우에는 노말 최상위 로우 어드레스가 그대로 인가되도록 하고 칩의 반만을 상용화하는 경우에는 퓨즈 옵션 최상위 로우 어드레스(퓨즈 옵션에 따라 하이 또는 로우)를 인가하여 각 뱅크의 상위 블록을 사용할지 하위 블록을 사용할지를 결정한다. 이를 위해서는 칩 제작 후 웨이퍼 테스트를 통해 각 뱅크별 리프레시 특성을 파악하는 것이 선행되어야 하며, 블럭 페일 발생시 각 뱅크별로 상위 또는 하위 블럭 중 리프레시 특성이 우수한 블럭을 선택할 수 있어 셀프 리프레시 전류를 줄일 수 있다.

Description

셀프 리프레시 전류를 줄인 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE WITH DECREASED SELF REFRESH CURRENT}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 셀프 리프레시 관련 기술에 관한 것이다.
최근 이동 전화기, PDA 등의 모바일 제품들에 대한 수요가 급격히 증가함에 따라 이러한 모바일 제품에 장착되는 DRAM의 전류 소모를 낮추려는 노력이 계속되고 있다. 특히, 모바일 제품용 DRAM의 셀프 리프레시 전류를 줄이는 것이 큰 이슈가 되고 있다.
반도체 메모리 소자 중에서도 DRAM은 SRAM이나 플래쉬 메모리와 달리 시간이 흐름에 따라 셀(입력된 정보를 저장하는 단위 유닛)에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이를 리프레시라 한다. 리프레시는 메모리 셀 어레이 안의 각 셀들이 가지는 리텐션 시간(retention time) 안에 적어도 한 번씩 워드라인을 띄워 데이터를 센싱하여 증폭시켜 주는 방식으로 행해진다. 여기서, 리텐션 시간이란 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 셀에서 유지될 수 있는 시간을 말한다.
리프레시 모드에는 노말 동작 중에 /RAS 및 /CAS 커맨드를 주기적으로 띄워 내부적으로 어드레스를 생성하여 해당 셀에 대한 리프레시를 수행하는 오토 리프레시 모드와, 노말 동작을 하지 않을 때 클럭인에이블 신호를 비활성화 시키고 내부적으로 커맨드를 생성하여 수행하는 셀프 리프레시 모드가 있다. 오토 리프레시 모드와 셀프 리프레시 모드는 모두 커맨드를 받은 후 내부 카운터로부터 어드레스를 생성하여 수행되며, 요청이 들어올 때마다 이 어드레스가 순차적으로 증가하게 된다.
한편, 반도체 메모리 칩을 제작하다 보변 블럭 페일(하나의 뱅크의 상위 블럭, 하위 블럭 중 하나가 페일인 경우를 의미함)이 발생하거나 기타 다른 이유로 인하여 전체 칩의 반만을 상용화하는 경우가 종종 있다. 이때, 보통의 경우에는 메탈 옵션을 바꾸는 방법을 이용하여 로우 어드레스 중 최상위 어드레스를 하이 또는 로우로 고정시켜 각 뱅크의 상위 블럭 또는 하위 블럭만을 사용하도록 한다.
도 1은 종래기술에 따른 DRAM을 도시한 도면이다.
도 1을 참조하면, 종래기술에 따른 DRAM은 4개의 뱅크로 이루어지며, 각 뱅크(10)는 로우 어드레스 '00...01'부터 '01...11'까지에 대응하는 상위 블럭(12)과 로우 어드레스 '10...00'부터 '11...11'까지에 대응하는 하위 블럭(14)으로 이루어진다. 상위 블럭(12)과 하위 블럭(14)은 로우 어드레스의 최상위 비트가 각각 '0' 및 '1'로 구분된다. 또한, 각 뱅크에는 로우 어드레스를 디코딩하여 특정 워드라인을 선택하기 위한 로우 디코더(16)가 구비된다.
예컨대, 뱅크 0의 상위 블럭(12)에 블럭 페일이 발생한 경우, 종래에는 로우 어드레스의 최상위 비트(MXm)를 메탈 옵션을 사용하여 '1'로 고정하여 하위 블럭(14)만을 상용화하는 방법을 사용하였으며, 이에 따라 같은 로우 어드레스를 인가받는 나머지 뱅크에 대해서도 하위 블럭(14)만을 사용하도록 하였다.
이처럼 메탈 옵션을 사용하여 일률적으로 각 뱅크의 특정 블럭을 결정하는 경우, 상위 또는 하위 블럭 중 리프레시 특성이 더 좋은 블럭이 있더라도 이를 고려할 수 없었으며, 이에 따라 선택된 블럭 중 가장 리프레시 특성이 좋지 않은 블럭을 기준으로 리프레시 주기가 결정되어 불필요한 리프레시 전류의 소모를 유발하는 문제점이 있었다. 또한, 메탈 공정부터의 공정을 다시 진행해야 하므로 칩 제작에 많은 시간이 소요되는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 셀프 리프레시 전류를 줄일 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 DRAM을 도시한 도면.
도 2는 본 발명의 일 실시예에 따른 DRAM을 나타낸 도면.
도 3은 상기 도 2의 퓨즈 옵션부의 회로 구성을 예시한 도면.
도 4는 상기 도 2의 최상위 어드레스 선택부의 회로 구성을 예시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
20 : 뱅크 22 : 상위 블럭
24 : 하위 블럭 26 : 로우 디코더
30 : 퓨즈 인에이블 회로 32 : 퓨즈 옵션부
34 : 최상위 로우 어드레스 선택부
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 각각 상위 및 하위 블럭과, 입력된 로우 어드레스를 디코딩하여 특정 워드라인을 선택하기 위한 로우 디코더을 구비하는 다수의 뱅크를 포함하는 반도체 메모리 소자에 있어서, 퓨즈 인에이블 신호를 생성하기 위한 퓨즈 인에이블 회로; 각각의 상기 뱅크별로 상기 상위 블럭, 상기 하위 블럭 중 어느 하나를 결정하기 위한 다수의 퓨즈 옵션부; 상기 퓨즈 인에이블 신호에 응답하여 상기 퓨즈 옵션부로부터 출력된 퓨즈 옵션 최상위 로우 어드레스 또는 칩 외부로부터 인가된 노말 최상위 로우 어드레스를 선택적으로 상기 로우 디코더에 출력하기 위한 다수의 최상위 로우 어드레스 선택부를 구비하는 반도체 메모리 소자가 제공된다.
바람직하게, 상기 다수의 퓨즈 옵션부는 각각, 공급전원에 접속된 퓨즈; 파워업 신호를 게이트 입력으로 하며, 접지전원과 상기 퓨즈 사이에 접속된 제1 MOS 트랜지스터; 상기 퓨즈와 상기 제1 MOS 트랜지스터의 접속 노드에 실린 신호를 반전시켜 상기 퓨즈 옵션 최상위 로우 어드레스를 출력하기 위한 인버터; 및 상기 인버터의 출력 신호를 게이트 입력으로 하며, 상기 접속 노드와 상기 접지전원 사이에 접속되어 상기 인버터와 함께 반전 래치를 이루는 제2 MOS 트랜지스터를 구비한다.
바람직하게, 상기 퓨즈 인에이블 회로는, 공급전원에 접속된 퓨즈; 파워업 신호를 게이트 입력으로 하며, 접지전원과 상기 퓨즈 사이에 접속된 제1 MOS 트랜지스터; 상기 퓨즈와 상기 제1 MOS 트랜지스터의 접속 노드에 실린 신호를 반전시켜 상기 퓨즈 옵션 최상위 로우 어드레스를 출력하기 위한 인버터; 및 상기 인버터의 출력 신호를 게이트 입력으로 하며, 상기 접속 노드와 상기 접지전원 사이에 접속되어 상기 인버터와 함께 반전 래치를 이루는 제2 MOS 트랜지스터를 구비한다.
바람직하게, 상기 다수의 최상위 어드레스 선택부는 각각, 상기 퓨즈 인에이블 신호에 응답하여 상기 퓨즈 옵션 최상위 로우 어드레스를 출력하기 위한 제1 트랜스퍼게이트와, 상기 퓨즈 인에이블 신호에 응답하여 상기 노말 최상위 로우 어드레스를 출력하기 위한 제2 트랜스퍼게이트를 구비한다.
본 발명은 각 뱅크 별로 상위 또는 하위 블럭 중 사용될 블럭을 결정하기 위한 퓨즈 옵션부 및 노말 최상위 로우 어드레스 또는 퓨즈 옵션 최상위 로우 어드레스를 선택적으로 출력하기 위한 최상위 로우 어드레스 선택부를 구비하고, 전체 뱅크에 대해 하프 블럭을 사용할지 전체 블럭을 사용할지를 결정하기 위한 퓨즈 인에이블 회로를 구비한다. 이에 따라 전체 칩을 다 사용하는 정상적인 경우에는 노말 최상위 로우 어드레스가 그대로 인가되도록 하고 칩의 반만을 상용화하는 경우에는 퓨즈 옵션 최상위 로우 어드레스(퓨즈 옵션에 따라 하이 또는 로우)를 인가하여 각 뱅크의 상위 블록을 사용할지 하위 블록을 사용할지를 결정한다. 이를 위해서는 칩 제작 후 웨이퍼 테스트를 통해 각 뱅크별 리프레시 특성을 파악하는 것이 선행되어야 하며, 블럭 페일 발생시 각 뱅크별로 상위 또는 하위 블럭 중 리프레시 특성이 우수한 블럭을 선택할 수 있어 셀프 리프레시 전류를 줄일 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 일 실시예에 따른 DRAM을 나타낸 도면이다.
도 2를 참조하면, 본 실시예에 따른 DRAM은, 4개의 뱅크를 구비하며, 각 뱅크(20)는 로우 어드레스 '00...01'부터 '01...11'까지에 대응하는 상위 블럭(22)과, 로우 어드레스 '10...00'부터 '11...11'까지에 대응하는 하위 블럭(24)과, 로우 어드레스를 디코딩하여 특정 워드라인을 선택하기 위한 로우 디코더(26)를 구비한다.
또한, 본 실시예에 따른 DRAM은 퓨즈 인에이블 신호(fus_en)를 생성하기 위한 퓨즈 인에이블 회로(30)을 구비하며, 각 뱅크(20)에 대응하여, 상위 블럭(22) 또는 하위 블럭(24)을 결정하기 위한 퓨즈 옵션부(32)와, 퓨즈 인에이블신호(fus_en)에 응답하여 퓨즈 옵션부(32)로부터 출력된 퓨즈 옵션 최상위 로우 어드레스(FAm_i) 또는 칩 외부로부터 인가된 노말 최상위 로우 어드레스(AXm)를 선택적으로 로우 디코더(26)에 출력하기 위한 최상위 로우 어드레스 선택부(34)를 구비한다.
도 3은 상기 도 2의 퓨즈 옵션부(32)의 회로 구성을 예시한 도면이다.
도 3을 참조하면, 퓨즈 옵션부(32)는 공급전원(VDD)과 노드 N1 사이에 접속된 퓨즈(300)와, 파워업 신호(pwrup)를 게이트 입력으로 하며, 노드 N1과 접지전원(VSS) 사이에 접속된 NMOS 트랜지스터(M1)와, 노드 N1에 실린 신호를 반전시켜 퓨즈 옵션 최상위 로우 어드레스(FAm_i)를 출력하기 위한 인버터(INV1)와, 인버터(INV1)의 출력 신호를 게이트 입력으로 하며, 노드 N1과 접지전원(VSS) 사이에 접속되어 인버터(INV1)와 함께 반전 래치를 이루는 NMOS 트랜지스터(M2)를 구비한다.
파워업 신호(pwrup)는 초기 파워업시 한번 논리레벨 하이로 펄싱하였다가 바로 논리레벨 로우 상태를 유지하는 신호이다. 만일, 퓨즈(300)가 커팅되어 있는 경우라면, 파워업 신호(pwrup)가 논리레벨 하이로 펄싱할 때 NMOS 트랜지스터(M1)가 턴온되어 출력단에 논리레벨 하이가 래치된다. 한편, 퓨즈(300)가 커팅되지 않은 경우라면, 파워업 후 출력단은 항상 논리레벨 로우를 유지하게 된다. 따라서, 퓨즈(30)의 커팅 여부에 따라서 퓨즈 옵션 최상위 로우 어드레스(FAm_i)를 논리레벨 하이 또는 로우로 결정할 수 있다.
상기와 같은 퓨즈 옵션부(32)는 각 뱅크(20)에 대응하는 수만큼 구비된다.
한편, 퓨즈 인에이블 회로(30)는 모든 뱅크(20)에 대해 단 하나만 있으면 되며, 퓨즈 옵션부(32)와 동일한 회로로 구현할 수 있다. 퓨즈 인에이블 회로(30)로부터 출력되는 퓨즈 인에이블 신호(fus_en)는 퓨즈 옵션부(32)의 선택 결과를 반영할 것인지를 결정하는 신호이다. 즉, 퓨즈 인에이블 신호(fus_en)가 활성화되면 퓨즈 옵션부(32)로부터 출력된 퓨즈 옵션 최상위 로우 어드레스(FAm_i)가 각 뱅크의 로우 디코더(26)에 인가되고, 퓨즈 인에이블 신호(fus_en)가 비활성화되면 칩 외부로부터 인가된 노말 최상위 로우 어드레스가 각 뱅크의 로우 디코더(26)에 인가된다.
도 4는 상기 도 2의 최상위 어드레스 선택부(34)의 회로 구성을 예시한 도면이다.
도 4를 참조하면, 최상위 어드레스 선택부(34)는 퓨즈 인에이블 신호(fus_en)에 응답하여 퓨즈 옵션 최상위 로우 어드레스(FAm_i)를 출력하기 위한 제1 트랜스퍼게이트(TG1)와, 퓨즈 인에이블 신호(fus_en)에 응답하여 노말 최상위 로우 어드레스(AXm)를 출력하기 위한 제2 트랜스퍼게이트(TG2)를 구비한다. 제1 및 제2 트랜스퍼게이트(TG1, TG2)는 인버터(INV2)를 이용하여 서로 반대 극성의 퓨즈 인에이블 신호(fus_en)에 제어 받게 되며, 이에 따라 해당 뱅크의 퓨즈 옵션 최상위 로우 어드레스(FAm_i) 또는 노말 최상위 로우 어드레스(AXm)가 해당 뱅크의 최상위 로우 어드레스(AXm_i)로서 출력된다.
먼저, 퓨즈 인에이블 신호(fus_en)가 논리레벨 로우로 비활성화된 경우에는 제2 트랜스퍼게이트(TG2)가 열려 노말 최상위 로우 어드레스(AXm)가 해당 뱅크의최상위 로우 어드레스(AXm_i)로서 출력된다. 이는 해당 칩 전체를 사용하는 것 즉, 하프 페일이 발생하지 않은 경우를 의미한다.
반면, 퓨즈 인에이블 신호(fus_en)가 논리레벨 하이로 활성화된 경우에는 제1 트랜스퍼게이트(TG1)가 열려 해당 뱅크의 퓨즈 옵션 최상위 로우 어드레스(FAm_i)가 해당 뱅크의 최상위 로우 어드레스(AXm_i)로서 출력된다. 이는 해당 칩의 하프 블럭만을 사용하는 것 즉, 하프 페일이 발생한 경우를 의미한다. 따라서, 해당 뱅크의 로우 디코더(26)에는 퓨즈 옵션부(32)에서 결정된, 고정된 최상위 로우 어드레스 비트가 인가되어 항상 상위 블럭(22), 하위 블럭(24) 중 하나만을 선택하도록 한다.
상기와 같은 상/하위 블럭의 뱅크별 선택을 위해서는 웨이퍼 테스트를 통한 블럭별 리프레시 특성의 파악과 그에 따른 퓨즈 커팅이 선행되어야 한다.
준비된 리프레시 주기가 하나라면 리프레시 특성이 가장 나쁜(리프레시 주기가 가장 짧은) 블럭을 기준으로 할 수밖에 없는데, 전술한 본 발명에 따르면 최악의 리프레시 특성을 가지는 블럭을 피해갈 수 있기 때문에 불필요한 리프레시 전류의 소모를 줄일 수 있다.
한편, 파악된 리프레시 특성에 맞게 적어도 두 종류 이상의 주기를 갖는 셀프 리프레시 펄스를 마련해 두면 각 뱅크 별로 리프레시 주기를 달리 가져갈 수 있어 셀프 리프레시 전류를 더욱 더 저감할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 4 뱅크 DRAM의 경우를 일례로 들어 설명하였으나, 본 발명은 뱅크의 수가 2 이상이라면 그 수에 관계 없이 적용할 수 있다.
전술한 본 발명은 셀프 리프레시 모드에서 소모되는 전류를 크게 저감하는 효과가 있으며, 특히 모바일 제품용 DRAM에 적용할 경우 그 효과가 더욱 부각될 것이다.

Claims (4)

  1. 각각 상위 및 하위 블럭과, 입력된 로우 어드레스를 디코딩하여 특정 워드라인을 선택하기 위한 로우 디코더을 구비하는 다수의 뱅크를 포함하는 반도체 메모리 소자에 있어서,
    퓨즈 인에이블 신호를 생성하기 위한 퓨즈 인에이블 회로;
    각각의 상기 뱅크별로 상기 상위 블럭, 상기 하위 블럭 중 어느 하나를 결정하기 위한 다수의 퓨즈 옵션부;
    상기 퓨즈 인에이블 신호에 응답하여 상기 퓨즈 옵션부로부터 출력된 퓨즈 옵션 최상위 로우 어드레스 또는 칩 외부로부터 인가된 노말 최상위 로우 어드레스를 선택적으로 상기 로우 디코더에 출력하기 위한 다수의 최상위 로우 어드레스 선택부
    를 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 다수의 퓨즈 옵션부는 각각,
    공급전원에 접속된 퓨즈;
    파워업 신호를 게이트 입력으로 하며, 접지전원과 상기 퓨즈 사이에 접속된 제1 MOS 트랜지스터;
    상기 퓨즈와 상기 제1 MOS 트랜지스터의 접속 노드에 실린 신호를 반전시켜 상기 퓨즈 옵션 최상위 로우 어드레스를 출력하기 위한 인버터; 및
    상기 인버터의 출력 신호를 게이트 입력으로 하며, 상기 접속 노드와 상기 접지전원 사이에 접속되어 상기 인버터와 함께 반전 래치를 이루는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 퓨즈 인에이블 회로는,
    공급전원에 접속된 퓨즈;
    파워업 신호를 게이트 입력으로 하며, 접지전원과 상기 퓨즈 사이에 접속된 제1 MOS 트랜지스터;
    상기 퓨즈와 상기 제1 MOS 트랜지스터의 접속 노드에 실린 신호를 반전시켜 상기 퓨즈 옵션 최상위 로우 어드레스를 출력하기 위한 인버터; 및
    상기 인버터의 출력 신호를 게이트 입력으로 하며, 상기 접속 노드와 상기 접지전원 사이에 접속되어 상기 인버터와 함께 반전 래치를 이루는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 다수의 최상위 어드레스 선택부는 각각,
    상기 퓨즈 인에이블 신호에 응답하여 상기 퓨즈 옵션 최상위 로우 어드레스를 출력하기 위한 제1 트랜스퍼게이트와,
    상기 퓨즈 인에이블 신호에 응답하여 상기 노말 최상위 로우 어드레스를 출력하기 위한 제2 트랜스퍼게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
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KR1020030050036A KR20050010655A (ko) 2003-07-22 2003-07-22 셀프 리프레시 전류를 줄인 반도체 메모리 소자

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* Cited by examiner, † Cited by third party
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KR100806341B1 (ko) * 2006-10-18 2008-03-03 삼성전자주식회사 부분 리프레쉬 동작을 수행하는 메모리 장치 및 방법
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KR20170054181A (ko) * 2015-11-09 2017-05-17 에스케이하이닉스 주식회사 제어회로 및 제어회로를 포함하는 메모리 장치

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