KR100806341B1 - 부분 리프레쉬 동작을 수행하는 메모리 장치 및 방법 - Google Patents

부분 리프레쉬 동작을 수행하는 메모리 장치 및 방법 Download PDF

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Abstract

여기에 개시된 메모리 장치는 복수 개의 메모리 블록들로 구성된 디렘 셀 어레이, 상기 메모리 블록들에 대한 리프레쉬 동작을 제어하는 메모리 컨트롤러, 상기 각각의 메모리 블록들에 대응되는 복수 개의 리프레쉬 체크 비트들을 저장하는 리프레쉬 체크 비트 저장부, 상기 메모리 컨트롤러의 제어에 의해 리프레쉬 될 상기 메모리 블록들에 대응되는 상기 리프레쉬 체크 비트들을 각각 체크 상태로 설정하는 블록 선택 제어부, 상기 각각의 메모리 블록들에 대응되는 복수 개의 유징 체크 비트들을 저장하는 유징 체크 비트 저장부, 상기 메모리 컨트롤러의 제어에 의해 액세스가 요청된 상기 메모리 블록들에 대응되는 상기 유징 체크 비트들을 각각 체크 상태로 설정하는 유징 체크 제어부, 그리고 상기 메모리 컨트롤러의 제어에 의해 상기 체크된 유징 체크 비트 또는 상기 체크된 리프레쉬 체크 비트에 대응되는 상기 메모리 블록들이 리프레쉬 되도록 제어하는 부분 리프레쉬 제어부를 포함하는 것을 특징으로 한다.

Description

부분 리프레쉬 동작을 수행하는 메모리 장치 및 방법{MEMORY DEVICE PERFORMING PARTIAL REFRESH OPERATION AND METHOD THEREOF}
도 1은 본 발명의 실시 예에 따른 디렘의 구성을 보여주는 블럭도;
도 2는 체킹 스타트 신호와 부분 리프레쉬 스타트 신호에 의한 디렘의 동작을 설명하기 위한 도면;
도 3은 도 1에 도시된 유징 체크 제어부의 상세 회로도;
도 4는 본 발명의 실시예에 따른 유징 체크 비트의 체크상태를 보여주는 표;
도 5는 본 발명의 실시예에 따른 리프레쉬 체크 비트 및 유징 체크 비트의 체크 상태를 보여주는 표; 그리고
도 6은 도 1에 도시된 부분 리프레쉬 제어부의 구성을 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100: 디렘 10: 명령 디코더
11: 리프레쉬 카운터 12: 부분 리프레쉬 제어부
13: 유징 체크 제어부 14: 유징 체크 비트 저장부
15: 리프레쉬 체크 비트 저장부 16: 블록 선택 제어부
17: 로우 프리 디코더 18: 로우 디코더
19: 디렘 셀 어레이 20: 메모리 컨트롤러
121: 블록 주소 비교부 131: 유징 체크 회로
1311: 체크 신호 발생부 1221: 리프레쉬 명령 신호 전송부
본 발명은 동적 반도체 메모리 장치(Dynamic Random Access Memory)(이하 디렘이라 칭함)에 관한 것으로, 좀 더 구체적으로, 부분 리프레쉬(Refresh)를 수행하는 디렘 장치 및 방법에 관한 것이다.
일반적인 디렘은 1개의 커패시터(capacitor)와 1개의 트랜지스터(transistor)로 기본 셀을 구성하고, 데이터를 커패시터에 저장한다. 커패시터에 저장된 데이터는 시간이 지나면 자연적인 누설(lekeage)에 의해 축적된 전하가 감소 된다. 따라서, 디렘 셀에 저장된 데이터는 시간이 지나면 자연히 소멸 되는 단점이 있다. 이와 같은 문제를 해결하기 위해 정기적으로 메모리 셀의 데이터를 다시 증폭해서 보존하는 리프레쉬 동작(Refresh Operation)이 디렘에 적용되고 있다.
시스템이 노멀모드로 동작할 경우, 디렘은 디렘 컨트롤러의 읽기/쓰기(read/write) 액세스(access)명령에 응답해서 셀에 데이터를 저장하거나 셀에 저장된 데이터를 외부로 출력한다. 액세스가 수행된 디렘 셀은 데이터를 보존할 필요가 있으므로, 리프레쉬 동작이 요구된다. 그런데, 디렘의 리프레쉬 동작은 셀의 데이터 보존 여부와 상관없이 모든 셀 어레이에 대하여 일괄적으로 수행된다. 따라서 데이터를 보존할 필요가 없는 셀 어레이에 대해서도 리프레쉬 동작이 수행되므로 불필요한 전력을 소모하는 문제점이 있다.
본 발명의 목적은 상술한 문제점을 해결하기 위하여 제안된 것으로, 리프레쉬를 선택적으로 수행하여 전력소모를 줄일 수 있는 메모리 장치 및 방법을 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 메모리 장치는: 복수 개의 메모리 블록들로 구성된 디렘 셀 어레이; 상기 메모리 블록들에 대한 리프레쉬 동작을 제어하는 메모리 컨트롤러; 상기 각각의 메모리 블록들에 대응되는 복수 개의 리프레쉬 체크 비트들을 저장하는 리프레쉬 체크 비트 저장부; 상기 메모리 컨트롤러의 제어에 의해 리프레쉬 될 상기 메모리 블록들에 대응되는 상기 리프레쉬 체크 비트들을 각각 체크 상태로 설정하는 블록 선택 제어부; 상기 각각의 메모리 블록들에 대응되는 복수 개의 유징 체크 비트들을 저장하는 유징 체크 비트 저장부; 상기 메모리 컨트롤러의 제어에 의해 액세스가 요청된 상기 메모리 블록들에 대응되는 상기 유징 체크 비트들을 각각 체크 상태로 설정하는 유징 체크 제어부; 그리고 상기 메모리 컨트롤러의 제어에 의해 상기 체크된 유징 체크 비트 또는 상기 체크된 리프레쉬 체크 비트에 대응되는 상기 메모리 블록들이 리프레쉬 되도록 제어하는 부분 리프레쉬 제어부를 포함한다.
이 실시예에 있어서, 상기 부분 리프레쉬 제어부는 선택된 상기 메모리 블록의 블록 어드레스와 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트를 비교하 고, 상기 비교 결과 상기 블록 어드레스에 대응되는 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있는 경우, 상기 선택된 메모리 블록이 리프레쉬 되도록 제어한다.
이 실시예에 있어서, 상기 부분 리프레쉬 제어부는 선택된 상기 메모리 블록의 블록 어드레스와 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트를 비교하고, 상기 비교 결과 상기 블록 어드레스에 대응되는 상기 유징 체크 비트 및 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있지 않은 경우, 상기 선택된 메모리 블록이 리프레쉬 되지 않도록 제어한다.
이 실시예에 있어서, 상기 유징 체크 제어부는, 상기 메모리 컨트롤러의 제어에 의해 상기 액세스가 요청된 상기 메모리 블록에 대응되는 상기 유징 체크 비트를 체크 상태로 설정한다.
이 실시예에 있어서, 상기 유징 체크 제어부는 상기 메모리 컨트롤러의 제어에 의해, 상기 유징 체크 비트의 설정동작이 종료된 후에 상기 선택된 메모리 블록에 대응하는 상기 유징 체크 비트를 선택적으로 초기화한다.
이 실시예에 있어서, 상기 유징 체크 제어부는 상기 메모리 컨트롤러의 제어에 의해 상기 모든 유징 체크 비트들을 초기화한다.
이 실시예에 있어서, 상기 유징 체크 제어부는 상기 유징 체크 비트들에 각각 대응하는 유징 체크 회로들을 포함한다.
이 실시예에 있어서, 상기 유징 체크 회로들은 상기 메모리 컨트롤러의 제어에 의해 각각 대응하는 상기 유징 체크 비트들을 초기화한다.
이 실시예에 있어서, 상기 유징 체크 회로는: 액세스 신호, 상기 대응하는 블록 어드레스, 그리고 상기 메모리 컨트롤러에서 생성된 제어신호인 체킹 스타트 신호에 응답해서 의해 제 1 체크 신호를 발생하는 제 1 체크 신호 발생기; 상기 대응하는 블록 어드레스 및 상기 메모리 컨트롤러에서 생성된 제어신호인 상기 체킹 스타트 신호와 체킹 리셋 신호에 응답해서 제 2 체크 신호를 발생하는 제 2 체크 신호 발생기; 그리고, 상기 제 1 체크 신호와 상기 제 2 체크 신호에 응답해서 상기 대응하는 유징 체크 비트를 체크 상태로 설정하는 체크 신호 발생부를 포함하고, 상기 액세스 신호는 상기 선택된 메모리 블록이 액세스 요청을 받을 경우 활성화된다.
이 실시예에 있어서, 상기 제 1 체크 신호 발생기는 상기 대응되는 블록 어드레스가 선택된 메모리 블록의 어드레스이고, 상기 액세스 신호와 상기 체킹 스타트 신호가 활성화될 경우 활성화된 상기 제 1 체크 신호를 발생한다.
이 실시예에 있어서, 상기 제 2 체크 신호 발생기는 상기 체킹 스타트 신호가 활성화될 경우 비활성화된 상기 제 2 체크 신호를 발생한다.
이 실시예에 있어서, 상기 체크 신호 발생부는 상기 활성화된 제 1 체크신호 및 상기 비활성화된 제 2 체크 신호에 응답해서 대응하는 상기 유징 체크 비트를 체크 상태로 설정한다.
이 실시예에 있어서, 상기 체킹 리셋 신호는 상기 체킹 스타트 신호가 비활성화된 후 선택적으로 활성화된다.
이 실시예에 있어서, 상기 제 2 체크 신호 발생기는 상기 선택적으로 비활성 화된 체킹 리셋 신호에 응답해서 활성화된 상기 제 2 체크 신호를 발생한다.
이 실시예에 있어서, 상기 체크 신호 발생부는 상기 활성화된 제 2 체크 신호에 응답해서 상기 선택된 메모리 블록에 대응하는 상기 유징 체크 비트를 초기화한다.
이 실시예에 있어서, 상기 체크 신호 발생부는 상기 메모리 컨트롤러에서 생성된 제어신호인 리셋 신호에 응답해서 대응되는 상기 유징 체크 비트를 초기화한다.
이 실시예에 있어서, 상기 부분 리프레쉬 제어부는: 상기 대응되는 블록 어드레스, 상기 유징 체크 비트, 및 상기 리프레쉬 체크 비트를 비교하는 복수의 블록 주소 비교부들; 그리고 상기 블록 주소 비교부의 비교결과와 상기 메모리 컨트롤러에서 생성된 제어신호인 부분 리프레쉬 스타트 신호에 응답해서 상기 메모리 컨트롤러로부터 입력받은 리프레쉬 명령신호의 전송을 결정하는 리프레쉬 명령신호 전송부를 포함한다.
이 실시예에 있어서, 상기 블록 주소 비교부는 상기 대응되는 블록 어드레스가 선택된 메모리 블록의 어드레스이고, 대응되는 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있는 경우, 활성화된 비교 출력신호를 생성한다.
이 실시예에 있어서, 상기 리프레쉬 명령신호 전송부는 활성화된 상기 부분 리프레쉬 스타트 신호와 상기 활성화된 비교 출력신호에 응답해서 상기 입력받은 리프레쉬 명령 신호를 상기 선택된 메모리 블록으로 전송한다.
이 실시예에 있어서, 상기 블록 주소 비교부는 상기 대응되는 블록 어드레스가 선택된 메모리 블록의 어드레스이고, 대응되는 상기 유징 체크 비트 및 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있지 않은 경우, 비 활성화된 비교 출력신호를 생성한다.
이 실시예에 있어서, 상기 리프레쉬 명령신호 전송부는 활성화된 상기 부분 리프레쉬 스타트 신호와 상기 비 활성화된 비교 출력신호에 응답해서 상기 입력받은 리프레쉬 명령 신호를 상기 선택된 메모리 블록으로 전송하지 않는다.
본 발명의 다른 특징에 따른 메모리 장치의 리프레쉬 방법은: 상기 메모리 컨트롤러의 제어에 의해 리프레쉬 될 상기 메모리 블록들에 대응되는 상기 리프레쉬 체크 비트를 체크 상태로 설정하는 단계; 상기 메모리 컨트롤러의 제어에 의해 외부로부터 액세스 되는 상기 메모리 블록에 대응되는 상기 유징 체크 비트를 체크 상태로 설정하는 단계; 그리고 상기 메모리 컨트롤러의 제어에 의해 상기 체크 된 유징 체크 비트 또는 상기 체크 된 리프레쉬 체크 비트에 대응되는 상기 메모리 블록들이 리프레쉬 되도록 제어하는 단계를 포함한다.
이 실시예에 있어서, 상기 메모리 블록들이 리프레쉬 되도록 제어하는 단계는 상기 선택된 메모리 블록의 블록 어드레스와 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트를 비교하는 단계를 포함하고, 상기 비교 단계는 상기 블록 어드레스에 대응되는 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있는 경우, 상기 선택된 메모리 블록이 리프레쉬 되도록 제어한다.
이 실시예에 있어서, 상기 비교 단계는 상기 블록 어드레스에 대응되는 상기 유징 체크 비트 및 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있지 않은 경우, 상기 선택된 메모리 블록이 리프레쉬 되지 않도록 제어한다.
이 실시예에 있어서, 상기 유징 체크 비트를 체크 상태로 설정하는 단계는, 상기 메모리 컨트롤러의 제어에 의해 상기 액세스가 요청된 메모리 블록에 대응되는 상기 유징 체크 비트를 체크 상태로 설정한다.
이 실시예에 있어서, 상기 메모리 컨트롤러의 제어에 의해 상기 선택된 메모리 블록에 대응하는 상기 유징 체크 비트를 선택적으로 초기화하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 유징 체크 비트를 선택적으로 초기화하는 단계는 상기 유징 체크 비트를 체크 상태로 설정하는 단계가 종료된 후에 상기 유징 체크 비트를 선택적으로 초기화한다.
이 실시예에 있어서, 상기 메모리 컨트롤러의 제어에 의해 상기 모든 유징 체크 비트들을 초기화하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 유징 체크 비트를 체크 상태로 설정하는 단계는: 액세스 신호, 상기 대응하는 블록 어드레스, 그리고 상기 메모리 컨트롤러에서 생성된 제어신호인 체킹 스타트 신호에 응답해서 의해 제 1 체크 신호를 발생하는 단계; 상기 대응하는 블록 어드레스 및 상기 메모리 컨트롤러에서 생성된 제어신호인 상기 체킹 스타트 신호와 체킹 리셋 신호에 응답해서 제 2 체크 신호를 발생하는 단계; 그리고 상기 제 1 체크 신호와 상기 제 2 체크 신호에 응답해서 대응하는 유징 체크 비트를 체크 상태로 설정하는 단계를 포함하고, 상기 액세스 신호는 상기 선택된 메모리 블록이 액세스 요청을 받을 경우 활성화된다.
이 실시예에 있어서, 상기 제 1 체크 신호를 발생하는 단계는 상기 대응되는 블록 어드레스가 선택된 메모리 블록의 어드레스이고, 상기 액세스 신호와 상기 체킹 스타트 신호가 활성화될 경우 활성화된 상기 제 1 체크 신호를 발생한다.
이 실시예에 있어서, 상기 제 2 체크 신호를 발생하는 단계는 상기 체킹 스타트 신호가 활성화될 경우 비활성화된 상기 제 2 체크 신호를 발생한다.
이 실시예에 있어서, 상기 유징 체크 비트를 체크 하는 단계는 상기 활성화된 제 1 체크신호 및 상기 비활성화된 제 2 체크 신호에 응답해서 대응하는 상기 유징 체크 비트를 체크 상태로 설정한다.
이 실시예에 있어서, 상기 체킹 리셋 신호는 상기 체킹 스타트 신호가 비활성화된 후 선택적으로 활성화된다.
이 실시예에 있어서, 상기 활성화된 체킹 리셋 신호에 응답해서 활성화된 상기 제 2 체크 신호를 발생하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 활성화된 제 2 체크 신호에 응답해서 상기 선택된 메모리 블록에 대응하는 상기 유징 체크 비트를 초기화하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 메모리 컨트롤러에서 생성된 제어신호인 리셋 신호에 응답해서 대응되는 상기 유징 체크 비트를 초기화하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 메모리 블록들이 리프레쉬 되도록 제어하는 단계는: 상기 대응되는 블록 어드레스, 상기 유징 체크 비트, 및 상기 리프레쉬 체크 비트를 비교하는 단계; 그리고 상기 비교결과와 상기 메모리 컨트롤러에서 생성된 제어신호인 부분 리프레쉬 스타트 신호에 응답해서 상기 메모리 컨트롤러로부터 입력받은 리프레쉬 명령신호의 전송을 결정하는 단계를 포함한다.
이 실시예에 있어서, 상기 비교 단계는 상기 대응되는 블록 어드레스가 상기 선택된 메모리 블록의 어드레스이고, 대응되는 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있는 경우, 활성화된 비교 출력신호를 생성한다.
이 실시예에 있어서, 상기 리프레쉬 명령신호의 전송을 결정하는 단계는 활성화된 상기 부분 리프레쉬 스타트 신호와 상기 활성화된 비교 출력신호에 응답해서 상기 입력받은 리프레쉬 명령 신호를 상기 선택된 메모리 블록으로 전송한다.
이 실시예에 있어서, 상기 비교 단계는 상기 대응되는 블록 어드레스가 상기 선택된 메모리 블록의 어드레스이고, 대응되는 상기 유징 체크 비트 및 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있지 않은 경우, 비 활성화된 비교 출력신호를 생성한다.
이 실시예에 있어서, 상기 리프레쉬 명령신호의 전송을 결정하는 단계는 활성화된 상기 부분 리프레쉬 스타트 신호와 상기 비 활성화된 비교 출력신호에 응답해서 상기 입력받은 리프레쉬 명령 신호를 상기 선택된 메모리 블록으로 전송하지 않는다.
이하에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
본 발명에 따른 메모리 장치는 리프레쉬 동작을 수행할 경우, 리프레쉬가 필 요한 메모리 블록만 선택적으로 리프레쉬를 수행하게 된다. 따라서, 메모리 장치의 리프레쉬 수행시 전력소모를 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 디렘의 구성을 보여주는 블럭도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 디렘(100)은 명령 디코더(10), 리프레쉬 요청 카운터(11), 부분 리프레쉬 제어부(12), 유징 체크 제어부(13), 유징 체크 비트 저장부(14), 리프레쉬 체크 비트 저장부(15), 블록 선택 제어부(16), 로우 프리 디코더(17), 로우 디코더(18), 디렘 셀 어레이(19), 그리고 메모리 컨트롤러(20)를 포함한다.
디렘 셀 어레이(19)는 적어도 하나 이상의 블록들을 포함하는 뱅크들로 구성된다. 메모리 컨트롤러(20)는 디렘 셀 어레이(19)의 블록들에 대한 리프레쉬 동작을 제어하는 제어신호들을 생성한다.
부분 리프레쉬 제어부(12)는 선택된 디렘 셀어레이(19)의 블럭의 리프레쉬 수행 여부를 결정한다. 유징 체크 제어부(13)는 디렘(100)이 외부로부터 액세스를 받는지 여부에 따라 유징 체크 비트 저장부(14)의 비트들의 체크 여부를 결정한다. 유징 체크 비트 저장부(14)는 디렘 셀 어레이(19)의 다수의 블록들에 각각 대응하는 저장 장치들을 포함하고, 각 저장장치들은 대응하는 비트들(이하, 유징 체크 비트라 칭함)을 저장한다. 유징 체크 비트들은 액세스 요청을 받은 디렘 셀 어레이(19)의 각 블록들을 표시한다.
리프레쉬 체크 비트 저장부(15)는 디렘 셀 어레이(19)의 다수의 블록들에 각각 대응하는 저장 장치들을 포함하고, 각 저장장치들은 대응하는 비트들(이하, 리 프레쉬 체크 비트라 칭함)을 저장한다. 리프레쉬 체크 비트 저장부(15)는 메모리 사용전에 블록 선택 제어부(16)에 의해 사용될 디렘 셀 어레이(19)의 블록들을 체크 한다. 체크된 리프레쉬 체크 비트들에 대응되는 디렘 셀 어레이(19) 블록들은 디렘(100)의 리프레쉬 동작시, 리프레쉬 수행이 요구되는 부분이다. 블록 선택 제어부(16)는 MRS(Mode Registor Set)(미 도시됨) 또는 메모리 컨트롤러(20)의 제어에 의해 리프레쉬 체크 비트 저장부(15)의 리프레쉬 체크 비트들의 체크 여부를 결정한다.
명령어 디코더(10)는 메모리 컨트롤러(20)로부터 생성된 제어신호들(/RAS, /CAS, /WE, /CS)을 입력받고, 입력받은 제어신호들(/RAS, /CAS, /WE, /CS)을 디코딩하여 명령어를 생성한다. 제어신호(/CS)는 칩 선택 신호, 제어신호(/RAS)는 로우 어드레스 스트로브 신호, 제어신호(/CAS)는 칼럼 어드레스 스트로브 신호, 그리고 제어신호(/WE)는 라이트 인에이블 신호이다. 디렘(100)은 제어신호(/RAS)가 로우(L) 레벨, 제어신호(/CAS)가 로우(L) 레벨, 그리고 제어신호(/WE)가 하이(H) 레벨일 때 리프레쉬 동작을 수행한다. 따라서, 명령어 디코더(10)는 메모리 컨트롤러(20)로부터 입력받은 제어신호(/RAS)가 로우(L) 레벨, 제어신호(/CAS)가 로우(L) 레벨, 그리고 제어신호(/WE)가 하이(H) 레벨일 때 리프레쉬 명령(Ref_cmd)을 생성한다. 리프레쉬 명령(Ref_cmd)은 메모리 컨트롤러(20)로부터 입력받은 제어신호들(/RAS, /CAS, /WE, /CS)에 의해 생성되므로, 실질적으로, 메모리 컨트롤러(20)로부터 생성된 것으로 볼 수 있다.
리프레쉬 카운터(11)는 명령어 디코더(10)에서 생성된 리프레쉬 명 령(Ref_cmd)에 응답해서 내부 어드레스(internal Addr)를 생성하고, 생성된 내부 어드레스(internal Addr)를 로우 프리 디코더(17)로 제공한다.
로우 프리 디코더(17)는 리프레쉬 명령(Ref_cmd)의 제어에 의해 ,디렘(100)의 노멀 동작시 외부로부터 외부 어드레스(External Addr)를 입력받고, 디렘(100)의 리프레쉬 동작시 리프레쉬 카운터(11)에서 생성된 내부 어드레스(internal Addr)를 입력받는다. 로우 프리 디코더(17)는 입력받은 외부 어드레스(External Addr) 또는 내부 어드레스(internal Addr)를 디코딩하여 로우 어드레스(Row_Addr)를 생성한다. 생성된 로우 어드레스(Row_Addr)는 로우 디코더(18)로 제공된다.
로우 디코더(18)는 로우 프리 디코더(17)에서 생성된 로우 어드레스(Row_Addr)를 입력받고, 입력받은 로우 어드레스(Row_Addr)를 디렘 셀 어레이(19)의 각 뱅크 내의 블럭을 선택하도록 세분되게 디코딩한다. 즉 로우 프리 디코더(17)는 어드레스를 큰 단위로 디코딩하고(예를 들어, 메모리의 뱅크 어드레스), 로우 디코더(18)는 로우 프리 디코더(17)에서 디코딩된 로우 어드레스(Row_Addr)를 좀더 세분된 단위로 디코딩(예를 들어, 디렘 셀 어레이(19)의 각 블럭 어드레스 신호)한다.
블록 선택 제어부(16)는 메모리 사용 전에 MRS(미 도시됨) 또는 메모리 컨트롤러(20)의 제어에 의해 리프레쉬 체크 비트 저장부(15)의 리프레쉬 체크 비트들의 체크 여부를 결정한다. 예를 들어, 블록 선택 제어부(16)는 MRS 또는 메모리 컨트롤러(20)로부터 메모리 블록의 어드레스 정보(BA)를 입력받고, 입력받은 어드레스 정보(BA)에 대응하는 리프레쉬 체크 비트들을 체크 하게 된다. 체크된 리프레쉬 체 크 비트들은 각각 하이(H) 레벨이 된다.
블록 선택 제어부(16)에 의해 체크 된 리프레쉬 체크 비트들은 디렘(100)의 리프레쉬 동작시 리프레쉬가 수행될 디렘 셀 어레이(19)의 각 블록들을 나타낸다. 따라서, 디렘(100)의 리프레쉬 동작시 체크 된 리프레쉬 체크 비트들에 대응하는 디렘 셀 어레이(19)의 각 블록들은 리프레쉬가 수행된다. 리프레쉬 체크 비트 저장부(15)의 리프레쉬 체크 비트들은 바람직하게는 디렘 셀 어레이(19)의 뱅크 단위로 체크된다. 예를 들어, 디렘 셀 어레이(19)는 4개의 뱅크를 포함하고, 각 뱅크는 4개의 메모리 블록으로 구성될 경우, 블록 선택 제어부(16)에 의해 첫 번째 뱅크가 선택되면, 첫 번째 뱅크에 포함된 4개의 메모리 블록에 각각 대응하는 리프레쉬 체크 비트 저장부(15)의 리프레쉬 체크 비트들이 체크 된다.
유징 체크 제어부(13)는 메모리 컨트롤러(20)에서 생성된 제어신호인 체킹 스타트 신호(CHS)(Checking Start Signal), 리셋 신호(Reset), 및 체킹 리셋 신호(Checking Reset)를 입력받는다. 또한, 유징 체크 제어부(13)는 디렘 셀 어레이(19)가 외부로부터 액세스를 받을 경우 활성화되는 액세스 신호(Access), 및 로우 디코더(18)로부터 디코딩된 블록 어드레스(Block_Addr)를 입력받는다. 체킹 스타트 신호(CHS)에 의해 유징 체크 제어부(13)는 유징 체크 비트 저장부(14)의 유징 체크 비트들의 각 체크 여부를 결정하게 된다.
디렘(100)의 노멀 동작시, 로우 디코더(18)로부터 디코딩된 블록 어드레스(Block_Addr)에 해당하는 디렘 셀 어레이(19)의 블록이 외부로부터 액세스되면, 액세스 신호(Access)는 활성화(하이(H) 레벨)된다.
디렘(100)의 노멀 동작시, 리셋 신호(Reset), 및 체킹 리셋 신호(Checking Reset)가 비 활성화(로우(L) 레벨)되고, 체킹 스타트 신호(CHS)가 활성화(하이(H) 레벨)될 경우, 액세스 신호(Access)가 활성화되면, 유징 체크 제어부(13)는 입력받은 블록 어드레스(Block_Addr)에 대응하는 유징 체크 저장부(14)의 유징 체크 비트를 체크 한다. 체크된 유징 체크 비트는 하이(H) 레벨이 된다. 체크 된 유징 체크 비트에 대응하는 디렘 셀 어레이(18)의 블록은 액세스를 요청받은 곳으로 데이터를 보존할 필요가 있는 블록이다. 따라서 체크 된 유징 체크 비트에 대응하는 디렘 셀 어레이(18)의 블록은 리프레쉬가 요구된다.
유징 체크 제어부(13)는 입력받은 체킹 스타트 신호(CHS)가 비활성화(로우(L) 레벨)될 경우, 디렘 셀 어레이(19)가 외부로부터 액세스를 받았는지 여부에 상관없이, 유징 체크 비트 저장부(14)의 유징 체크 비트를 체크 하지 않는다. 또한 디렘(100)이 리프레쉬를 수행할 경우, 디렘(100)은 외부로부터 액세스를 받지 않고, 리프레쉬를 수행하게 된다. 따라서, 유징 체크 제어부(13)는 입력받은 체킹 스타트 신호(CHS)가 활성화(하이(H) 레벨)될 경우라도 유징 체크 비트들을 체크 하지 않는다.
리셋 신호(Reset)는 유징 체크 비트 저장부(14)의 모든 유징 체크 비트들을 리셋(reset)시키기 위한 신호이다. 즉 리셋 신호(Reset)에 의해 유징 체크 비트 저장부(14)의 모든 유징 체크 비트들은 초기화된다. 유징 체크 제어부(13)는 입력받은 리셋 신호(Reset)가 활성화(하이(H) 레벨)될 경우, 유징 체크 비트 저장부(14)의 모든 유징 체크 비트들을 리셋시킨다. 리셋 된 유징 체크 비트들은 로우(L) 레 벨이다.
체킹 리셋 신호(Checking Reset)는 선택된 디렘 셀 어레이(19)의 블록에 대응하는 유징 체크 비트 저장부(14)의 유징 체크 비트를 리셋시키기 위한 신호이다. 즉, 체킹 리셋 신호(Checking Reset)에 의해 선택된 디렘 셀 어레이(19)의 블록에 대응하는 유징 체크 비트 저장부(14)의 유징 체크 비트는 초기화된다. 유징 체크 제어부(13)는 체킹 리셋 신호(Checking Reset)가 활성화(하이(H) 레벨)될 때, 로우 디코더(18)에 의해 선택된 디렘 셀 어레이(18)의 블록에 대응하는 유징 체크 비트 저장부(14)의 유징 체크 비트를 리셋시킨다. 유징 체크 제어부(13)가 하이(H) 레벨의 체킹 스타트 신호(CHS)를 입력받은 경우, 체킹 리셋 신호(Checking Reset)는 활성화될 수 없다. 유징 체크 제어부(13)가 로우(L) 레벨의 체킹 스타트 신호(CHS)를 입력받은 경우(즉, 유징 체크 제어부(13)가 더 이상 유징 체크 비트들을 체크 하지 않을 경우), 체킹 리셋 신호(Checking Reset)는 활성화될 수 있다.
유징 체크 비트 저장부(14)의 각 유징 체크 비트들은 유징 체크 제어부(13)에 의해 체크 여부가 결정된다. 유징 체크 제어부(13)에 의해 체크 된 유징 체크 비트들은 디렘(100)의 리프레쉬 동작시 리프레쉬 될 디렘 셀 어레이(19)의 블록을 나타낸다. 따라서, 디렘(100)의 리프레쉬 동작시 체크된 유징 체크 비트들에 대응하는 디렘 셀 어레이(19)의 각 블록들은 리프레쉬가 수행된다.
부분 리프레쉬 제어부(12)는 메모리 컨트롤러(20)에서 생성된 제어신호인 부분 리프레쉬 스타트 신호(PRS)(Partial Refresh Start signal)를 입력받는다. 또한, 부분 리프레쉬 제어부(12)는 리프레쉬 명령(Ref_cmd), 로우 디코더(18)로부터 디코딩된 블록 어드레스(Block_Addr), 디코딩된 블록 어드레스(Block_Addr)에 대응하는 유징 체크부(14)의 비트, 및 디코딩된 블록 어드레스(Block_Addr)에 대응하는 리프레쉬 체크부(15)의 비트정보를 입력받는다. 부분 리프레쉬 제어부(12)는 부분 리프레쉬 스타트 신호(PRS)가 활성화(하이(H) 레벨)될 경우, 입력받은 유징 체크 비트 자장부(14)의 유징 체크 비트, 또는 리프레쉬 체크 비트 저장부(15)의 리프레쉬 체크 비트가 체크 되어 있으면, 리프레쉬 명령(Ref_cmd)을 디렘 셀 어레이(19)로 전송한다. 로우 디코더(18)에 의해 선택된 디렘 셀 어레이(19)의 블록은 리프레쉬 명령(Ref_cmd)에 의해 리프레쉬가 수행된다.
디렘(100)이 리프레쉬 동작을 수행할 경우, 명령어 디코더(10)는 메모리 컨트롤러(20)로부터 제어신호들(/RAS, /CAS, /WE, /CS)을 입력받고, 입력받은 제어신호들(/RAS, /CAS, /WE, /CS)을 디코딩하여 리프레쉬 명령(Ref_cmd)을 생성한다. 명령어 디코더(10)에서 생성된 리프레쉬 명령(Ref_cmd)은 리프레쉬 카운터(11), 부분 리프레쉬 제어부(12), 그리고 로우 프리 디코더(17)로 전송된다.
디렘(100)이 리프레쉬 동작을 수행할 경우, 리프레쉬 카운터(11)는 명령어 디코더(10)에서 생성된 리프레쉬 명령(Ref_cmd)에 응답해서 내부 어드레스(Internal Addr)를 생성한다. 생성된 내부 어드레스(Internal Addr)는 로우 프리 디코더(17)로 제공된다.
디렘(100)이 리프레쉬 동작을 수행할 경우, 로우 프리 디코더(17)는 리프레쉬 명령(Ref_cmd)에 응답해서, 리프레쉬 카운터(11)에서 생성된 내부 어드레스(Internal Addr)를 입력받는다. 로우 프리 디코더(17)는 입력받은 내부 어드레 스(Internal Addr)를 디코딩하여 로우 어드레스(Row_Addr)를 생성한다. 로우 프리 디코더(17)에서 생성된 로우 어드레스(Row_Addr)는 로우 디코더(18)로 제공된다. 로우 디코더(18)는 로우 프리 디코더(17)에서 생성된 로우 어드레스(Row_Addr)를 입력받고, 입력받은 로우 어드레스(Row_Addr)를 디렘 셀 어레이(19)의 각 뱅크 내의 블럭을 선택하도록 세분되게 디코딩한다. 디코딩된 블록 어드레스(Block_Addr)에 의해 디렘 셀(18)의 한 블록이 선택되고, 디코딩된 블록 어드레스(Block_Addr)는 유징 체크 제어부(13) 및 부분 리프레쉬 제어부(12)로 제공된다.
메모리 사용 전에 리프레쉬 체크 비트 저장부(15)의 리프레쉬 체크 비트들은 블록 선택 제어부(16)의 제어에 의해 사용될 디렘 셀 어레이(19)의 블록들이 표시(체크)되어 있다. 체크 된 리프레쉬 체크 비트들은 하이(H) 레벨이고, 디렘(100)의 부분 리프레쉬 동작시, 체크 된 리프레쉬 체크 비트들에 대응하는 디렘 셀 어레이(19)의 각 블록들은 리프레쉬가 수행된다.
디렘(100)의 노멀 동작시, 로우 프리 디코더(17)는 리프레쉬 명령(Ref_cmd)의 제어에 의해, 외부로부터 외부 어드레스(External Addr)를 입력받고, 입력받은 외부 어드레스(External Addr)를 디코딩하여 로우 어드레스(Row_Addr)를 생성한다. 생성된 로우 어드레스(Row_Addr)는 로우 디코더(18)로 제공된다.
로우 디코더(18)는 로우 프리 디코더(17)에서 생성된 로우 어드레스(Row_Addr)를 입력받고, 입력받은 로우 어드레스(Row_Addr)를 디렘 셀 어레이(19) 각 뱅크 내의 블럭을 선택하도록 세분되게 디코딩한다.
디렘(100)의 노멀 동작시, 유징 체크 제어부(13)는 로우 디코더(18)로부터 디코딩된 블록 어드레스(Block_Addr)를 입력받는다. 유징 체크 제어부(13)는 입력받은 체킹 스타트 신호(CHS)가 하이(H) 레벨일 경우, 입력받은 하이(H) 레벨의 체킹 스타트 신호(CHS)에 응답해서, 로우 디코더(18)로부터 디코딩된 블록 어드레스(Block_Addr)에 의해 선택된 디렘 셀 어레이(19)의 블록이 외부로부터 액세스를 받았는지 검출한다. 선택된 디렘 셀 어레이(19)의 블록이 외부로부터 액세스를 받았으면, 선택된 디렘 셀 어레이(19)의 블록 어드레스(Block_Addr)에 대응하는 유징 체크 비트 저장부(14)의 유징 체크 비트는 체크 된다. 체크 된 유징 체크 비트에 대응하는 디렘 셀 어레이(19)의 블록은 외부로부터 액세스를 받은 곳으로 데이터를 보존할 필요가 있는 블록이다. 따라서 체크 된 유징 체크 비트에 대응하는 디렘 셀 어레이(19)의 블록은 리프레쉬가 요구되는 블록이다.
유징 체크 제어부(13)는 입력받은 체킹 스타트 신호(CHS)가 로우(L) 레벨일 경우, 디렘 셀 어레이(19)가 외부로부터 액세스를 받았는지 여부에 상관없이, 유징 체크 비트 저장부(14)의 유징 체크 비트를 체크 하지 않는다. 또한 디렘(100)이 리프레쉬 동작을 수행할 경우, 디렘(100)은 외부로부터 액세스를 받지 않고, 리프레쉬를 수행하게 된다. 따라서, 유징 체크 제어부(13)는 리프레쉬가 수행되는 동안, 하이(H) 레벨의 체킹 스타트 신호(CHS)를 입력받더라도 유징 체크부(14)의 유징 체크 비트를 체크 하지 않는다.
디렘(100)이 리프레쉬 동작을 수행할 경우, 로우 프리 디코더(17)는 리프레쉬 명령(Ref_cmd)의 제어에 의해, 리프레쉬 카운터(11)에서 생성된 내부 어드레스(Internal Addr)를 입력받고, 입력받은 내부 어드레스(Internal Addr)를 디코딩 하여 로우 어드레스(Row_Addr)를 생성한다. 로우 프리 디코더(17)에서 생성된 로우 어드레스(Row_Addr)는 로우 디코더(18)로 제공된다. 로우 디코더(18)는 로우 프리 디코더(17)에서 디코딩된 로우 어드레스(Row_Addr)를 입력받고, 입력받은 로우 어드레스(Row_Addr)를 디렘 셀 어레이(19)의 각 뱅크 내의 블록을 선택하도록 세분되게 디코딩한다.
디렘(100)이 리프레쉬 동작을 수행할 경우, 부분 리프레쉬 제어부(12)는 하이 레벨(H)의 부분 리프레쉬 스타트 신호(PRS)를 입력받는다. 또한, 부분 리프레쉬 제어부(12)는 리프레쉬 명령(Ref_cmd), 로우 디코더(18)로부터 디코딩된 블록 어드레스(Block_Addr), 디코딩된 블록 어드레스(Block_Addr)에 각각 대응하는 유징 체크 비트 저장부(14)의 유징 체크 비트, 및 리프레쉬 체크 비트 저장부(15)의 리프레쉬 체크 비트 정보를 입력받는다.
디렘(100)이 리프레쉬 동작을 수행할 경우, 입력받은 유징 체크 비트 또는 리프레쉬 체크 비트가 체크 되어 있으면(즉, 하이(H) 레벨이면), 부분 리프레쉬 제어부(12)는, 하이(H) 레벨의 부분 리프레쉬 스타트 신호(PRS)에 응답해서, 리프레쉬 명령(Ref_cmd)을 디렘 셀 어레이(19)로 전송하게 된다. 따라서, 디렘 셀 어레이(19)의 선택된 블록 어드레스(Block_Addr)에 대응하는 유징 체크 비트 또는 리프레쉬 체크 비트 중 한 곳이라도 체크 되어 있을 경우, 로우 디코더(18)에 의해 선택된 디렘 셀 어레이(19)의 블록은 리프레쉬 명령(Ref_cmd)에 의해 리프레쉬가 수행된다. 결과적으로, 부분 리프레쉬 제어부(12)는 디렘 셀 어레이(19)의 각 블록들의 리프레쉬를 제어하게 된다.
유징 체크 제어부(13)는 로우(L) 레벨의 체킹 스타트 신호(CHS)를 입력받은 경우, 유징 체크 비트 저장부(14)의 유징 체크 비트들을 체크 하지 않는다. 유징 체크 비트들이 체크 되지 않은 경우, 디렘(100)의 부분 리프레쉬 동작시, 부분 리프레쉬 제어부(12)는 리프레쉬 체크 비트 저장부(15)에 미리 체크 되어 있는 리프레쉬 체크 비트에 대응하는 디렘 셀 어레이(18)의 블록만 리프레쉬를 수행한다.
결과적으로, 디렘(100)은 리프레쉬 동작을 수행할 경우, 디렘 셀 어레이(19)에서 리프레쉬가 필요한 블록만 리프레쉬를 수행하게 된다.
도 2는 체킹 스타트 신호와 부분 리프레쉬 스타트 신호에 의한 디렘의 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 유징 체크 제어부(13)는 디렘(100)의 노멀 동작시, 하이(H) 레벨의 체킹 스타트 신호(CHS)(온(on) 상태)를 입력받을 경우, 디렘 셀 어레이(19)의 각 블록의 액세스 여부에 따라 유징 체크 비트 저장부(14)의 각 유징 체크 비트를 체크 한다.
디렘(100)이 리프레쉬 동작을 수행할 경우, 부분 리프레쉬 제어부(12)는 하이(H) 레벨의 부분 리프레쉬 스타트 신호(PRS)(온(on) 상태)를 입력받고, 입력받은 하이(H) 레벨의 부분 리프레쉬 스타트 신호(PRS)에 응답해서, 유징 체크 비트 저장부(12)의 유징 체크 비트 또는 리프레쉬 체크 비트 저장부(15)의 리프레쉬 체크 비트가 체크 되어 있으면, 체크 된 비트에 대응하는 디렘 셀 어레이(19)의 블록에 대해 리프레쉬를 수행하게 된다.
디렘(100)이 리프레쉬 동작을 수행할 경우, 디렘(100)은 외부로부터 액세스 를 받지 않고, 리프레쉬를 수행하게 되므로, 유징 체크 제어부(13)는 하이(H) 레벨의 체킹 스타트 신호(CHS)를 입력받더라도 유징 체크 비트 저장부(14)의 유징 체크 비트를 체크 하지 않는다.
디렘(100)의 리프레쉬 동작이 종료될 경우, 부분 리프레쉬 제어부(12)는 로우(L) 레벨의 부분 리프레쉬 스타트 신호(PRS)(오프(off) 상태)를 입력받고, 입력받은 로우(L) 레벨의 부분 리프레쉬 스타트 신호(PRS)에 응답해서, 부분 리프레쉬 동작을 수행하지 않는다. 이때, 유징 체크 제어부(13)는 로우(L) 레벨의 체킹 스타트 신호(CHS)(오프(off) 상태)를 입력받고, 입력받은 로우(L) 레벨의 체킹 스타트 신호(CHS)에 응답해서 유징 체크 비트 저장부(14)의 유징 체크 비트를 체크 하지 않는다.
유징 체크 제어부(13)가 로우(L) 레벨의 체킹 스타트 신호(CHS)에 응답해서 유징 체크부(14)의 비트를 체크 하지 않게 된 후, 디렘(100)의 노멀 동작시 체킹 리셋 신호(Checking Reset)는 활성화될 수 있다. 즉, 체킹 리셋 신호(Checking Reset)는 유징 체크 제어부(13)가 로우(L) 레벨의 체킹 스타트 신호(CHS)를 입력받은 후에 활성화될 수 있다. 체킹 리셋 신호(Checking Reset)가 활성화(하이(H) 레벨)될 경우(온(on) 상태), 유징 체크 제어부(13)는 블록 어드레스(Block_Addr)에 의해 선택된 디렘 셀 어레이(19)의 블록에 대응하는 유징 체크 비트 저장부(13)의 유징 체크 비트를 리셋시킨다. 리셋 된 유징 체크 비트는 로우(L) 레벨이다.
도 3은 도 1에 도시된 유징 체크 제어부의 상세 회로도이다. 그리고, 도 4는 본 발명의 실시 예에 따른 유징 체크 비트의 체크상태를 보여주는 표이다.
유징 체크 제어부(13)는 실질적으로, 도 3에 도시된 회로(131)(이하, 유징 체크 회로라 칭함)를 유징 체크 비트 저장부(14)에 저장된 유징 체크 비트 수만큼 포함한다. 예를 들어, 디렘 셀 어레이(19)가 16블록으로 구성되어 있으면, 유징 체크 비트 저장부(14)는 16개의 저장장치들(미 도시됨)을 포함하고, 16개의 저장 장치들은 각각 대응되는 16개의 유징 체크 비트들을 저장한다. 따라서, 유징 체크 제어부(13)는 도 3에 도시된 유징 체크 회로(131)를 16개 포함한다. 또한, 유징 체크 제어부(13)는 유징 체크 회로들(131)에 각각 대응하는 블록 어드레스들(Block_Addr00~Block_AddrXY), 및 체킹 리셋 신호들(Checking Reset00~Checking ResetXY)(Checking Reset01~Checking ResetXY은 미 도시됨)을 입력받는다. 로우 디코더(18)에서 디코딩된 블록 어드레스(Block_Addr)는 구체적으로 블록 어드레스들(Block_Addr00~Block_AddrXY)로 구성된다. 또한, 유징 체크 회로들(131)은 리셋 신호(Reset)를 공통으로 입력받는다.
유징 체크 회로들(131)은 모두 동일한 구성이고, 동일한 동작을 한다. 따라서, 이하, 상세한 설명에서는 로우 디코더(18)에 의해 디코딩된 블록 어드레스들(Block_Addr00~Block_AddrXY)에 의해 디렘 셀 어레이(19)의 첫 번째 블록이 선택됐을 경우, 유징 체크 회로(131)의 동작에 대해 설명한다.
도 3을 참조하면, 본 발명의 바람직한 실시 예에 따른 유징 체크 회로(131)는 인버터(INV31), 제 1 체크 신호 발생기(NAND31)(이하, 낸드 게이트라 칭함), 제 2 체크 신호 발생기(AND31)(이하, 앤드 게이트라 칭함), 체크 신호 발생부(1311)를 포함한다. 체크 신호 발생부(1311)는 인버터들(INV32,INV33,INV34), PMOS 트랜지스 터(MP1), 그리고 NMOS 트랜지스터들(MN1,MN2)를 포함한다.
낸드 게이트(NAND31)의 첫 번째 입력단은 액세스 신호(Access)를 입력받고, 두 번째 입력단은 체킹 스타트 신호(CHS)를 입력받고, 세 번째 입력단은 로우 디코더(18)에서 디코딩된 블록 어드레스들(Block_Addr00~Block_AddrXY) 중 대응하는 블록 어드레스(Block_Addr00)를 입력받는다. 앤드 게이트(AND31)는 첫 번째 입력단으로 인버터(INV31)를 통해 반전된 체킹 스타트 신호(/CHS)를 입력받고, 두 번째 입력단으로 로우 디코더(18)에서 디코딩된 블록 어드레스들(Block_Addr00~Block_AddrXY) 중 대응하는 블록 어드레스(Block_Addr00)를 입력받고, 세 번째 입력단으로 체킹 리셋 신호(Checking Reset00)를 입력받는다.
낸드 게이트(NAND31)는 입력받은 세 신호들(Access,CHS,Block_Addr00)을 논리 조합하고, 논리 조합된 제 1 체크 신호(Pre_check)를 체크 신호 발생부(1311)로 제공한다. 체크 신호 발생부(1311)는 입력받은 제 1 체크 신호(Pre_check)를 PMOS 트랜지스터(MP1)의 게이트로 제공한다. 앤드 게이트(AND31)는 입력받은 세 신호들(/CHS,Block_Addr00,Checking Reset00)을 논리 조합하고, 논리 조합된 제 2 체크 신호(Pre_check_Reset)를 체크 신호 발생부(1311)로 제공한다. 체크 신호 발생부(1311)는 입력받은 제 2 체크 신호(Pre_check_Reset)를 NMOS 트랜지스터(MN1)의 게이트로 제공한다.
체크 신호 발생부(1311)의 PMOS 트랜지스터의 소스는 동작전압(Vdd)에 연결되고, 게이트는 제 1 체크 신호(Pre_check)를 입력받고, 드레인은 N1 노드를 통해 NMOS 트랜지스터(MN1)의 드레인, 인버터(INV32)의 입력단, 인버터(INV34)의 출력 단, 및 NMOS 트랜지스터(MN2)의 드레인에 연결된다. NMOS 트랜지스터(MN1)의 게이트는 제 2 체크 신호(Pre_check_Reset)을 입력받고, 소스는 접지전압(GND)에 연결된다. NMOS 트랜지스터(MN2)의 게이트는 리셋 신호(Reset)를 입력받고, 소스는 접지 전압(GND)에 연결된다.
N1노드의 전압은 PMOS 트랜지스터(MP1), 및 NMOS 트랜지스터(MN1)의 동작에 의해 레벨이 결정된다. 레벨이 결정된 N1노드의 전압은 인버터들(INV32,INV34)에 의해 래치(latch) 되고, 인버터들(INV32,INV33)을 통해 블록 어드레스(Block_Addr00)에 대응하는 유징 체크 비트 저장부(14)의 유징 체크 비트로 전송된다. 유징 체크 비트는 N1노드의 전압레벨이 하이(H) 레벨일 경우 체크 되고(온 상태), 로우(L) 레벨일 경우 오프 된다. 따라서, 체크 된 유징 체크 비트는 하이(H) 레벨이 된다.
도 3, 및 도 4를 참조하여 유징 체크 제어부(13)의 동작을 설명하면 다음과 같다.
디렘(100)의 노멀 동작시, 로우 프리 디코더(17)는 리프레쉬 명령(Ref_dmd)의 제어에 의해, 외부 어드레스(External Addr)를 입력받고, 입력받은 외부 어드레스(External Addr)를 디코딩하여 로우 어드레스(Row_Addr)를 생성한다. 생성된 로우 어드레스(Row_Addr)는 로우 디코더(18)로 제공된다.
로우 디코더(18)는 로우 프리 디코더(17)에서 생성된 로우 어드레스(Row_Addr)를 입력받고, 입력받은 로우 어드레스(Row_Addr)를 디렘 셀 어레이(19)의 각 뱅크 내의 블록을 선택하도록 세분되게 디코딩한다. 로우 디코더(18) 로부터 디코딩된 블록 어드레스들(Block_Addr00~Block_AddrXY)은 각각 대응하는 유징 체크 제어부(13)의 유징 체크 회로들(131)로 전송된다.
로우 디코터(18)에 의해 디코딩된 블록 어드레스들(Block_Addr00~Block_AddrXY)에 의해 디렘 셀 어레이(19)의 첫 번째 블록이 선택될 경우, 블록 어드레스(Block_Addr00)는 하이(H) 레벨이고, 나머지 블록 어드레스들(Block_Addr01~Block_AddrXY)는 로우(L) 레벨이다. 하이(H) 레벨의 블록 어드레스(Block_Addr00)는 유징 체크 회로(131)의 낸드 게이트(NAND31)의 세 번째 입력단, 및 앤드 게이트(AND31)의 두 번째 입력단으로 각각 제공된다. 로우(L) 레벨의 블록 어드레스들(Block_Addr01~Block_AddrXY)은 각각 대응하는 유징 체크 제어부(13)의 유징 체크 회로들(131)로 전송된다
디렘(100)의 노멀 동작시, 유징 체크 제어부(13)가 유징 체크 비트 저장부(14)의 유징 체크 비트를 체크 하기 위해 하이(H) 레벨의 체킹 스타트 신호(CHS)를 입력받은 경우, 입력받은 하이(H) 레벨의 체킹 스타트 신호(CHS)는 유징 체크 회로(131)의 낸드 게이트(NAND31)의 두 번째 입력단으로 제공된다. 또한 하이(H) 레벨의 체킹 스타트 신호(CHS)는 인버터(INV31)를 통해 로우(L) 레벨로 반전되고, 반전된 로우(L) 레벨의 체킹 스타트 신호(/CHS)는 앤드 게이트(AND31)의 첫 번째 입력단으로 제공된다. 이때, 유징 체크 제어부(14)는 체킹 리셋 신호(Checking Reset00)를 입력받고, 입력받은 체킹 리셋 신호(Checking Reset00)를 유징 체크 회로(131)의 앤드 게이트(AND31)의 세 번째 입력단으로 제공한다. 체킹 리셋 신호(Checking Reset00)는 체킹 스타트 신호(CHS)가 하이(H) 레벨이므로 로우(L) 레 벨이다.
디렘 셀 어레이(19)의 첫 번째 블록이 외부로부터 액세스를 받으면 액세스 신호(Access)는 하이(H) 레벨이 된다. 하이(H) 레벨의 액세스 신호(Accesss)는 유징 체크 회로(131)의 낸드 게이트(NAND31)의 첫 번째 입력단으로 전송된다.
낸드 게이트(NAND31)는 입력받은 세 신호들(Access,CHS,Block_Addr00)을 논리 조합하고, 논리 조합된 제 1 체크 신호(Pre_check)를 체크 신호 발생부(1311)로 제공한다. 낸드 게이트(NAND31)는 입력받은 세 신호들(Access,CHS,Block_Addr00)이 하이(H) 레벨이므로, 로우(L) 레벨의 제 1 체크 신호(Pre_check)를 생성한다. 생성된 로우(L) 레벨의 제 1 체크 신호(Pre_check)는 체크 신호 발생부(1311)로 제공된다. 체크 신호 발생부(1311)는 입력받은 제 1 체크 신호(Pre_check)를 PMOS 트랜지스터(MP1)의 게이트로 제공한다.
앤드 게이트(AND31)는 입력받은 세 신호들(/CHS,Block_Addr00,Checking Reset01)을 논리 조합하고, 논리 조합된 제 2 체크 신호(Pre_check_Reset)를 체크 신호 발생부(1311)로 제공한다 앤드 게이트(AND31)는 입력받은 세 신호들(/CHS,Block_Addr00,Checking Reset00)중 체킹 리셋 신호(Checking Reset00)가 로우(L) 레벨이므로, 나머지 두 신호들(/CHS,Block_Addr00)의 레벨에 상관없이 로우(L) 레벨의 제 2 체크 신호(Pre_check_Reset)를 생성한다. 생성된 로우(L) 레벨의 제 2 체크 신호(Pre_check_Reset)는 체크 신호 발생부(1311)로 제공된다. 체크 신호 발생부(1311)는 입력받은 제 2 체크 신호(Pre_check_Reset)를 NMOS 트랜지스터(MN1)의 게이트로 제공한다.
체크 신호 발생부(1311)의 PMOS 트랜지스터는 로우(L) 레벨의 제 1 체크 신호(Pre_check)에 의해 턴 온(turn on) 되고, NMOS 트랜지스터는 로우(L) 레벨의 제 2 체크 신호(Pre_check_Reset)에 의해 턴 오프(turn off) 된다. 따라서 동작 전압(Vdd)에 의해 N1 노드는 하이(H) 레벨 신호가 된다.
리셋 신호(Reset)가 로우(L) 레벨일 경우, NMOS 트랜지스터(MN2)는 턴 오프 된다. 따라서, N1 노드의 하이(H) 레벨 신호는 인버터들(INV32,INV34)에 의해 유지(hold)되고, 인버터들(INV32,INV33)에 의해 유징 체크 회로(131)에 대응하는 유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트로 출력된다.
유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트는 유징 체크 회로(131)에서 출력된 하이(H) 레벨의 체크 신호(UC00)에 응답해서 체크 된다. 즉, 유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트는 하이(H) 레벨이 된다.
디렘(100)의 노멀 동작시, 체킹 스타트 신호(CHS)는 하이(H) 레벨, 블록 어드레스(Block_Addr00)는 하이(H) 레벨, 그리고, 체킹 리셋 신호(Checking Reset00)는 로우(L) 레벨이고, 디렘 셀 어레이(19)의 첫 번째 블록이 외부로부터 액세스를 받지 않을 경우, 액세스 신호(Access)는 로우(H) 레벨이 된다.
로우(H) 레벨의 액세스 신호(Access)는 유징 체크 회로(131)의 낸드 게이트(NAND31)의 첫 번째 입력단으로 제공되고, 하이(H) 레벨의 체킹 스타트 신호(CHS)는 유징 체크 회로(131)의 낸드 게이트(NAND31)의 두 번째 입력단으로 제공된다. 또한 하이(H) 레벨의 체킹 스타트 신호(CHS)는 인버터(INV31)를 통해 로우(L) 레벨로 반전되고, 반전된 로우(L) 레벨의 체킹 스타트 신호(/CHS)는 앤드 게 이트(AND31)의 첫 번째 입력단으로 제공된다. 하이(H) 레벨의 블록 어드레스(Block_Addr00)는 낸드 게이트(NAND31)의 세 번째 입력단, 및 앤드 게이트(AND31)의 두 번째 입력단으로 제공된다. 로우(L) 레벨의 체킹 리셋 신호(Checking Reset00)는 유징 체크 회로(131)의 앤드 게이트(AND31)의 세 번째 입력단으로 제공된다.
낸드 게이트(NAND31)는 입력받은 세 신호들(Access,CHS,Block_Addr00)중 액세스 신호(Access)가 로우(L) 레벨이므로, 하이(H) 레벨의 제 1 체크 신호(Pre_check)를 생성한다. 생성된 하이(H) 레벨의 체 1 체크 신호(Pre_check)는 체크 신호 발생부(1311)의 PMOS 트랜지스터(MP1)의 게이트로 제공된다.
앤드 게이트(AND31)는 입력받은 세 신호들(/CHS,Block_Addr00,Checking Reset00)중 체킹 리셋 신호(Checking Reset00)가 로우(L) 레벨이므로, 나머지 두 신호들(/CHS,Block_Addr00)의 레벨에 상관없이 로우(L) 레벨의 제 2 체크 신호(Pre_check_Reset)를 생성한다. 생성된 로우(L) 레벨의 제 2 체크 신호(Pre_check_Reset)는 체크 신호 발생부(1311)의 NMOS 트랜지스터(MN1)의 게이트로 제공된다.
체크 신호 발생부(1311)의 PMOS 트랜지스터는 하이(H) 레벨의 제 1 체크 신호(Pre_check)에 의해 턴 오프 되고, NMOS 트랜지스터는 로우(L) 레벨의 제 2 체크 신호(Pre_check_Reset)에 의해 턴 오프된다. 따라서 N1 노드는 로우(H) 레벨 신호가 된다. N1 노드의 로우(L) 레벨 신호는 인버터들(INV32,INV34)에 의해 유지(hold)되고, 인버터들(INV32,INV33)에 의해 유징 체크 회로(131)에 대응하는 유 징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트로 출력된다. 유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트는 로우(L) 레벨의 유징 체크 신호(UC00)에 응답해서 체크 되지 않는다. 즉, 유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트는 로우(L) 레벨이 된다.
결과적으로, 디렘 셀 어레이(19)의 선택된 블록이 외부로부터 액세스 될 경우, 액세스 된 블록에 대응하는 유징 체크 비트 저장부(14)의 유징 체크 비트는 대응하는 유징 체크 제어부(13)의 유징 체크 회로(131)에 의해 체크 된다. 도 4에 도시된 표는 디렘 셀 어레이(19)의 블록(메모리 블록)과 유징 체크 비트 저장부(14)의 각 유징 체크 비트들의 체크 상태를 나타낸다. 유징 체크 비트 저장부(14)의 유징 체크 비트들은 대응하는 유징 체크 회로들(131) 각각에 의해 체크 여부가 결정되어 있다. 도 4에 도시된 표는 디렘 셀 어레이(19)의 블록들 중 0,2,3,7,12,14,15번째 블록들이 외부로부터 액세스를 받았고, 액세스 받은 디렘 셀 어레이(19)의 블록들에 대응하는 유징 체크 비트 저장부(14)의 각 유징 체크 비트들이 체크 된 상태(하이(H) 레벨)를 보여준다. 나머지 디렘 셀 어레이(19)의 블록들(1,4,5,6,8,9,10,11,13번째 블록들)은 외부로부터 액세스 되지 않았고, 액세스 받지 않는 디렘 셀 어레이(19)의 블록들에 대응하는 유징 체크 비트들은 각각 체크 되어 있지 않다(로우(L) 레벨).
디렘 셀 어레이(19)의 각 블록들의 액세스 여부에 따라 유징 체크 회로들(131)에 의해 유징 체크 비트들을 체크 한 후, 체킹 스타트 신호(CHS)가 로우(L) 레벨이 될 경우, 체킹 리셋 신호(Checking Reset00)는 활성화(하이(H) 레벨)될 수 있다. 디렘 셀 어레이(19)의 첫 번째 블록이 선택되고, 체킹 리셋 신호(Checking Reset00)가 활성화(하이(H) 레벨)될 경우 앤드 게이트(AND31)의 첫 번째 입력단은 인버터(INV31)에 의해 반전된 하이(H) 레벨의 체킹 스타트 신호(/CHS)를 입력받고, 두 번째 입력단은 하이(H) 레벨의 블록 어드레스(Block_Addr00)를 입력받고, 세 번째 입력단은 하이(H) 레벨의 체킹 리셋 신호(Checking Reset00)를 입력받는다.
앤드 게이트(AND31)는 입력받은 신호들(/CHS,Block_Addr00,Checking Reset00)이 모두 하이(H) 레벨이므로 입력받은 신호들(/CHS,Block_Addr00,Checking Reset00)에 응답해서 하이(H) 레벨의 제 2 체크 신호(Pre_check_Reset)를 생성한다. 생성된 하이(H) 레벨의 제 2 체크 신호(Pre_check_Reset)는 체크 신호 발생부(1311) NMOS 트랜지스터(MN1)의 게이트로 제공된다.
체크 신호 발생부(1311)의 NMOS 트랜지스터(MN1)는 하이(H) 레벨의 제 2 체크 신호(Pre_check_Reset)에 의해 턴 온 된다. 따라서, N1 노드의 전류는 모두 도통된 NMOS 트랜지스터(MN1)를 통해 접지전압(GND)으로 흐르고, N1 노드의 전압은 로우(L) 레벨이 된다. 유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트(UCB00)가 체크 되어 있을 경우, N1 노드의 전압이 로우(L) 레벨이므로, 유징 체크 회로(131)에 대응하는 유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트(UCB00)는 하이(H) 레벨에서 로우(L) 레벨로 변환된다. 즉, 유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트는 리셋 된다. 따라서, 체킹 스타트 신호(CHS)가 로우(L) 레벨이 된 후에, 체크 된 유징 체크 비트들은 대응하는 체킹 리셋 신호(Checking Reset00)에 의해 선택적으로 각각 리셋 될 수 있다.
유징 체크부(14)의 비트들을 모두 초기화시킬 경우, 유징 체크 회로(131)는 하이(H) 레벨의 리셋(Reset) 신호를 입력받는다. 입력받은 하이(H) 레벨의 리셋(Reset) 신호는 유징 체크 회로(131)의 체크 신호 발생부(1311)의 NMOS 트랜지스터(MN1)의 게이트로 제공된다.
체크 신호 발생부(1311)의 NMOS 트랜지스터(MN1)는 하이(H) 레벨의 리셋 신호(Reset)에 의해 턴 온 된다. 따라서, N1 노드의 전류는 모두 도통된 NMOS 트랜지스터(MN2)를 통해 접지전압(GND)으로 흐르고, N1 노드의 전압은 로우(L) 레벨이 된다. N1 노드의 전압이 로우(L) 레벨이므로, 유징 체크 회로(131)에 대응하는 유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트는 로우(L) 레벨이 된다. 즉, 유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트는 리셋 된다. 유징 체크 제어부(12)의 나머지 유징 체크 회로들(131)도 리셋 신호(Reset)를 공통으로 입력받는다. 따라서, 유징 체크 회로들(131)은 하이(H) 레벨의 리셋 신호(Reset)를 입력받을 경우, 각각 대응하는 유징 체크 비트들을 리셋시킨다. 결과적으로, 유징 체크 회로들(131)이 하이(H) 레벨의 리셋 신호(Reset)를 입력받을 경우, 유징 체크 비트 저장부(14)의 모든 유징 체크 비트들은 로우(L) 레벨이 된다.
도 5는 본 발명의 일 실시예에 따른 리프레쉬 체크 비트 및 유징 체크 비트의 체크 상태를 보여주는 표이다.
도 5에 도시된 표를 참조하면, 디렘 셀 어레이(19)는 4개의 뱅크를 포함하고, 각 뱅크는 4개의 메모리 블록으로 구성될 경우, 디렘 셀 어레이(19)는 16개의 메모리 블록(0~15 메모리 블록)을 포함한다. 리프레쉬 체크 비트 저장부(15)는 디 렘 셀 어레이(19)의 0,1,2,3번째 블록들에 대응하는 리프레쉬 체크 비트들이 체크 되어 있다. 체크 된 리프레쉬 체크 비트들은 메모리 사용 전 미리 리프레쉬 할 디렘 셀 어레이(19)의 블록들을 결정하기 위해 체크해 놓은 것이다.
디렘 셀 어레이(19)의 블록들 중 0,2,3,7,12,14,15번째 블록들이 외부로부터 액세스를 받았고, 액세스 받은 디렘 셀 어레이(19)의 블록들에 대응하는 유징 체크 비트 저장부(14)의 각 유징 체크 비트들은 대응하는 유징 체크 회로들(131) 각각에 의해 체크 된 상태를 보여준다. 체크 된 리프레쉬 체크 비트 및 유징 체트 비트들은 디렘(100)의 리프레쉬 동작시 리프레쉬가 수행될 디렘 셀 어레이(18)의 블록들을 나타낸다.
도 6은 도 1에 도시된 부분 리프레쉬 제어부의 구성을 보여주는 도면이다.
도 6을 참조하면, 본 발명의 바람직한 실시 예에 따른 부분 리프레쉬 제어부(12)는 블록 주소 비교부들(121), 리프레쉬 명령신호 전송부(122)를 포함한다.
리프레쉬 명령신호 전송부(122)는 오아 게이트(OR21), 앤드 게이트(AND21), 및 버퍼(buf21)를 포함한다.
부분 리프레쉬 제어부(12)는 디렘(100)이 리프레쉬 동작을 수행할 경우, 유징 체크 비트 저장부(14)의 유징 체크 비트들(UCB00~UCBXY)의 값들, 리프레쉬 체크 비트 저장부(15)의 리프레쉬 체크 비트들(RCB00~RCBXY)의 값들, 그리고 로우 디코더(18)로부터 디코딩된 블록 어드레스들(Block_Addr00~Block_AddrXY)을 각각 입력받는다. 또한, 부분 리프레쉬 제어부(12)는 활성화된 부분 리프레쉬 스타트 신호(PRS), 및 리프레쉬 명령(Ref_cmd) 입력받는다.
디렘(100)이 리프레쉬 동작을 수행하는 동안, 부분 리프레쉬 제어부(12)는 입력받은 유징 체크 비트들(UCB00~UCBXY)의 값, 리프레쉬 체크 비트들(RCB00~RCBXY)의 값, 블록 어드레스들(Block_Addr00~Block_AddrXY)을 각각 대응하는 블록 주소 비교부들(131)로 제공한다. 또한 부분 리프레쉬 제어부(12)는 입력받은, 활성화된 부분 리프레쉬 스타트 신호(PRS)를 앤드 게이트(AND21)의 두 번째 입력단으로 제공하고, 리프레쉬 명령(Ref_cmd)을 리프레쉬 전송 제어 신호(E)에 의해 온/오프 제어되는 버퍼(buf21)로 제공한다.
디렘(100)의 리프레쉬 동작시 로우 프리 디코더(17)는 리프레쉬 명령 신호(Ref_cmd)의 제어에 의해, 리프레쉬 카운터(11)에서 생성된 내부 어드레스(Internal_Addr)를 입력받고, 입력받은 내부 어드레스(Internal_Addr)를 디코딩하여 로우 어드레스(Row_Addr)를 생성한다. 생성된 로우 어드레스(Row_Addr)는 로우 디코더(18)로 제공된다. 로우 디코더(18)는 로우 프리 디코더(17)에서 생성된 로우 어드레스(Row_Addr)를 입력받고, 입력받은 로우 어드레스(Row_Addr)를 디렘 셀 어레이(19)의 각 뱅크 내의 블록을 선택하도록 세분되게 디코딩한다.
블록 주소 비교부들(121)은 블록 어드레스들(Block_Addr00~Block_AddrXY), 유징 체크 비트들(UCB00~UCBXY), 그리고 리프레쉬 체크 비트들(RCB00~RCBXY)을 비교하는 동작을 수행한다. 블록 주소 비교부들(121)은 동일하게 구성되고, 동일한 동작을 수행한다. 따라서, 이하, 로우 디코더(18)에 의해 디코딩된 블록 어드레스들(Block_Addr00~Block_AddrXY)에 의해 디렘 셀 어레이(19)의 첫 번째 블록이 선택됐을 경우, 블록 주소 비교부(121)의 동작에 대해 설명한다.
로우 디코더(18)로부터 디코딩된 블록 어드레스들(Block_Addr00~Block_AddrXY)에 의해 디렘 셀 어레이(19)의 첫 번째 블록이 선택될 경우, 블록 어드레스(Block_Addr00)는 하이(H) 레벨이고, 나머지 블록 어드레스들(Block_Addr01~Block_AddrXY)는 로우(L) 레벨이다. 따라서, 블록 주소 비교부(121)는 하이(H) 레벨의 블록 어드레스(Block_Addr00)를 입력받는다. 나머지 블록 주소 비교부들(121)은 대응하는 로우(L) 레벨의 블록 어드레스들(Block_Addr01~Block_AddrXY)을 각각 입력받는다.
블록 주소 비교부(121)는 입력받은 블록 어드레스(Block_Addr00)가 하이(H) 레벨일 경우, 입력받은 유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트(UCB00)의 값 또는 리프레쉬 체크 비트 저장부(15)의 첫 번째 리프레쉬 체크 비트(RCB00)의 값 중 하나라도 하이(H) 레벨이면, 즉, 한 곳이라도 체크 되어 있으면 하이(H) 레벨의 비교 출력 신호(out00)를 생성한다. 그러나, 블록 주소 비교부(121)는 입력받은 유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트(UCB00)의 값 및 리프레쉬 체크 비트 저장부(15)의 첫 번째 리프레쉬 체크 비트(RCB00)의 값이 모두 로우(H) 레벨이면, 즉 모두 체크 되어 있지 않으면 로우(L) 레벨의 비교 출력 신호(out00)를 생성한다.
블록 주소 비교부(121)는 입력받은 블록 어드레스(Block_Addr00)가 로우(L) 레벨이면, 입력받은 첫 번째 유징 체크 비트(UCB00)의 값 또는 첫 번째 리프레쉬 체크 비트(RCB00)의 값에 상관없이, 로우(L) 레벨의 비교 출력 신호(out00)를 생성한다. 디렘 셀 어레이(19)의 첫 번째 블록이 선택됐을 경우, 선택되지 않은 블록 어드레스들(Block_Addr01~Block_AddrXY)은 로우(L) 레벨이다. 따라서 블록 어드레스들(Block_Addr01~Block_AddrXY)에 대응하는 블록 주소 비교부들(121)은 로우(L) 레벨의 비교 출력 신호(out01~outXY)를 생성한다.
로우 디코더(18)에 의해 디코딩된 블록 어드레스들(Block_Addr00~Block_AddrXY)에 의해 디렘 셀 어레이(19)의 첫 번째 블록이 선택됐을 경우, 블록 주소 비교부(121)는 하이(H) 레벨의 블록 어드레스(Block_Addr00), 유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트(UCB00)의 값 및 리프레쉬 체크 비트 저장부(15)의 첫 번째 리프레쉬 체크 비트(RCB00)의 값을 입력받는다. 블록 주소 비교부(121)는 입력받은 첫 번째 유징 체크 비트(UCB00)의 값 또는 첫 번째 리프레쉬 체크 비트(RCB00)의 값이 하이(H) 레벨이면,하이(H) 레벨의 비교 출력 신호(out00)를 생성한다. 블록 주소 비교부(121)는 생성된 하이(H) 레벨의 비교 출력 신호(out00)를 리프레쉬 명령 신호 전송부(1221)로 제공한다. 리프레쉬 명령 신호 전송부(1221)는 입력받은 하이(H) 레벨의 비교 출력 신호(out00)를 오아 게이트(OR21)로 제공한다.
리프레쉬 명령 신호 전송부(1221)의 오아 게이트(OR21)는 블록 주소 비교부(121)에서 생성된 하이(H) 레벨의 비교 출력 신호(out00), 및 블록 주소 비교부들(121)에서 생성된 로우(L) 레벨의 비교 출력 신호들(out01~outXY)을 입력받고, 입력받은 비교 출력 신호들(out00~outXY)을 논리 조합해서, 하이(H) 레벨의 신호(Pre_E)를 생성한다. 오아 게이트(OR21)에서 생성된 하이(H) 레벨의 신호(Pre_E)는 앤드 게이트(AND21)의 첫 번째 입력단으로 제공된다. 디렘(100)은 리프레쉬 동 작을 수행하고 있으므로, 부분 리프레쉬 스타트 신호(PRS)는 활성화(하이(H) 레벨) 되어 있다.
앤드 게이트(AND21)는 하이(H) 레벨의 신호(Pre_E) 및 하이(H) 레벨의 부분 리프레쉬 스타트 신호(PRS)를 입력받고, 입력받은 신호들(Pre_E,PRS)을 논리 조합해서, 하이(H) 레벨의 리프레쉬 전송 제어신호(E)를 생성한다. 생성된 하이(H) 레벨의 리프레쉬 전송 제어신호(E)는 버퍼(buf21)로 제공된다. 버퍼(buf21)는 입력받은 하이(H) 레벨의 리프레쉬 전송 제어신호(E)에 응답해서 온 상태가 된다. 버퍼(buf21)는 온 상태이므로 부분 리프레쉬 제어부(12)는 입력받은 리프레쉬 명령(Ref_cmd)을 버퍼(buf21)를 통해 디렘 셀 어레이(19)로 전송한다. 따라서, 디렘 셀 어레이(19)의 첫 번째 블록은 입력받은 리프레쉬 명령(Ref_cmd)에 응답하여 리프레쉬가 수행된다.
로우 디코더(18)에 의해 디코딩된 블록 어드레스들(Block_Addr00~Block_AddrXY)에 의해 디렘 셀 어레이(19)의 첫 번째 블록이 선택됐을 경우, 블록 주소 비교부(121)는 하이(H) 레벨의 블록 어드레스(Block_Addr00), 유징 체크 비트 저장부(14)의 첫 번째 유징 체크 비트(UCB00)의 값 및 리프레쉬 체크 비트 저장부(15)의 첫 번째 리프레쉬 체크 비트(RCB00)의 값을 입력받는다. 블록 주소 비교부(121)는 입력받은 첫 번째 유징 체크 비트(UCB00)의 값 및 첫 번째 리프레쉬 체크 비트(RCB00)의 값이 모두 체크 되어 있지 않으면 로우(L) 레벨의 비교 출력 신호(out00)를 생성한다. 블록 주소 비교부(121)는 생성된 로우(L) 레벨의 비교 출력 신호(out00)를 리프레쉬 명령 신호 전송부(1221)로 제공한다. 리프레쉬 명령 신호 전송부(1221)는 입력받은 로우(L) 레벨의 비교 출력 신호(out00)를 오아 게이트(OR21)로 제공한다.
리프레쉬 명령 신호 전송부(1221)의 오아 게이트(OR21)는 블록 주소 비교부(121)에서 생성된 로우(L) 레벨의 비교 출력 신호(out00) 및 블록 주소 비교부들(121)에서 생성된 로우(L) 레벨의 비교 출력 신호들(out01~outXY)을 입력받고, 입력받은 비교 출력 신호들(out00~outXY)을 논리 조합해서, 로우(L) 레벨의 신호(Pre_E)를 생성한다. 오아 게이트(OR21)에서 생성된 로우(L) 레벨의 신호(Pre_E)는 앤드 게이트(AND21)의 첫 번째 입력단으로 제공된다. 디렘(100)은 리프레쉬 동작을 수행하고 있으므로, 부분 리프레쉬 스타트 신호(PRS)는 활성화(하이(H) 레벨) 되어 있다.
앤드 게이트(AND21)는 로우(L) 레벨의 신호(Pre_E) 및 하이(H) 레벨의 부분 리프레쉬 스타트 신호(PRS)를 입력받고, 입력받은 신호들(Pre_E,PRS)을 논리 조합해서 로우(L) 레벨의 리프레쉬 전송 제어신호(E)를 생성한다. 생성된 로우(L) 레벨의 리프레쉬 전송 제어신호(E)는 버퍼(buf21)로 제공된다.
버퍼(buf21)는 입력받은 로우(L) 레벨의 리프레쉬 전송 제어신호(E)에 응답해서 오프 상태가 된다. 버퍼(buf21)는 오프 상태이므로 부분 리프레쉬 제어부(12)는 입력받은 리프레쉬 명령(Ref_cmd)을 디렘 셀 어레이(19)로 전송하지 않는다. 따라서, 디렘 셀 어레이(19)의 첫 번째 블록은 리프레쉬가 수행되지 않는다.
로우 디코더(18)에 의해 디렘 셀 어레이(19)의 첫 번째 블록 외에 다른 블록들이 선택됐을 경우, 블록 주소 비교부들(121)의 동작은 상기 기술된 디렘 셀 어레 이(19)의 첫 번째 블록이 선택됐을 경우, 블록 주소 비교부(121)의 동작과 동일하다. 따라서, 로우 디코더(18)에 의해 디코딩된 블록 어드레스들(Block_Addr00~Block_AddrXY)에 의해 디렘 셀 어레이(19)의 임의의 한 블록이 선택됐을 경우, 부분 리프레쉬 제어부(12)는 선택된 디렘 셀 어레이(19)의 블록에 대응하는 유징 체크 비트 저장부(14)의 유징 체크 비트 또는 리프레쉬 체크 비트 저장부(15)의 리프레쉬 체크 비트가 체크 되어 있으면 선택된 디렘 셀 어레이(19) 블록에 대한 리프레쉬를 수행한다.
디렘(100)의 리프레쉬 동작시, 디렘 셀 어레이(19)의 각 블록은 순차적으로 선택되고, 각각 대응하는 유징 체크 비트 저장부(14)의 유징 체크 비트, 또는 리프레쉬 체크 비트 저장부(15)의 리프레쉬 체크 비트의 체크 여부에 따라 리프레쉬 수행 여부가 결정하게 된다. 예를 들어, 유징 체크 비트 저장부(14)의 유징 체크 비트 또는 리프레쉬 체크 비트 저장부(15)의 리프레쉬 체크 비트의 체크 여부가 도 5에 도시된 표와 같을 경우 디렘(100)의 리프레쉬 동작시, 부분 리프레쉬 제어부(12)는 디렘 셀 어레이(19)의 0,1,2,3,7,12,14,15번째 블록들에 대해서 리프레쉬를 수행하고, 나머지 디렘 셀 어레이의 블록들(4,5,6,8,9,10,11,13번째 블록들)에 대해서는 리프레쉬를 수행하지 않는다.
결과적으로, 부분 리프레쉬 제어부(12)는, 디렘(100)이 리프레쉬 동작을 수행할 경우, 체크된 리프레쉬 체크 비트 또는 유징 체크 비트에 대응하는 디렘 셀 어레이(19)의 블록에 대해 리프레쉬를 수행한다. 따라서, 디렘(100)은 리프레쉬가 필요한 디렘 셀 어레이(19)의 블록만 리프레쉬를 수행하게 되므로, 전력소모를 줄 일 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 디렘은 리프레쉬 동작을 수행할 경우, 리프레쉬가 필요한 메모리 블록만 리프레쉬를 수행하게 되므로, 전력소모를 줄일 수 있다.

Claims (42)

  1. 복수 개의 메모리 블록들로 구성된 디렘 셀 어레이;
    상기 메모리 블록들에 대한 리프레쉬 동작을 제어하는 메모리 컨트롤러;
    상기 각각의 메모리 블록들에 대응되는 복수 개의 리프레쉬 체크 비트들을 저장하는 리프레쉬 체크 비트 저장부;
    상기 메모리 컨트롤러의 제어에 의해 리프레쉬 될 상기 메모리 블록들에 대응되는 상기 리프레쉬 체크 비트들을 각각 체크 상태로 설정하는 블록 선택 제어부;
    상기 각각의 메모리 블록들에 대응되는 복수 개의 유징 체크 비트들을 저장하는 유징 체크 비트 저장부;
    상기 메모리 컨트롤러의 제어에 의해 액세스가 요청된 상기 메모리 블록들에 대응되는 상기 유징 체크 비트들을 각각 체크 상태로 설정하는 유징 체크 제어부; 그리고
    상기 메모리 컨트롤러의 제어에 의해 상기 체크된 유징 체크 비트 또는 상기 체크된 리프레쉬 체크 비트에 대응되는 상기 메모리 블록들이 리프레쉬 되도록 제어하는 부분 리프레쉬 제어부를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 부분 리프레쉬 제어부는 선택된 상기 메모리 블록의 블록 어드레스와 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트를 비교하고, 상기 비교 결과 상기 블록 어드레스에 대응되는 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있는 경우, 상기 선택된 메모리 블록이 리프레쉬 되도록 제어하는 것을 특징으로 하는 메모리 장치
  3. 제 1 항에 있어서,
    상기 부분 리프레쉬 제어부는 선택된 상기 메모리 블록의 블록 어드레스와 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트를 비교하고, 상기 비교 결과 상기 블록 어드레스에 대응되는 상기 유징 체크 비트 및 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있지 않은 경우, 상기 선택된 메모리 블록이 리프레쉬 되지 않도록 제어하는 것을 특징으로 하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 유징 체크 제어부는, 상기 메모리 컨트롤러의 제어에 의해 상기 액세스가 요청된 상기 메모리 블록에 대응되는 상기 유징 체크 비트를 체크 상태로 설정하는 것을 특징으로 하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 유징 체크 제어부는 상기 메모리 컨트롤러의 제어에 의해 상기 선택된 메모리 블록에 대응하는 상기 유징 체크 비트를 선택적으로 초기화하는 것을 특징 으로 하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 유징 체크 제어부는 상기 유징 체크 비트의 설정동작이 종료된 후에 상기 유징 체크 비트를 선택적으로 초기화하는 것을 특징으로 하는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 유징 체크 제어부는 상기 메모리 컨트롤러의 제어에 의해 상기 모든 유징 체크 비트들을 초기화하는 것을 특징으로 하는 메모리 장치.
  8. 제 2 항에 있어서,
    상기 유징 체크 제어부는 상기 유징 체크 비트들에 각각 대응하는 유징 체크 회로들을 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 유징 체크 회로들은 상기 메모리 컨트롤러의 제어에 의해 각각 대응하는 상기 유징 체크 비트들을 초기화하는 것을 특징으로 하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 유징 체크 회로는:
    액세스 신호, 상기 유징 체크 비트에 대응하는 블록 어드레스, 그리고 상기 메모리 컨트롤러에서 생성된 제어신호인 체킹 스타트 신호에 응답해서 의해 제 1 체크 신호를 발생하는 제 1 체크 신호 발생기;
    상기 유징 체크 비트에 대응하는 블록 어드레스 및 상기 메모리 컨트롤러에서 생성된 제어신호인 상기 체킹 스타트 신호와 체킹 리셋 신호에 응답해서 제 2 체크 신호를 발생하는 제 2 체크 신호 발생기; 그리고
    상기 제 1 체크 신호와 상기 제 2 체크 신호에 응답해서 상기 대응하는 유징 체크 비트를 체크 상태로 설정하는 체크 신호 발생부를 포함하고,
    상기 액세스 신호는 상기 선택된 메모리 블록이 액세스 요청을 받을 경우 활성화되는 것을 특징으로 하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 체크 신호 발생기는 상기 유징 체크 비트에 대응되는 블록 어드레스가 선택된 메모리 블록의 어드레스이고, 상기 액세스 신호와 상기 체킹 스타트 신호가 활성화될 경우 활성화된 상기 제 1 체크 신호를 발생하는 것을 특징으로 하는 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제 2 체크 신호 발생기는 상기 체킹 스타트 신호가 활성화될 경우 비활성화된 상기 제 2 체크 신호를 발생하는 것을 특징으로 하는 메모리 장치.
  13. 제 10 항에 있어서,
    상기 체크 신호 발생부는 상기 활성화된 제 1 체크신호 및 상기 비활성화된 제 2 체크 신호에 응답해서 대응하는 상기 유징 체크 비트를 체크 상태로 설정하는 것을 특징으로 하는 메모리 장치.
  14. 제 10 항에 있어서,
    상기 체킹 리셋 신호는 상기 체킹 스타트 신호가 비활성화된 후 선택적으로 활성화되는 것을 특징으로 하는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 2 체크 신호 발생기는 상기 선택적으로 비활성화된 체킹 리셋 신호에 응답해서 활성화된 상기 제 2 체크 신호를 발생하는 것을 특징으로 하는 메모리 장치.
  16. 제 15 항에 있어서,
    상기 체크 신호 발생부는 상기 활성화된 제 2 체크 신호에 응답해서 상기 선택된 메모리 블록에 대응하는 상기 유징 체크 비트를 초기화하는 것을 특징으로 하는 메모리 장치.
  17. 제 10 항에 있어서,
    상기 체크 신호 발생부는 상기 메모리 컨트롤러에서 생성된 제어신호인 리셋 신호에 응답해서 대응되는 상기 유징 체크 비트를 초기화하는 것을 특징으로 하는 메모리 장치.
  18. 제 2 항에 있어서,
    상기 부분 리프레쉬 제어부는:
    상기 유징 체크 비트에 대응되는 블록 어드레스, 상기 유징 체크 비트, 및 상기 리프레쉬 체크 비트를 비교하는 복수의 블록 주소 비교부들; 그리고
    상기 블록 주소 비교부의 비교결과와 상기 메모리 컨트롤러에서 생성된 제어신호인 부분 리프레쉬 스타트 신호에 응답해서 상기 메모리 컨트롤러로부터 입력받은 리프레쉬 명령신호의 전송을 결정하는 리프레쉬 명령신호 전송부를 포함하는 것을 특징으로 하는 메모리 장치.
  19. 제 18 항에 있어서,
    상기 블록 주소 비교부는 상기 유징 체크 비트에 대응되는 블록 어드레스가 선택된 메모리 블록의 어드레스이고, 대응되는 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있는 경우, 활성화된 비교 출력신호를 생성하는 것을 특징으로 하는 메모리 장치.
  20. 제 19 항에 있어서,
    상기 리프레쉬 명령신호 전송부는 활성화된 상기 부분 리프레쉬 스타트 신호와 상기 활성화된 비교 출력신호에 응답해서 상기 입력받은 리프레쉬 명령 신호를 상기 선택된 메모리 블록으로 전송하는 것을 특징으로 하는 메모리 장치.
  21. 제 18 항에 있어서,
    상기 블록 주소 비교부는 상기 유징 체크 비트에 대응되는 블록 어드레스가 선택된 메모리 블록의 어드레스이고, 대응되는 상기 유징 체크 비트 및 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있지 않은 경우, 비 활성화된 비교 출력신호를 생성하는 것을 특징으로 하는 메모리 장치.
  22. 제 21 항에 있어서,
    상기 리프레쉬 명령신호 전송부는 활성화된 상기 부분 리프레쉬 스타트 신호와 상기 비 활성화된 비교 출력신호에 응답해서 상기 입력받은 리프레쉬 명령 신호를 상기 선택된 메모리 블록으로 전송하지 않는 것을 특징으로 하는 메모리 장치.
  23. 복수 개의 메모리 블록들로 구성된 디렘 셀 어레이; 상기 메모리 블록들에 대한 리프레쉬 동작을 제어하는 메모리 컨트롤러; 상기 각각의 메모리 블록들에 대응되는 복수 개의 리프레쉬 체크 비트들; 및 상기 각각의 메모리 블록들에 대응되는 복수 개의 유징 체크 비트들을 포함하는 메모리 장치의 리프레쉬 방법에 있어서:
    상기 메모리 컨트롤러의 제어에 의해 리프레쉬 될 상기 메모리 블록들에 대응되는 상기 리프레쉬 체크 비트를 체크 상태로 설정하는 단계;
    상기 메모리 컨트롤러의 제어에 의해 외부로부터 액세스 되는 상기 메모리 블록에 대응되는 상기 유징 체크 비트를 체크 상태로 설정하는 단계; 그리고
    상기 메모리 컨트롤러의 제어에 의해 상기 체크 된 유징 체크 비트 또는 상기 체크 된 리프레쉬 체크 비트에 대응되는 상기 메모리 블록들이 리프레쉬 되도록 제어하는 단계를 포함하는 메모리 장치의 리프레쉬 방법.
  24. 제 23 항에 있어서,
    상기 메모리 블록들이 리프레쉬 되도록 제어하는 단계는 선택된 메모리 블록의 블록 어드레스와 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트를 비교하는 단계를 포함하고, 상기 비교 단계는 상기 블록 어드레스에 대응되는 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있는 경우, 상기 선택된 메모리 블록이 리프레쉬 되도록 제어하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  25. 제 24 항에 있어서,
    상기 비교 단계는 상기 블록 어드레스에 대응되는 상기 유징 체크 비트 및 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있지 않은 경우, 상기 선택된 메모리 블록이 리프레쉬 되지 않도록 제어하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  26. 제 23 항에 있어서,
    상기 유징 체크 비트를 체크 상태로 설정하는 단계는, 상기 메모리 컨트롤러의 제어에 의해 상기 액세스가 요청된 메모리 블록에 대응되는 상기 유징 체크 비 트를 체크 상태로 설정하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  27. 제 23 항에 있어서,
    상기 메모리 컨트롤러의 제어에 의해 상기 선택된 메모리 블록에 대응하는 상기 유징 체크 비트를 선택적으로 초기화하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  28. 제 27 항에 있어서,
    상기 유징 체크 비트를 선택적으로 초기화하는 단계는 상기 유징 체크 비트를 체크 상태로 설정하는 단계가 종료된 후에 상기 유징 체크 비트를 선택적으로 초기화하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  29. 제 23 항에 있어서,
    상기 메모리 컨트롤러의 제어에 의해 상기 모든 유징 체크 비트들을 초기화하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  30. 제 24 항에 있어서,
    상기 유징 체크 비트를 체크 상태로 설정하는 단계는:
    액세스 신호, 상기 유징 체크 비트에 대응하는 블록 어드레스, 그리고 상기 메모리 컨트롤러에서 생성된 제어신호인 체킹 스타트 신호에 응답해서 의해 제 1 체크 신호를 발생하는 단계;
    상기 유징 체크 비트에 대응하는 블록 어드레스 및 상기 메모리 컨트롤러에서 생성된 제어신호인 상기 체킹 스타트 신호와 체킹 리셋 신호에 응답해서 제 2 체크 신호를 발생하는 단계; 그리고
    상기 제 1 체크 신호와 상기 제 2 체크 신호에 응답해서 대응하는 유징 체크 비트를 체크 상태로 설정하는 단계를 포함하고,
    상기 액세스 신호는 상기 선택된 메모리 블록이 액세스 요청을 받을 경우 활성화되는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  31. 제 30 항에 있어서,
    상기 제 1 체크 신호를 발생하는 단계는 상기 유징 체크 비트에 대응되는 블록 어드레스가 선택된 메모리 블록의 어드레스이고, 상기 액세스 신호와 상기 체킹 스타트 신호가 활성화될 경우 활성화된 상기 제 1 체크 신호를 발생하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  32. 제 30 항에 있어서,
    상기 제 2 체크 신호를 발생하는 단계는 상기 체킹 스타트 신호가 활성화될 경우 비활성화된 상기 제 2 체크 신호를 발생하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  33. 제 30 항에 있어서,
    상기 유징 체크 비트를 체크 하는 단계는 상기 활성화된 제 1 체크신호 및 상기 비활성화된 제 2 체크 신호에 응답해서 대응하는 상기 유징 체크 비트를 체크 상태로 설정하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  34. 제 30 항에 있어서,
    상기 체킹 리셋 신호는 상기 체킹 스타트 신호가 비활성화된 후 선택적으로 활성화되는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  35. 제 34 항에 있어서,
    상기 활성화된 체킹 리셋 신호에 응답해서 활성화된 상기 제 2 체크 신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  36. 제 35 항에 있어서,
    상기 활성화된 제 2 체크 신호에 응답해서 상기 선택된 메모리 블록에 대응하는 상기 유징 체크 비트를 초기화하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  37. 제 30 항에 있어서,
    상기 메모리 컨트롤러에서 생성된 제어신호인 리셋 신호에 응답해서 대응되 는 상기 유징 체크 비트를 초기화하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  38. 제 24 항에 있어서,
    상기 메모리 블록들이 리프레쉬 되도록 제어하는 단계는:
    상기 유징 체크 비트에 대응되는 블록 어드레스, 상기 유징 체크 비트, 및 상기 리프레쉬 체크 비트를 비교하는 단계; 그리고
    상기 비교결과와 상기 메모리 컨트롤러에서 생성된 제어신호인 부분 리프레쉬 스타트 신호에 응답해서 상기 메모리 컨트롤러로부터 입력받은 리프레쉬 명령신호의 전송을 결정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  39. 제 38 항에 있어서,
    상기 비교 단계는 상기 유징 체크 비트에 대응되는 블록 어드레스가 상기 선택된 메모리 블록의 어드레스이고, 대응되는 상기 유징 체크 비트 또는 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있는 경우, 활성화된 비교 출력신호를 생성하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  40. 제 39 항에 있어서,
    상기 리프레쉬 명령신호의 전송을 결정하는 단계는 활성화된 상기 부분 리프 레쉬 스타트 신호와 상기 활성화된 비교 출력신호에 응답해서 상기 입력받은 리프레쉬 명령 신호를 상기 선택된 메모리 블록으로 전송하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  41. 제 38 항에 있어서,
    상기 비교 단계는 상기 유징 체크 비트에 대응되는 블록 어드레스가 상기 선택된 메모리 블록의 어드레스이고, 대응되는 상기 유징 체크 비트 및 상기 리프레쉬 체크 비트가 체크 상태로 설정되어 있지 않은 경우, 비 활성화된 비교 출력신호를 생성하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  42. 제 41 항에 있어서,
    상기 리프레쉬 명령신호의 전송을 결정하는 단계는 활성화된 상기 부분 리프레쉬 스타트 신호와 상기 비 활성화된 비교 출력신호에 응답해서 상기 입력받은 리프레쉬 명령 신호를 상기 선택된 메모리 블록으로 전송하지 않는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
KR1020060101454A 2006-10-18 2006-10-18 부분 리프레쉬 동작을 수행하는 메모리 장치 및 방법 KR100806341B1 (ko)

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