KR100652380B1 - 버퍼를 이용하여 리프레쉬하는 메모리 장치 및 그 방법 - Google Patents

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Abstract

버퍼를 이용하여 메모리를 리프레쉬하는 메모리 장치 및 그 방법이 개시된다. 본 발명의 실시예에 따른 메모리 장치는 복수의 뱅크들, 리프레시 제어부, 버퍼부, 및 저장부를 구비한다. 리프레시 제어부는 리프레시의 시작을 위한 리프레시 시작 신호와 소정의 주기를 갖는 리프레시 요청 신호를 발생한다. 버퍼부는 상기 복수의 뱅크들 중 외부 엑세스 요청 신호와 상기 리프레시 요청 신호를 동시에 수신하는 뱅크가 존재하는 경우, 상기 동시에 수신하는 뱅크에 대한 외부 엑세스를 수행하며 상기 동시에 수신하는 뱅크에 대한 리프레시를 지시하는 리프레시 지시 신호를 발생한다. 저장부는 상기 버퍼부에 저장된 데이터와 동일한 데이터가 저장된 뱅크의 어드레스를 나타내는 버퍼-뱅크 어드레스와 상기 버퍼부에 저장된 데이터의 유효여부를 나타내는 버퍼 데이터 유효 정보를 저장한다. 본 발명의 실시예에 따른 메모리 장치는 동일 뱅크에 대해 외부 엑세스와 리프레시가 동시에 요청되는 경우에도 버퍼를 이용하여 외부 엑세스를 수행하는 동시에 뱅크에서 리프레시를 수행함으로써 리프레시를 효율적으로 수행할 수 있는 장점이 있다.
리프레시, 버퍼

Description

버퍼를 이용하여 리프레쉬하는 메모리 장치 및 그 방법{Memory device for refreshing using buffer and method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래기술에 따른 메모리 장치를 나타내는 블럭도이다.
도 2는 본 발명에 따른 메모리 장치를 나타내는 블럭도다.
도 3은 도 2의 뱅크 제어부에 대한 블럭도이다.
도 4는 도 2의 버퍼 엑세스부에 대한 블럭도이다.
도 5는 본 발명에 따른 리프레시 방법을 설명하기 위한 흐름도이다.
도 6 본 발명의 실시예에 따라 리프레시가 수행되는 경우의 타이밍 다이어그램이다.
본 발명은 버퍼를 이용하여 리프레쉬하는 메모리 장치 및 리프레시 방법에 관한 것으로, 특히 동일 메모리 뱅크에 대해 외부 엑세스와 리프레시가 동시에 요청되는 경우 버퍼를 이용하여 외부 엑세스를 수행하는 동시에 메모리 뱅크에 대해 리프레시를 수행함으로써 리프레시를 효율적으로 수행할 수 있는 메모리 장치 및 리프레시 방법에 관한 것이다.
컴퓨터 등에서 데이터를 저장하기 위해 사용되는 반도체 메모리 장치 중 램(RAM: Random Access Memory)은 디램(DRAM: Dynamic RAM)과 에스램(SRAM: Static RAM)으로 구분할 수 있다. DRAM은 한 개의 커패시터와 한 개의 트랜지스터로 구성되는 메모리 셀을 복수개 구비하며, 한 개의 메모리 셀에는 한 비트의 데이터가 저장된다.
일반적으로 DRAM은 동작의 편의를 위해 메모리 셀이 행렬(row-column)형태로 배열된 복수의 뱅크(bank)들로 이루어진다. 뱅크는 타이밍 제어신호들을 공유하는 하나 또는 다수의 DRAM 블록이며, 뱅크 내에 있는 메모리들은 데이터 버스를 공유하고 어드레스와 제어신호라인도 공유한다. 각각의 뱅크는 독립된 칩(chip)으로 각자의 로우 디코더(row decoder)와 컬럼 디코더(column decoder) 등을 가지고 있으며 독자적인 DRAM 동작이 가능하다.
DRAM에 저장되는 데이터는 커패시터에 축전된 전하의 레벨에 따라 하이레벨(1) 또는 로우레벨(0)로서 저장된다. 그러나, 커패시터에 축전된 전하는 서서히 방전되어 일정 시간이 지나면 1 또는 0으로 판정하는 것이 불가능해지게 되므로, 그 전에 데이터를 다시 증폭해서 보존하는 리프레시 동작이 주기적으로 수행되어야 한다.
이 때, 커패시터에 축전된 전하가 방출되어 1 또는 0으로 판정하는 것이 불가능해지기 전까지의 시간을 리프레시 주기(refresh period)라 하고, 몇 번의 사이 클만에 DRAM 전체의 로우가 모두 선택되어 리프레시가 완결되는가를 나타내는 수를 리프레시 사이클(refresh cycle)이라 부른다. 그리고, 리프레시 주기를 리프레시 사이클로 나눈 시간이 리프레시 간격(refresh interval)이 되는데 이는 일정한 시간 간격으로 리프레시를 진행할 때 각 리프레시 사이클마다의 시간 간격이다.
복수의 뱅크들 각각은 서로 동일한 구조이며 각각의 뱅크에서 리프레시는 로우(row) 단위로 이루어진다. 뱅크들은 독립적이기 때문에 한 쪽 뱅크에서 판독 동작이 수행되는 동안 다른 뱅크에서는 기입 또는 리프레시(refresh) 동작이 수행될 수 있다.
도 1은 종래기술에 따라 리프레시가 수행되는 메모리 장치를 나타내는 도면이다.
종래의 메모리 장치(100)는 리프레시 제어부(110), 리프레시-엑세스 중재부(130), 캐쉬 엑세스부(CSA)와 캐쉬 메모리(CSM)를 구비하는 캐쉬(150), 각각이 뱅크 엑세스부(BKA-0 내지 BKA-(N-1))와 뱅크 메모리(BKM-1 내지 BKM-(N-1))를 구비하는 복수의 뱅크(170-0 내지 170-(N-1))를 구비한다.
리프레시 제어부(110)는 복수의 뱅크(170-0 내지 170-(N-1))에 대한 리프레시를 수행하기 위해 리프레시 요청 신호(RQS)를 전송한다.
리프레시-엑세스 중재부(130)는 복수의 뱅크(170-0 내지 170-(N-1))에 대한 리프레시와 외부 엑세스 동작을 중재한다. 즉, 리프레시-엑세스 중재부(130)는 리프레시 요청만 있는 경우에는 복수의 뱅크(170-0 내지 170-(N-1))에서 리프레시가 수행되도록 하고, 특정 뱅크에 대한 외부 엑세스 요청만 있는 경우에는 캐쉬를 이 용하여 외부 엑세스가 요청된 뱅크에 대한 외부 엑세스가 수행되도록 한다.
한편, 복수의 뱅크에서 리프레시가 수행되고 캐쉬를 이용하여 외부 엑세스가 수행되는 동작은 당업자에게 일반적으로 알려진 기술이므로 이에 대한 설명은 생략한다.
그러나, 특정 메모리 뱅크에 대한 외부 엑세스(메모리에 데이터를 기입하는 기입 엑세스 또는 메모리로부터 데이터를 판독하는 판독 엑세스)와 리프레시가 동시에 요청되는 경우에는 외부 엑세스가 제약을 받게 되어, 결국 전체 시스템의 성능이 저하되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 동일 메모리 뱅크에 대해 외부 엑세스와 리프레시가 동시에 요청되는 경우 버퍼를 이용하여 외부 엑세스를 수행하는 동시에 메모리 뱅크에 대해 리프레시를 수행함으로써 리프레시를 효율적으로 수행할 수 있는 메모리 장치를 제공하는 것이다.
한편, 본 발명이 이루고자 하는 다른 기술적 과제는 동일 메모리 뱅크에 대해 외부 엑세스와 리프레시가 동시에 요청되는 경우 버퍼를 이용하여 외부 엑세스를 수행하는 동시에 메모리 뱅크에 대해 리프레시를 수행함으로써 리프레시를 효율적으로 수행할 수 있는 리프레시 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 장치는 복수의 뱅크들, 리프레시 제어부, 버퍼부, 및 저장부를 구비한다. 리프레시 제어부 는 리프레시의 시작을 위한 리프레시 시작 신호와 소정의 주기를 갖는 리프레시 요청 신호를 발생한다. 버퍼부는 상기 복수의 뱅크들 중 외부 엑세스 요청 신호와 상기 리프레시 요청 신호를 동시에 수신하는 뱅크가 존재하는 경우, 상기 동시에 수신하는 뱅크에 대한 외부 엑세스를 수행하며 상기 동시에 수신하는 뱅크에 대한 리프레시를 지시하는 리프레시 지시 신호를 발생한다. 저장부는 상기 버퍼부에 저장된 데이터와 동일한 데이터가 저장된 뱅크의 어드레스를 나타내는 버퍼-뱅크 어드레스와 상기 버퍼부에 저장된 데이터의 유효여부를 나타내는 버퍼 데이터 유효 정보를 저장한다. 상기 동시에 수신하는 뱅크는 리프레시-엑세스 충돌 신호를 상기 버퍼부로 전송한다.
상기 복수의 뱅크들 각각은, 뱅크 메모리, 및 뱅크 제어부를 구비한다.
뱅크 제어부 뱅크 리프레시 제어부, 및 뱅크 엑세스 제어부를 구비한다. 뱅크 리프레시 제어부는 상기 뱅크 메모리 중 리프레시가 수행될 메모리 셀의 어드레스를 나타내는 리프레시 어드레스를 발생하고, 상기 리프레시 어드레스와 상기 리프레시 요청 신호를 전송한다. 뱅크 엑세스 제어부는 상기 리프레시 요청 신호 및/또는 상기 외부 엑세스 요청 신호에 응답하여 상기 뱅크 메모리에 대한 외부 엑세스 또는 상기 리프레시 어드레스에 대응하는 메모리 셀에 대한 리프레시를 수행한다.
상기 뱅크 엑세스 제어부는, 리프레시-엑세스 중재부, 리프레시 수행부, 및 외부 엑세스 수행부를 구비한다. 리프레시-액세스 중재부는 상기 리프레시 요청 신호와 상기 외부 엑세스 요청 신호를 동시에 수신하는 경우 상기 리프레시-엑세스 충돌 신호를 상기 버퍼부로 전송하며, 상기 뱅크 메모리에 대한 동작을 제어하는 뱅크 제어신호를 생성한다. 상기 제어신호는 상기 리프레시 요청 신호와 상기 외부 엑세스 요청 신호를 동시에 수신하지 않는 경우에는 리프레시 요청 신호에 응답하여 상기 뱅크 메모리에 대한 리프레시가 수행되도록 하거나 또는 외부 엑세스 요청 신호에 응답하여 상기 뱅크 메모리에 대한 외부 엑세스가 수행되도록 하며, 동시에 수신하는 경우 상기 뱅크 메모리와 상기 버퍼 메모리 간의 엑세스를 제어하고 상기 리프레시 지시 신호에 응답하여 상기 뱅크 메모리에 대한 리프레시가 수행되도록 한다.
상기 버퍼부는 버퍼 메모리, 및 버퍼 제어부를 구비한다.
상기 버퍼 제어부는 버퍼 뱅크 유효 판정부, 버퍼 데이터 유효 판정부, 및 버퍼 엑세스 제어부를 구비한다. 버퍼 뱅크 유효 판정부는 상기 리프레시-엑세스 충돌 신호에 응답하여 상기 버퍼-뱅크 어드레스와 상기 동시에 수신하는 뱅크의 어드레스를 비교하고 버퍼-뱅크 어드레스의 유효 여부를 판단한다. 버퍼 데이터 유효 판정부는 상기 버퍼-뱅크 어드레스가 유효하다고 판정하는 경우 상기 버퍼 데이터 유효 정보에 응답하여 상기 버퍼에 저장된 데이터들이 유효한지 여부를 판단한다. 버퍼 엑세스 제어부는 상기 버퍼 뱅크 유효 판정부 및 상기 버퍼 데이터 유효 판정부의 판정에 응답하여 상기 동시에 수신하는 뱅크에 대한 외부 엑세스를 수행하고 상기 리프레시 지시 신호를 상기 동시에 수신하는 뱅크로 전송한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 리프레시 방법은, 리프레시 시작 신호를 발생한 후 소정의 주기를 갖는 리프레시 요청 신호 를 발생하는 단계, 상기 복수의 뱅크들 중 외부 엑세스 요청 신호와 상기 리프레시 요청 신호를 동시에 수신하는 뱅크가 있는지 판단하는 단계, 동시에 수신하는 뱅크가 없다면 상기 복수의 뱅크들에서는 상기 리프레시 요청 신호에 응답하여 리프레시를 수행하는 단계, 및 동시에 수신하는 뱅크가 있다면 상기 동시에 수신하는 뱅크는 리프레시-엑세스 충돌 신호를 상기 버퍼로 전송하고, 상기 버퍼에서 외부 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계를 구비한다.
상기 외부 엑세스가 기입 엑세스인 경우 상기 버퍼에서 외부 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계는, 상기 버퍼부에 저장된 버퍼 데이터와 동일한 데이터가 저장된 뱅크의 어드레스를 나타내는 버퍼-뱅크 어드레스가 유효한지 여부 판단하는 단계, 상기 버퍼-뱅크 어드레스가 유효하면, 상기 버퍼에서 상기 기입 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계, 및 상기 버퍼-뱅크 어드레스가 유효하지 않으면, 상기 버퍼 데이터를 버퍼-뱅크 어드레스에 대응하는 뱅크에 저장시킨 후 상기 버퍼에서 상기 기입 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계를 구비한다.
상기 외부 엑세스가 판독 엑세스인 경우 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계는, 상기 버퍼부에 저장된 버퍼 데이터와 동일한 데이터가 저장된 뱅크의 어드레스를 나타내는 버퍼-뱅크 어드레스가 유효한지 여부 판단하는 단계, 상기 버퍼-뱅크 어드레스가 유효하지 않으면, 상기 버퍼 데이터를 버퍼-뱅크 어드레스에 대응하는 뱅크에 저장시키고 상기 판독 엑세스가 요청된 뱅크의 데이터를 상기 버퍼에 저장한 후, 상기 버퍼에서 상기 판독 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계, 및 상기 버퍼-뱅크 어드레스가 유효하면 버퍼에서 상기 버퍼에 저장된 버퍼 데이터가 유효한지 판단하여 상기 판독 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계를 구비한다.
상기 버퍼 데이터가 유효한지 판단하여 리프레시를 수행하는 단계는, 상기 버퍼 데이터가 유효한지 판단하는 단계; 상기 버퍼 데이터가 유효하면, 버퍼에서 상기 판독 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계; 및 상기 버퍼 데이터가 유효하지 않으면, 상기 판독 엑세스가 요청된 뱅크의 데이터를 상기 버퍼로 저장한 후 버퍼에서 상기 판독 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따라 리프레시가 수행되는 반도체 장치를 나타내는 도면이다.
본 발명에 따른 메모리 장치(200)는 리프레시 제어부(210), 저장부(230), 버퍼부(250), 및 복수의 뱅크(270-0 내지 270-(N-1))를 구비한다. 버퍼부(250)는 버퍼 제어부(BFC)와 버퍼 메모리(BFM)를 구비하며, 복수의 뱅크(270-0 내지 270-(N-1)) 각각은 뱅크 제어부(BKC0 내지 BKC(N-1))와 뱅크 메모리(BKM0 내지 BKM(N-1))를 구비한다.
본 발명에서 버퍼 메모리(BFM)는 뱅크 메모리(BKM0 내지 BKM(N-1))와 동일하게 DRAM으로 구현될 수 있으나, 이에 제한되지 않고 SRAM으로 구현될 수도 있다. 버퍼 메모리(BFM)가 DRAM으로 구현되는 경우 버퍼 메모리(BFM)에 대해서도 주기적인 리프레시가 필요하며, 버퍼부(250)에 대한 리프레시와 외부 엑세스가 동시에 요청되는 경우에는 항상 리프레시 요청이 우선한다.
리프레시 제어부(210)는 복수의 뱅크(270-0 내지 270-(N-1))와 버퍼부(250)의 리프레시를 위한 신호를 생성하여 리프레시 버스를 통해 복수의 뱅크(270-0 내지 270-(N-1)) 각각과 버퍼부(250)로 전송한다. 본 발명의 실시예에서 리프레시를 위한 신호는 소정의 리프레시 주기를 갖는 리프레시 시작 신호(RSS)와 소정의 주기를 갖는 리프레시 요청 신호(RQS)를 포함하나, 이에 제한되는 것은 아니다.
여기서 소정의 리프레시 주기는, 리프레시 시작 신호(RSS)가 전송된 후 DRAM 셀의 커패시터에 축전된 데이터 비트가 방전되어 1 또는 0으로 판정하는 것이 불가능해지기 전에 다음 리프레시 시작 신호(RSS)가 전송되도록 결정되어야 한다.
리프레시 요청 신호(RQS)의 주기는, 리프레시 시작 신호(RSS)와 다음 리프레시 요청 신호(RQS) 사이의 기간 동안 모든 뱅크 메모리(BKM0 내지 BKM(N-1))의 소 정의 리프레시 단위에 대해 리프레시 동작이 수행될 수 있도록 결정되어야 한다.
소정의 리프레시 단위는 메모리 셀 단위일 수도 있고, 행렬단위로 구성되는 뱅크 메모리(BKM0 내지 BKM(N-1))의 로우일 수도 있다. 일반적으로 분산형 리프레시(distributed refersh) 방식에서는 로우 단위로 리프레시가 수행된다. 본 발명의 실시예에서는 한 번의 리프레시 요청에 의해 하나의 로우가 리프레시되는 분산형 리프레시 방식을 이용하는 것으로 하나, 이에 제한되는 것은 아니다.
본 발명의 실시예에서의 리프레시 요청 신호(RQS)는 리프레시 주기 동안 뱅크 메모리(BKM0 내지 BKM(N-1))의 로우 수보다 더 많은 횟수로 전송된다.
한편, 외부 엑세스 신호는 외부 엑세스 버스를 통해 복수의 뱅크(270-0 내지 270-(N-1))로 전송된다. 외부 엑세스 신호는 외부 엑세스를 요청하는 외부 엑세스 요청 신호(ACQ), 외부 엑세스가 기입 엑세스인지 판독 엑세스인지를 지시하는 명령신호, 엑세스가 요청된 뱅크 및 뱅크 메모리(BKM0 내지 BKM(N-1))의 어드레스, 및 기입될 데이터 등 외부 엑세스 수행을 위한 모든 신호를 포함한다.
복수의 뱅크(270-0 내지 270-(N-1))는 뱅크(270-0 내지 270-(N-1))의 동작을 제어하는 뱅크 제어부(BKC0 내지 BKC(N-1)) 및 데이터를 저장하는 뱅크 메모리(BKM0 내지 BKM(N-1))를 구비한다. 복수의 뱅크(270-0 내지 270-(N-1)) 각각은 외부 엑세스 및/또는 리프레시 요청 신호(RQS)에 응답하여 독립적으로 외부 엑세스 또는 리프레시를 수행할 수 있다.
뱅크 제어부(BKC0 내지 BKC(N-1))는 뱅크 메모리(BKM0 내지 BKM(N-1))에 대한 외부 엑세스 또는 리프레시 동작을 제어한다. 각각의 뱅크에 대해 외부 엑세스 와 리프레시가 동시에 요청되지 않는 경우, 뱅크 제어부(BKC0 내지 BKC(N-1))는 요청된 동작만을 독립적으로 수행한다.
예를 들어, 소정의 뱅크에 외부 엑세스가 요청된 경우 뱅크 제어부(BKC0 내지 BKC(N-1))는 외부 엑세스를 수행하고, 소정의 뱅크에 리프레시가 요청된 경우 뱅크 제어부(BKC0 내지 BKC(N-1))는 뱅크 메모리(BKM0 내지 BKM(N-1))를 리프레시 한다. 한편, 본 발명의 실시예에 따라 수행되는 외부 엑세스는 캐쉬를 이용하지 않고 수행되는 점에 특징이 있다.
그러나, 소정의 뱅크에 대해 외부 엑세스와 리프레시가 동시에 요청되는 경우(즉, 소정의 뱅크에서 외부 엑세스 요청 신호(ACQ)와 리프레시 요청 신호(RQS)를 동시에 수신하는 경우)에는 두 가지 동작이 동시에 수행될 수 없으므로, 뱅크 제어부(BKC0 내지 BKC(N-1))는 외부 엑세스와 리프레시를 동시에 수신하는 것을 지시하는 리프레시-엑세스 충돌 신호(CIS)를 버퍼부(250)로 전송한다.
버퍼부(250)는 리프레시-엑세스 충돌신호(CIS)에 응답하여 외부 엑세스를 수행하고 소정의 뱅크에 대한 리프레시를 지시하는 리프레시 지시 신호(RIS)를 생성한다. 뱅크 제어부(BKC0 내지 BKC(N-1))의 구체적인 동작에 대해서는 추후 상세히 설명하기로 한다.
저장부(230)는 버퍼 데이터 유효 정보(BFDVLD)와 버퍼-뱅크 어드레스(BFKADD)를 저장한다. 버퍼-뱅크 어드레스(BFKADD)는 버퍼 메모리에 저장된 버퍼 데이터에 대응되는 데이터가 저장된 뱅크 메모리에 대한 뱅크의 어드레스이다.
버퍼 데이터 유효 정보(BFDVLD)는 버퍼 데이터가 버퍼-뱅크 어드레스(BFKADD)에 대응하는 뱅크의 뱅크 메모리에 저장된 데이터에 대해 유효한지 여부를 나타내는 정보이다. 한편, 버퍼-뱅크 어드레스(BFKADD)와 버퍼 데이터 유효 정보(BFDVLD)를 저장하는 구성은 당업자가 용이하게 실시할 수 있는 것이므로, 이에 대한 설명은 생략하며, 따라서 본 발명에서 특별히 언급한 것을 제외하고는 본 발명의 실시예에 따른 버퍼부(250)의 동작은 일반적인 캐쉬의 동작과 동일할 것이다.
버퍼부(250)는 버퍼 제어부(BFC)와 버퍼 메모리(BFM)를 구비한다. 버퍼 제어부(BFC)는 리프레시-엑세스 충돌 신호(CIS)에 응답하여 버퍼 메모리(BFM)를 이용하여 외부 엑세스와 리프레시가 동시에 요청된 소정의 뱅크에 대한 외부 엑세스를 수행하고 소정의 뱅크에 대한 리프레시를 지시하는 리프레시 지시 신호(RIS)를 생성하여 소정의 뱅크로 전송한다.
버퍼부(250)에서 수행되는 외부 엑세스는 저장부(230)에 저장된 버퍼 데이터 유효 정보(BFDVLD)와 버퍼-뱅크 어드레스(BFKADD)의 값에 따라 다르게 수행되며, 이에 대해서는 추후 상세히 설명한다.
도 3은 도 2의 뱅크 제어부의 동작을 설명하기 위한 도면이다.
뱅크 제어부(BKC0 내지 BKC(N-1))는 뱅크 리프레시 제어부(310), 및 뱅크 엑세스 제어부(330)를 구비한다. 뱅크 리프레시 제어부(310)는 리프레시 어드레스 생성부(311), 및 리프레시 신호 전송부(313)를 구비한다. 뱅크 엑세스 제어부(330)는 리프레시-엑세스 중재부(331), 리프레시 수행부(333), 및 외부 엑세스 수행부(335)를 구비한다.
뱅크 리프레시 제어부(310)는 리프레시에 필요한 신호를 생성한 후 뱅크 엑세스 제어부(330)로 전송한다. 뱅크 엑세스 제어부(330)는 뱅크 리프레시 제어부 (310)로부터 전송된 신호와 외부 엑세스 요청 신호(ACQ)에 응답하여 뱅크 메모리(BKM0 내지 BKM(N-1))에 대한 리프레시 또는 외부 엑세스를 수행한다.
이하에서는 도 3을 참조하여 뱅크 리프레시 제어부(310) 및 뱅크 엑세스 제어부(330)의 동작에 대해 상세히 설명한다.
본 발명의 실시예에서 뱅크 메모리(BKM0 내지 BKM(N-1))에 대한 리프레시는 뱅크 메모리(BKM0 내지 BKM(N-1))의 각각의 로우에 대해 순서대로 수행되고 한 번의 리프레시 동작으로 하나의 로우가 리프레시되는 것으로 하나, 이에 제한되는 것은 아니다.
뱅크 메모리(BKM0 내지 BKM(N-1))에 대한 리프레시는 리프레시 시작 신호(RSS)에 응답하여 시작된다. 리프레시 어드레스 생성부(311)는 리프레시 시작 신호(RSS)를 수신한 후 리프레시가 수행될 뱅크 메모리(BKM0 내지 BKM(N-1))의 로우 어드레스(리프레시 어드레스(RADD))를 생성하여 리프레시 신호 전송부(313)로 전송한다.
본 발명의 실시예에서 리프레시 어드레스(RADD)는 뱅크 메모리(BKM0 내지 BKM(N-1))의 첫 번째 로우부터 순서대로 설정된다. 즉, 리프레시 어드레스 생성부(311)는 리프레시 시작 신호(RSS)에 응답하여 리셋되어 메모리 뱅크의 첫 번째 로우에 해당하는 리프레시 어드레스(RADD)를 리프레시 신호 전송부(313)로 전송한다.
메모리 뱅크의 첫 번째 로우에 대한 리프레시가 완료되면 뱅크 엑세스 제어부(330)의 리프레시 수행부(333)는 첫 번째 로우에 대한 리프레시가 완료되었음을 지시하는 리프레시 완료 신호(RFS)를 리프레시 어드레스 생성부(311)로 전송한다.
리프레시 어드레스 생성부(311)는 첫 번째 로우에 대한 리프레시 완료 신호(RFS)에 응답하여 두 번째 로우에 대한 리프레시 어드레스(RADD)를 생성하여 리프레시 신호 전송부(313)로 전송한다.
이러한 방식으로 리프레시 어드레스 생성부(311)는 뱅크 메모리(BKM0 내지 BKM(N-1))의 모든 로우에 대한 리프레시 어드레스(RADD)를 생성하여 리프레시 신호 전송부(313)로 전송한다.
뱅크 메모리(BKM0 내지 BKM(N-1))의 모든 로우에 대한 리프레시가 완료되면 리프레시 어드레스 생성부(311)는 리프레시 어드레스(RADD) 생성 동작을 중지한다. 다음 리프레시 시작 신호(RSS)를 수신하면 리프레시 어드레스 생성부(311)는 리셋되고 상술한 동작을 반복한다.
한편, 리프레시 어드레스 생성부(311)는 카운터를 이용하여 구현될 수도 있다. 리프레시 어드레스 생성부(311)의 카운터는 리프레시 시작 신호(RSS)에 응답하여 리셋되고, 뱅크 메모리(BKM0 내지 BKM(N-1))의 첫 번째 로우에 대한 리프레시 어드레스(RADD)로서 리셋된 값을 리프레시 신호 전송부(313)로 전송한다.
한편, 첫 번째 로우에 대한 리프레시가 완료되면 뱅크 엑세스 제어부(330)의 리프레시 수행부(333)는 리프레시 완료 신호(RFS)를 리프레시 어드레스 생성부(311)로 전송한다. 카운터는 리프레시 완료 신호(RFS)에 응답하여 리프레시 어드레스(RADD)를 카운트하며, 뱅크 메모리(BKM0 내지 BKM(N-1))의 두 번째 로우에 대한 리프레시 어드레스(RADD)로서 카운트 된 값을 리프레시 신호 전송부(313)로 전송한다.
이러한 방식으로 카운터는 뱅크 메모리(BKM0 내지 BKM(N-1))의 모든 로우에 대한 리프레시 어드레스(RADD)를 생성하여 리프레시 신호 전송부(313)로 전송할 수 있다. 뱅크 메모리(BKM0 내지 BKM(N-1))의 모든 로우에 대한 리프레시가 완료되면 카운터는 카운트 동작을 중지하며, 다음 리프레시 시작 신호(RSS)에 응답하여 카운터는 리셋되고 상술한 동작을 반복한다.
리프레시 신호 전송부(313)는 리프레시 어드레스 생성부(311)로부터의 리프레시 어드레스(RADD)와 리프레시 제어부(210)로부터의 리프레시 요청 신호(RQS)를 뱅크 엑세스 제어부로 전송한다.
리프레시-엑세스 중재부(331)는 동일한 뱅크에 대해서 리프레시 요청 신호(RQS)와 외부 엑세스 요청 신호(ACQ)를 동시에 수신하는지 여부에 따라 리프레시 동작과 외부 엑세스 동작을 제어하는 제어신호를 생성하여 리프레시 수행부(333)와 외부 엑세스 수행부(335)로 전송한다.
해당 뱅크에 대해 리프레시 요청만 있는 경우 리프레시-엑세스 중재부(331)는 리프레시 수행부(333)가 리프레시를 수행하도록 하며, 해당 뱅크에 대해 외부 엑세스 요청만 있는 경우 리프레시-엑세스 중재부(331)는 외부 엑세스 수행부(335)가 외부 엑세스를 수행하도록 한다.
그러나, 소정의 뱅크에 대해 리프레시 요청과 외부 엑세스 요청이 동시에 수신되는 경우, 외부 엑세스 동작이 버퍼부(250)에서 수행되도록 하기 위해 리프레시-엑세스 중재부(331)는 리프레시 요청과 외부 엑세스 요청이 동시에 수신되는 것을 지시하는 리프레시-엑세스 충돌 신호(CIS)를 버퍼부(250)로 전송한다.
버퍼부(250)는 버퍼-뱅크 어드레스(BFKADD)와 버퍼 데이터의 유효여부에 따라 외부 엑세스를 수행하고 소정의 뱅크에 대한 리프레시를 지시하는 리프레시 지시 신호(RIS)를 발생한다. 버퍼부(250)의 동작에 대해서는 추후 상세히 설명한다.
리프레시 수행부(333)는 리프레시-엑세스 중재부(331)로부터의 제어신호, 및 리프레시 요청 신호(RQS)에 응답하여 리프레시 어드레스(RADD)에 해당하는 뱅크 메모리(BKM0 내지 BKM(N-1))의 로우에 대해 리프레시를 수행한다.
외부 엑세스 수행부(335)는 리프레시-엑세스 중재부(331)로부터의 제어신호, 및 외부 엑세스 요청에 응답하여 외부 엑세스를 수행한다. 외부 엑세스는 외부 기입 엑세스 또는 외부 판독 엑세스 일 수 있으며, 기입 및 판독 엑세스를 수행하는 동작의 구현은 당업자라면 누구나 용이하게 할 수 있는 것이므로 이에 대한 구체적인 설명은 생략한다.
다만, 본 발명에서의 DRAM 뱅크에 대한 기입 및 판독 동작은 캐쉬를 이용하지 않고 직접 외부로 판독되고 외부로부터 기입되는 점에 있어서, 캐쉬라는 임시 메모리를 이용하여 DRAM 뱅크에 대한 기입 및 판독 동작이 수행되는 종래의 기술과 다르다.
도 4는 도 2의 버퍼 제어부의 동작을 설명하기 위한 도면이다.
버퍼 제어부(BFC)는 버퍼 뱅크 유효 판정부(410), 버퍼 데이터 유효 판정부(430), 및 버퍼 엑세스 제어부(450)를 구비한다. 버퍼 엑세스 제어부(450)는 리프레시-엑세스 충돌 신호(CIS)에 응답하여 버퍼-뱅크 어드레스(BFKADD)의 일치여부 또는 버퍼 데이터의 유효 여부에 따라 외부 엑세스 수행을 위한 동작을 제어하고 외부 엑세스와 리프레시가 동시에 요청된 소정의 뱅크에 대한 리프레시를 지시한다.
버퍼 뱅크 유효 판정부(410)는 저장부(230)에 저장된 버퍼-뱅크 어드레스(BFKADD)와 외부 엑세스가 요청된 뱅크의 어드레스가 일치하는지 여부를 판단한다. 두 어드레스가 일치한다면 버퍼 뱅크 유효 판정부(410)는 버퍼 뱅크 히트 신호를 출력하고, 일치하지 않는다면 버퍼 뱅크 미스 신호를 출력한다.
버퍼 데이터 유효 판정부(430)는 버퍼 뱅크 히트 신호에 응답하여 버퍼 데이터 유효 정보(BFDVLD)에 따라 버퍼 데이터가 유효한 데이터인지 여부를 판단한다. 버퍼 데이터가 유효하다면 버퍼 데이터 유효 판정부(430)는 버퍼 히트 신호를 출력하고, 유효하지 않다면 버퍼 미스 신호를 출력한다.
이하에서는 도 4를 참조하여 버퍼 엑세스 제어부(450)에 의한 외부 엑세스를 기입 엑세스와 판독 엑세스로 나누어 설명한다.
기입 엑세스의 경우에는 버퍼 뱅크 유효 판정부(410)의 출력에 따라 동작이 다르게 수행된다. 버퍼 뱅크 유효 판정부(410)가 버퍼 뱅크 히트 신호를 출력한 경우 버퍼 엑세스 제어부(450)는 외부의 데이터를 버퍼 메모리(BFM)에 기입한다.
한편, 버퍼 뱅크 유효 판정부(410)는 버퍼부(250)에서 기입 엑세스를 수행하는 동시에 리프레시 지시 신호(RIS)를 리프레시와 외부 엑세스가 동시에 요청된 소정의 뱅크의 리프레시-엑세스 중재부(331)로 전송한다. 소정의 뱅크의 리프레시-엑세스 중재부(331)는 리프레시 지시 신호(RIS)에 응답하여 리프레시 수행부(333)가 해당 뱅크 메모리를 리프레시하도록 한다. 캐쉬를 이용한 일반적인 기입 동작과 유사하게, 버퍼 제어부는 버퍼 메모리에 기입되어 저장된 데이터를 해당 뱅크 메모리로 저장하며, 이러한 버퍼 제어부의 동작은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 캐쉬를 이용한 일반적인 기입 동작을 이용하여 용이하게 실시할 수 있을 것이므로, 버퍼 메모리에 기입되어 저장된 데이터를 해당 뱅크 메모리로 저장하는 동작에 대한 구체적인 설명은 생략한다.
버퍼 뱅크 유효 판정부(410)가 버퍼 뱅크 미스 신호를 출력한 경우 버퍼 엑세스 제어부(450)는 현재의 버퍼 데이터를 버퍼-뱅크 어드레스(BFKADD)에 대응되는 뱅크의 뱅크 메모리로 전송하여 뱅크 메모리에 데이터가 저장되도록 리프레시-엑세스 중재부(331)로 요청한다.
버퍼 데이터가 뱅크 메모리에 저장된 후, 버퍼 엑세스 제어부(450)는 외부 기입 엑세스가 요청된 뱅크의 어드레스를 저장부에 저장하고 외부 데이터를 버퍼에 기입하는 동시에 리프레시 지시 신호(RIS)를 리프레시와 외부 엑세스가 동시에 요청된 소정의 뱅크의 리프레시-엑세스 중재부(331)로 전송한다.
판독 엑세스의 경우에 버퍼 뱅크 유효 판정부(410)의 출력과 버퍼 데이터 유효 판정부(430)의 출력에 따라 동작이 다르게 수행된다. 버퍼 뱅크 유효 판정부(410)가 버퍼 뱅크 히트 신호를 출력하고 그렇지 않은 경우 버퍼 뱅크 미스 신호를 출력한다.
버퍼 데이터 유효 판정부(430)는 버퍼 뱅크 히트 신호에 응답하여 버퍼 데이터가 유효한지 여부를 판단한다. 버퍼 데이터가 유효한 경우 버퍼 데이터 유효 판정부(430)는 버퍼 히트 신호를 출력하고 유효하지 않은 경우 버퍼 미스 신호를 출력한다.
버퍼 히트 신호가 출력된 경우에 버퍼 엑세스 제어부(450)는 버퍼 메모리에 저장된 데이터를 외부로 출력하여 외부 판독 엑세스를 수행하는 동시에 리프레시 지시 신호(RIS)를 리프레시와 외부 엑세스가 동시에 요청된 소정의 뱅크의 리프레시-엑세스 중재부(331)로 전송한다.
버퍼 미스 신호가 출력된 경우에는, 캐쉬를 이용하여 판독 엑세스를 수행하는 것과 유사하게 외부 판독 엑세스가 수행된다. 즉, 버퍼 엑세스 제어부(450)는 리프레시-엑세스 중재부(331)에 판독 엑세스가 요청된 뱅크의 어드레스에 저장된 데이터를 요청하여 뱅크에 저장된 데이터를 버퍼 메모리(BFM)의 해당 어드레스에 저장한다.
버퍼 메모리(BFM)에 데이터를 저장한 후 버퍼 엑세스 제어부(450)는 버퍼 메모리(BFM)에 저장된 데이터를 외부로 출력하여 외부 판독 엑세스를 수행하는 동시에 리프레시 지시 신호(RIS)를 리프레시와 외부 엑세스가 동시에 요청된 소정의 뱅크의 리프레시-엑세스 중재부(331)로 전송한다.
한편, 버퍼 뱅크 미스 신호가 출력된 경우 버퍼 엑세스 제어부(450)는 현재의 버퍼 데이터를 버퍼-뱅크 어드레스(BFKADD)에 대응되는 뱅크의 뱅크 메모리로 전송하여 뱅크 메모리에 데이터가 저장되도록 리프레시-엑세스 중재부(331)로 요청한다.
버퍼 데이터가 뱅크 메모리에 저장된 후, 버퍼 엑세스 제어부(450)는 리프레시-엑세스 중재부(331)에 판독 엑세스가 요청된 뱅크의 어드레스에 저장된 데이터를 요청하여 뱅크에 저장된 데이터를 버퍼 메모리(BFM)의 해당 어드레스에 저장한다.
버퍼 메모리(BFM)에 데이터를 저장한 후 버퍼 엑세스 제어부(450)는 버퍼 메모리(BFM)에 저장된 데이터를 외부로 출력하여 외부 판독 엑세스를 수행하는 동시에 리프레시 지시 신호(RIS)를 리프레시와 외부 엑세스가 동시에 요청된 소정의 뱅 크의 리프레시-엑세스 중재부(331)로 전송한다.
도 5는 본 발명에 따른 리프레시 방법을 설명하기 위한 흐름도이다. 이하 도 2 내지 도 5를 참조하여 본 발명에 따른 리프레시 방법에 대해 상세히 설명한다.
복수의 뱅크(270-0 내지 270-(N-1))에 대한 리프레시를 수행하기 위해 먼저 리프레시 제어부(210)는 리프레시 시작 신호(RSS)를 복수의 뱅크(270-0 내지 270-(N-1))로 전송하여 리프레시가 시작되는 것을 알린 후, 소정의 주기를 갖는 리프레시 요청 신호(RQS)를 복수의 뱅크(270-0 내지 270-(N-1))로 전송한다(S501). 한편, 복수의 뱅크(270-0 내지 270-(N-1)) 각각은 리프레시 요청 신호(RQS)뿐만 아니라 외부 엑세스 요청 신호(ACQ)를 수신할 수도 있다.
복수의 뱅크(270-0 내지 270-(N-1)) 각각은 리프레시 요청을 수신한 후 리프레시 요청 신호(RQS)와 외부 엑세스 요청 신호(ACQ)가 동시에 수신되는지 여부를 판단한다(S503, S515). 리프레시 요청 신호(RQS)와 외부 엑세스 요청 신호(ACQ)가 동시에 수신되지 않는 경우 복수의 뱅크(270-0 내지 270-(N-1)) 각각은 수신된 신호에 따라 외부 엑세스 또는 리프레시를 수행한다(S523).
복수의 뱅크(270-0 내지 270-(N-1)) 중 리프레시 요청 신호(RQS)와 외부 엑세스 요청 신호(ACQ)를 동시에 수신하는 소정의 뱅크가 있는 경우, 외부 엑세스가 기입 엑세스인가 판독 엑세스인가에 따라 리프레시 동작이 다르게 수행된다.
먼저 리프레시 요청과 외부 판독 엑세스를 동시에 수신하는 경우, 버퍼 제어부(BFC)는 버퍼 뱅크 히트인지 판단한다(S505). 먼저 버퍼 뱅크 히트가 아닌 경우, 버퍼 제어부(BFC)는 현재의 버퍼 데이터를 현재의 버퍼-뱅크 어드레스(BFKADD)에 해당하는 뱅크로 전송하여 해당 뱅크 메모리에 저장시킨다(S507).
버퍼 데이터를 뱅크 메모리에 저장시키고 버퍼 제어부(BFC)는 외부 판독 엑세스가 요청된 뱅크의 데이터를 버퍼 메모리에 저장한 후(S509) 버퍼에서 외부 판독 엑세스를 수행하는 동시에, 소정의 뱅크에서 리프레시가 수행되도록 한다(S513).
다음으로 버퍼 뱅크 히트인 경우, 버퍼 제어부(BFC)는 다시 버퍼 히트인지 여부를 판단한다(S511). 먼저 버퍼 히트인 경우, 버퍼에서 외부 판독 엑세스를 수행하는 동시에, 소정의 뱅크에서 리프레시가 수행되도록 한다(S513).
그러나 버퍼 히트가 아닌 경우, 버퍼 제어부(BFC)는 외부 판독 엑세스가 요청된 뱅크의 데이터를 버퍼 메모리에 저장한 후(S509), 버퍼에서 외부 판독 엑세스를 수행하는 동시에, 소정의 뱅크에서 리프레시가 수행되도록 한다 (S513).
한편 리프레시 요청과 외부 기입 엑세스를 동시에 수신하는 경우, 버퍼 제어부(BFC)는 버퍼 뱅크 히트인지 여부를 판단한다(515). 먼저 버퍼 뱅크 히트가 아닌 경우, 버퍼 제어부(BFC)는 버퍼 데이터를 현재의 버퍼-뱅크 어드레스(BFKADD)에 해당하는 뱅크로 전송하여 해당 뱅크 메모리에 저장시킨다(S519).
뱅크 메모리에 버퍼 데이터를 저장시킨 후, 버퍼 제어부(BFC)는 기입 요청된 데이터를 버퍼 메모리에 기입함으로써 외부 기입 엑세스를 수행하는 동시에, 소정의 뱅크에서 리프레시가 수행되도록 한다(S521).
다음으로 버퍼 뱅크 히트인 경우, 버퍼 제어부(BFC)는 기입 요청된 데이터를 버퍼 메모리에 기입함으로써 외부 기입 엑세스를 수행하는 동시에, 소정의 뱅크에 서 리프레시가 수행되도록 한다(S521).
도 6은 본 발명의 실시예에 따라 리프레시가 수행되는 경우의 타이밍 다이어그램이다. 도 6에서 리프레시 주기는 3ms이며, 리프레시 요청 신호(RQS)는 매 17클럭 마다 한번씩 전송된다.
도 6에 도시된 바와 같이, 리프레시 주기의 시작 신호가 전송될 때 뱅크 3은 판독 엑세스 동작을 수행하고 있으며, 판독 동작을 수행하는 중에 리프레시 요청 신호(RQS)가 전송된다.
도 6의 타이밍 다이어그램은 뱅크 3에 대해서 버퍼 뱅크 히트가 아닌 경우의 최악의 상황(worst case)를 가정한 것으로, 뱅크 3에 대한 외부 판독 엑세스와 리프레시가 동시에 요청되는 경우 버퍼는 뱅크 3에 대한 외부 판독 엑세스를 수행하기 위해서 일단 버퍼 메모리에 저장된 데이터를 해당하는 뱅크로 기입할 것이며, 이 동안 뱅크 3에서는 리프레시가 수행되지 못하는데 반해 다른 뱅크들에서는 리프레시가 수행될 것이다. 이후, 뱅크 3에 대한 판독 엑세스가 종료되고 다른 뱅크들에 대한 기입 엑세스와 리프레시가 동시에 요청되는 경우, 다른 뱅크들은 버퍼를 이용하여 기입 동작을 수행하는 동시에 리프레시를 함께 수행하고, 뱅크 3도 리프레시를 수행한다. 즉 모든 뱅크들에 대한 리프레시가 수행되므로 결국 뱅크 3은 다른 뱅크들에 비해 리프레시가 덜 수행된 상태가 될 것이다.
이 후 다른 뱅크의 기입 동작과 리프레시 동작이 완료되면 뱅크 3이 버퍼를 독점하게 되고 버퍼 3은 연속적으로 리프레시를 수행하여 리프레시를 완료하게 되며, 상대적으로 리프레시가 덜 수행된 뱅크 3에 대해 리프레시가 완료됨으로써 결국 모든 뱅크에 대한 리프레시가 완료되므로, 다음 리프레시 주기 신호 전송 전까지 리프레시 동작은 이루어지지 않는다. 상술한 바와 같이, 본 발명의 실시예에 따르면, 리프레시 시작 시 뱅크 3에 대해 외부 판독 엑세스가 수행중이고 뱅크 3에 대해서 버퍼 뱅크 히트가 아닌 경우의 최악의 상황(worst case)에서도 소정의 리프레시 주기 동안 모든 뱅크에 대한 리프레시의 완료를 보장할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 실시예에 따른 메모리 장치는 동일 뱅크에 대해 외부 엑세스와 리프레시가 동시에 요청되는 경우에도 버퍼를 이용하여 외부 엑세스를 수행하는 동시에 뱅크에서 리프레시를 수행함으로써 리프레시를 효율적으로 수행할 수 있는 장점이 있다.
또한, 본 발명에 따른 메모리 장치는 짧은 주기의 리프레시 요청 신호(RQS)에 응답하여 리프레시를 수행함으로써 외부 엑세스가 자주 요청되는 메모리에서도 모든 뱅크에 대한 리프레시를 보장할 수 있는 장점이 있다.
또한, 본 발명에 따른 메모리 장치는 캐쉬를 사용하지 않고 외부 엑세스를 수행함으로써 전력효율을 증가시킬 수 있는 효과가 있다.

Claims (15)

  1. 복수의 뱅크들;
    리프레시의 시작을 위한 리프레시 시작 신호와 소정의 주기를 갖는 리프레시 요청 신호를 발생하는 리프레시 제어부;
    상기 복수의 뱅크들 중 외부 엑세스 요청 신호와 상기 리프레시 요청 신호를 동시에 수신하는 뱅크가 존재하는 경우, 상기 동시에 수신하는 뱅크에 대한 외부 엑세스를 수행하며 상기 동시에 수신하는 뱅크에 대한 리프레시를 지시하는 리프레 시 지시 신호를 발생하는 버퍼부; 및
    상기 버퍼부에 저장된 데이터와 동일한 데이터가 저장된 뱅크의 어드레스를 나타내는 버퍼-뱅크 어드레스와 상기 버퍼부에 저장된 데이터의 유효여부를 나타내는 버퍼 데이터 유효 정보를 저장하는 저장부를 구비하며,
    상기 동시에 수신하는 뱅크는 리프레시-엑세스 충돌 신호를 상기 버퍼부로 전송하는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서, 상기 복수의 뱅크들 각각은,
    복수의 메모리 셀들을 구비하는 뱅크 메모리; 및
    상기 외부 엑세스 요청 신호 및/또는 상기 리프레시 요청 신호에 응답하여 상기 뱅크 메모리에 대한 외부 엑세스 또는 리프레시를 수행하는 뱅크 제어부를 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제 2 항에 있어서, 상기 뱅크 제어부는,
    상기 뱅크 메모리 중 리프레시가 수행될 메모리 셀들의 어드레스를 나타내는 리프레시 어드레스를 발생하고, 상기 리프레시 어드레스와 상기 리프레시 요청 신호를 전송하는 뱅크 리프레시 제어부; 및
    상기 리프레시 요청 신호 및/또는 상기 외부 엑세스 요청 신호에 응답하여 상기 뱅크 메모리에 대한 외부 엑세스 또는 상기 리프레시 어드레스에 대응하는 메모리 셀에 대한 리프레시를 수행하는 뱅크 엑세스 제어부를 구비하는 것을 특징으로 하는 메모리 장치.
  4. 제 3 항에 있어서, 상기 뱅크 리프레시 제어부는,
    상기 리프레시 시작 신호에 응답하여 초기화되며, 상기 뱅크 메모리의 메모리 셀들에 대한 리프레시가 완료되었음을 나타내는 리프레시 완료 신호에 응답하여 상기 리프레시 어드레스를 발생하는 리프레시 어드레스 생성부;
    상기 리프레시 요청 신호에 응답하여 상기 리프레시 요청 신호 및 상기 리프레시 어드레스를 상기 뱅크 엑세스 제어부로 전송하는 리프레시 신호 전송부를 구비하는 것을 특징으로 하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 뱅크 메모리는 로우 단위로 리프레시되며,
    상기 리프레시 어드레스 생성부는 카운터인 것을 특징으로 하는 메모리 장치.
  6. 제 4 항에 있어서, 상기 뱅크 엑세스 제어부는,
    상기 리프레시 요청 신호와 상기 외부 엑세스 요청 신호를 동시에 수신하는 경우 상기 리프레시-엑세스 충돌 신호를 상기 버퍼부로 전송하며, 상기 뱅크 메모리에 대한 동작을 제어하는 뱅크 제어신호를 생성하는 리프레시-엑세스 중재부;
    상기 리프레시 요청 신호, 상기 리프레시 어드레스, 및 상기 뱅크 제어신호에 응답하여 상기 뱅크 메모리에 대한 리프레시를 수행하는 리프레시 수행부; 및
    상기 외부 엑세스 요청 신호 및 상기 뱅크 제어신호에 응답하여 상기 뱅크 메모리에 대한 외부 엑세스를 수행하는 외부 엑세스 수행부를 구비하는 것을 특징으로 하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 뱅크 제어신호는 상기 리프레시 요청 신호와 상기 외부 엑세스 요청 신호를 동시에 수신하지 않는 경우에는 리프레시 요청 신호에 응답하여 상기 뱅크 메모리에 대한 리프레시가 수행되도록 하거나 또는 외부 엑세스 요청 신호에 응답하여 상기 뱅크 메모리에 대한 외부 엑세스가 수행되도록 하며, 동시에 수신하는 경우 상기 뱅크 메모리와 상기 버퍼 메모리 간의 엑세스를 제어하고 상기 리프레시 지시 신호에 응답하여 상기 뱅크 메모리에 대한 리프레시가 수행되도록 하는 것을 특징으로 하는 메모리 장치.
  8. 제 1 항에 있어서, 상기 버퍼부는,
    복수의 메모리 셀들을 구비하는 버퍼 메모리; 및
    상기 리프레시-엑세스 충돌 신호에 응답하여 상기 버퍼-뱅크 어드레스와 상기 버퍼 데이터 유효 정보의 유효 여부를 판단하고 상기 동시에 수신하는 뱅크에 대한 외부 엑세스를 수행하며 상기 리프레시 지시 신호를 상기 동시에 수신하는 뱅크로 전송하는 버퍼 제어부를 구비하는 것을 특징으로 하는 메모리 장치.
  9. 제 8 항에 있어서, 상기 버퍼 제어부는,
    상기 리프레시-엑세스 충돌 신호에 응답하여 상기 버퍼-뱅크 어드레스와 상기 동시에 수신하는 뱅크의 어드레스를 비교하고 버퍼-뱅크 어드레스의 유효 여부를 판단하는 버퍼 뱅크 유효 판정부;
    상기 버퍼-뱅크 어드레스가 유효하다고 판정하는 경우 상기 버퍼 데이터 유효 정보에 응답하여 상기 버퍼에 저장된 데이터들이 유효한지 여부를 판단하는 버퍼 데이터 유효 판정부; 및
    상기 버퍼 뱅크 유효 판정부 및 상기 버퍼 데이터 유효 판정부의 판정에 응답하여 상기 동시에 수신하는 뱅크에 대한 외부 엑세스를 수행하고 상기 리프레시 지시 신호를 상기 동시에 수신하는 뱅크로 전송하는 버퍼 엑세스 제어부를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제 9 항에 있어서, 상기 외부 엑세스가 기입 엑세스인 경우 상기 버퍼 엑세스 제어부는,
    버퍼-뱅크 어드레스가 유효하면 상기 기입 엑세스를 수행하는 동시에 상기 리프레시 지시 신호를 상기 동시에 수신하는 뱅크로 전송하며,
    버퍼-뱅크 어드레스가 유효하지 않으면 상기 버퍼 메모리에 저장된 데이터를 상기 버퍼-뱅크 어드레스에 대응하는 뱅크의 뱅크 메모리로 저장시킨 후, 상기 기입 엑세스를 수행하는 동시에 상기 리프레시 지시 신호를 상기 동시에 수신하는 뱅크로 전송하는 것을 특징으로 하는 메모리 장치.
  11. 제 9 항에 있어서, 상기 외부 엑세스가 판독 엑세스인 경우 상기 버퍼 엑세스 제어부는,
    상기 버퍼-뱅크 어드레스가 유효하지 않으면 상기 버퍼 메모리에 저장된 데이터를 상기 버퍼-뱅크 어드레스에 대응하는 뱅크의 뱅크 메모리로 저장시키고, 상기 판독 엑세스가 요청된 뱅크의 데이터를 상기 버퍼 메모리로 저장한 후, 상기 판독 엑세스를 수행하는 동시에 상기 리프레시 지시 신호를 상기 동시에 수신하는 뱅크로 전송하며,
    상기 버퍼-뱅크 어드레스가 유효하고 상기 버퍼 데이터가 유효하지 않으면, 상기 판독 엑세스가 요청된 뱅크의 데이터를 상기 버퍼 메모리로 저장한 후, 상기 판독 엑세스를 수행하는 동시에 상기 리프레시 지시 신호를 상기 동시에 수신하는 뱅크로 전송하며,
    상기 버퍼-뱅크 어드레스가 유효하고 상기 버퍼 데이터가 유효하면, 상기 판독 엑세스를 수행하는 동시에 상기 리프레시 지시 신호를 상기 동시에 수신하는 뱅크로 전송하는 것을 특징으로 하는 메모리 장치.
  12. 복수의 뱅크들과 버퍼를 구비하는 메모리 장치에서 리프레시를 제어하는 방법에 있어서,
    리프레시 시작 신호를 발생한 후 소정의 주기를 갖는 리프레시 요청 신호를 발생하는 단계;
    상기 복수의 뱅크들 중 외부 엑세스 요청 신호와 상기 리프레시 요청 신호를 동시에 수신하는 뱅크가 있는지 판단하는 단계; 및
    동시에 수신하는 뱅크가 없다면 상기 복수의 뱅크들에서는 상기 리프레시 요청 신호에 응답하여 리프레시를 수행하는 단계; 및
    동시에 수신하는 뱅크가 있다면 상기 동시에 수신하는 뱅크는 리프레시-엑세스 충돌 신호를 상기 버퍼로 전송하고, 상기 버퍼에서 외부 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계를 구비하는 것을 특징으로 하는 리프레시 방법.
  13. 제 12 항에 있어서, 상기 외부 엑세스가 기입 엑세스인 경우 상기 버퍼에서 외부 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계는,
    상기 버퍼부에 저장된 버퍼 데이터와 동일한 데이터가 저장된 뱅크의 어드레스를 나타내는 버퍼-뱅크 어드레스가 유효한지 여부 판단하는 단계; 및
    상기 버퍼-뱅크 어드레스가 유효하면, 상기 버퍼에서 상기 기입 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계; 및
    상기 버퍼-뱅크 어드레스가 유효하지 않으면, 상기 버퍼 데이터를 버퍼-뱅크 어드레스에 대응하는 뱅크에 저장시킨 후 상기 버퍼에서 상기 기입 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계를 구비하는 것을 특징으로 하는 리프레시 방법.
  14. 제 12 항에 있어서, 상기 외부 엑세스가 판독 엑세스인 경우 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계는,
    상기 버퍼부에 저장된 버퍼 데이터와 동일한 데이터가 저장된 뱅크의 어드레스를 나타내는 버퍼-뱅크 어드레스가 유효한지 여부 판단하는 단계; 및
    상기 버퍼-뱅크 어드레스가 유효하지 않으면, 상기 버퍼 데이터를 버퍼-뱅크 어드레스에 대응하는 뱅크에 저장시키고 상기 판독 엑세스가 요청된 뱅크의 데이터를 상기 버퍼에 저장한 후, 상기 버퍼에서 상기 판독 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계; 및
    상기 버퍼-뱅크 어드레스가 유효하면 버퍼에서 상기 버퍼에 저장된 버퍼 데이터가 유효한지 판단하여 상기 판독 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계를 구비하는 것을 특징으로 하는 리프레시 방법.
  15. 제 14 항에 있어서, 상기 버퍼 데이터가 유효한지 판단하여 리프레시를 수행하는 단계는,
    상기 버퍼 데이터가 유효한지 판단하는 단계;
    상기 버퍼 데이터가 유효하면, 상기 버퍼에서 상기 판독 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계; 및
    상기 버퍼 데이터가 유효하지 않으면, 상기 판독 엑세스가 요청된 뱅크의 데 이터를 상기 버퍼로 저장한 후 버퍼에서 상기 판독 엑세스를 수행하는 동시에 상기 동시에 수신하는 뱅크에서 리프레시를 수행하는 단계를 구비하는 것을 특징으로 하는 리프레시 방법.
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