CN1822224B - 能利用缓冲器刷新数据的存储器装置及其刷新方法 - Google Patents

能利用缓冲器刷新数据的存储器装置及其刷新方法 Download PDF

Info

Publication number
CN1822224B
CN1822224B CN200510131599.3A CN200510131599A CN1822224B CN 1822224 B CN1822224 B CN 1822224B CN 200510131599 A CN200510131599 A CN 200510131599A CN 1822224 B CN1822224 B CN 1822224B
Authority
CN
China
Prior art keywords
refresh
memory bank
bank
buffer
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200510131599.3A
Other languages
English (en)
Other versions
CN1822224A (zh
Inventor
表锡洙
郑铉泽
河旻烈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1822224A publication Critical patent/CN1822224A/zh
Application granted granted Critical
Publication of CN1822224B publication Critical patent/CN1822224B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1636—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40607—Refresh operations in memory devices with an internal cache or data buffer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

一种集成电路存储器装置包括在存储器系统中的多个存储器与一个刷新控制器。刷新控制器被配置来生成刷新请求信号。多个存储器包括对刷新请求信号作出响应的多个存储器的存储体。附加的存储器包括缓冲器单元，其被配置来响应从多个存储器的存储体的第一个存储体收到刷新-访问中断信号，生成给多个存储器的存储体的第一个存储体的刷新指示信号，并接收对多个存储器的存储体的第一个存储体进行寻址的缓冲器写数据。多个存储器的存储体和该缓冲器单元可以是分开的DRAM芯片。

Description

能利用缓冲器刷新数据的存储器装置及其刷新方法
技术领域
本发明涉及存储器装置，尤其涉及经历周期刷新操作的存储器装置。
背景技术
被广泛地用于在计算机中存储数据的随机存取存储器装置常常被分为DRAM(动态RAM)或SRAM(静态RAM)。DRAM包括每一个由电容器和晶体管组成的多个存储器单元，其存储一位数据。通常，DRAM包括被布置为行-列格式的多个存储器单元存储体(bank)。存储体可以由共享定时控制信号的一个或更多的DRAM块组成，存储体中排列的存储器单元共享地址并且控制信号线以及数据总线。担当独立芯片的每一个存储体具有行解码器和列解码器并且可以独立地作为DRAM操作。
在DRAM中所存储的数据依据在单元电容器上所积累的电荷的电平而具有高电平(“1”)或低电平(“0”)。然而，因为在电容器上累积的电荷被逐渐放电，在预定时间之后确定数据的逻辑电平可能变得困难。因此，必须周期地执行用于放大和保持所存储的数据的刷新操作。
这里，从在电容器上累积的电荷开始被放电时到数据的逻辑电平(“0”或“1”)不能被可靠地确定时所测量的时间被称为一个刷新期(fresh period)。用来刷新DRAM所有行花费的周期数被称为刷新周期(fresh cycle)。同时，刷新间隔是在当每隔预定时间执行刷新操作时的刷新周期之间的时间间隔。
多个存储体具有相同的配置。在每一个存储体中，一行一行地执行刷新。因为每一个存储体独立地操作，当在一个存储体中执行读操作时，可以在另一个存储体中执行写或刷新操作。图1示出了利用传统刷新方法的传统存储器装置100。参照图1，存储器装置100包括：刷新控制器110、刷新-访问裁决单元130、包括高速缓存存取单元CSA和高速缓存存储器CSM的高速缓存150、以及分别包括存储体存取单元BKA-0至BKA-(N-1)和存储体存储器BKM-1至BKM-(N-1)的多个存储体170-0至170-(N-1)。
刷新控制器110发送用于刷新多个存储体170-1至170-(N-1)的刷新请求信号RQS。刷新-访问裁决单元130裁决多个存储体170-0至170-(N-1)的刷新和访问操作。即，如果发出刷新请求，则刷新-访问裁决单元130允许多个存储体170-0至170-(N-1)被刷新，并且如果对特定存储体的外部访问被请求，则允许通过高速缓存访问特定的存储体。然而，如果特定存储器存储体的外部访问(用于将数据写入存储器的写访问和用于从存储器中读出数据的读访问)和刷新操作被同时请求时，则外部访问被限制，这恶化了整个系统的性能。
发明内容
本发明提供一种存储器装置，其在相同存储器存储体的外部访问和刷新操作同时被请求时，在利用缓冲器处理对存储器存储体的外部访问的同时，能通过刷新存储器存储体执行刷新操作。本发明也提供了一种刷新方法，其在相同存储器存储体的外部访问和刷新操作同时被请求时，在利用缓冲器处理对存储器存储体的外部访问的同时，能通过刷新存储器存储体有效地执行刷新操作。
依据本发明的一个方面，提供了一种存储器装置，其包括多个存储体、刷新控制器、一个缓冲器单元、以及一个存储单元。该刷新控制器生成用于开始刷新操作的刷新开始信号和具有预定期间的刷新请求信号。如果在多个存储体之间存在同时接收外部访问请求信号和刷新请求信号的存储体，则缓冲器单元在处理对存储体的外部访问时，生成指示存储体刷新的刷新指示信号。存储单元存储代表存储体地址的缓冲器-存储体地址与指示存储在缓冲器单元中的数据是否有效的缓冲器数据有效性信息，在该存储体中存储了与在缓冲器单元中存储的数据相同的数据。存储体将刷新-访问中断信号发送至缓冲器单元。
多个存储体的每一个包括存储体存储器与存储体控制器。存储体控制器包括存储体刷新控制器与存储体访问控制器。存储体刷新控制器生成刷新地址并输出刷新地址与刷新请求信号，该刷新地址代表存储体存储器中将被刷新的存储器单元的地址。存储体访问控制器响应于刷新请求信号和/或外部访问请求信号，处理对存储体存储器的外部访问或者刷新相应于刷新地址的存储器单元。
存储体访问控制器包括刷新-访问裁决单元、刷新处理器、以及外部访问处理器。当同时收到刷新请求信号与外部访问请求信号时，刷新-访问裁决单元将刷新-访问中断信号发送至缓冲器单元，并生成控制存储体存储器操作的存储体控制信号。当刷新请求信号与外部访问请求信号不被同时收到时，控制信号响应于刷新请求信号允许存储体存储器被刷新，或者响应于外部访问请求信号允许对存储体存储器的外部访问被处理。而且，当刷新请求信号与外部访问请求信号被同时接收时，控制信号控制存储体存储器与缓冲器存储器之间的访问并允许存储体存储器被刷新以响应刷新指示信号。
缓冲器单元包括缓冲器存储器和缓冲器控制器。缓冲器控制器包括缓冲器存储体有效性确定单元、缓冲器数据有效性确定单元、以及缓冲器访问控制器。缓冲器存储体有效性确定单元响应于刷新-访问中断信号，比较缓冲器-存储体地址与存储体地址，从而确定缓冲器-存储体地址是否有效。当确定缓冲器-存储体地址有效时，缓冲器数据有效性确定单元响应于缓冲器数据有效性信息，确定在缓冲器单元中存储的数据是否有效。缓冲器访问控制器响应于缓冲器存储体有效性确定单元和缓冲器数据有效性确定单元的确定结果，处理对存储体的外部访问并将刷新指示信号发送至所述存储体。
依据本发明的另一方面，提供了一种用于在包括多个存储体与一个缓冲器的存储器装置中控制刷新操作的刷新方法。在生成刷新开始信号之后，生成具有预定期间的刷新请求信号。然后对在多个存储体中是否存在同时收到外部访问请求信号和刷新请求信号的存储体进行确定。如果没有存储体同时收到外部访问请求信号和刷新请求信号，则响应于刷新请求信号刷新多个存储体。然而，如果存在同时收到外部访问请求信号和刷新请求信号的存储体，则将刷新-访问中断信号发送至缓冲器单元并在允许缓冲器单元处理外部访问时刷新所述存储体。
依据本发明的另外的实施例，提供了一种包括存储器系统中的多个存储器和一个刷新控制器的集成电路存储器装置。刷新控制器被配置来生成刷新请求信号。多个存储器包括对刷新请求信号作出响应的多个存储器的存储体。还提供了一种包括缓冲器单元的附加的存储器，该缓冲器单元被配置来响应于从多个存储器的存储体的第一个存储体收到刷新-访问中断信号，生成对多个存储器的存储体的第一个存储体的刷新指示信号并接收对多个存储器的存储体的第一个存储体寻址的缓冲器写数据。所述多个存储器的存储体和所述缓冲器单元可以是分开的DRAM芯片。
附图说明
本发明的上述与其它特征和优点将通过参照附图详细描述其示范性实施例而变得更明显，在附图中：
图1是传统的存储器装置的框图；
图2是依据本发明实施例的存储器装置的框图；
图3是图2的存储体控制器的框图；
图4是图2的缓冲器存取单元的框图；
图5是说明依据本发明实施例的刷新方法的流程图；以及
图6是说明依据本发明实施例的刷新方法的时序图。
具体实施方式
现在将在此参照附图更全面地描述本发明，其中示出了本发明的优选实施例。然而，本发明可以用多种不同的形式实现并且不应当被解释为局限于在此提出的实施例；相反，提供这些实施例，使得此公开充分和完整，并且将本发明的范围完全地传达给本领域技术人员。贯穿全文相同的参考标号指相同的元件，并且信号线和在其上的信号可以由相同的参考符号引用。信号也可以是同步的和/或进行子布尔(minor Boolean)运算(例如，求逆(inversion))而不被认为是不同的信号。
图2是依据本发明实施例的存储器装置200的框图。存储器装置200包括：刷新控制器210、存储单元230、缓冲器单元250、以及多个存储体270-0至270-(N-1)。缓冲器单元250包括缓冲器控制器BFC和缓冲器存储器BFM。各个存储体270-0至270-(N-1)分别包括存储体控制器BKC0至BKC(N-1)和存储体存储器BKM0至BKM(N-1)。缓冲器存储器BFM可以被实现为如同存储体存储器BKM0至BKM(N-1)那样的DRAM，但也可以被实现为SRAM。如果缓冲器存储器BFM被实现为DRAM，则缓冲器存储器BFM应当被周期刷新。当同时收到用于其缓冲器单元的刷新请求和外部访问请求时，缓冲器存储器BFM首先执行刷新。
刷新控制器210生成用于刷新多个存储体270-0至270-(N-1)和缓冲器单元250的信号，并通过刷新总线将信号发送至各个存储体270-0至270-(N-1)和缓冲器单元250。在说明的实施例中，用于刷新的信号包括具有预定刷新期的刷新开始信号RSS和具有预定期间的刷新请求信号RQS，然而，也可以生成其它信号。
这里，设置预定的刷新期使得可以在DRAM单元的电容器中积累的数据的逻辑电平(“0”或“1”)由于数据位的放电而变得不可读之前发送下一个刷新开始信号RSS。设置刷新请求信号RQS的预定期间，使得在刷新开始信号RSS和下一个刷新请求信号RQS之间的时间间隔期间可以刷新所有的存储体存储器BKM0至BKM(N-1)中所有预定的刷新单元。
预定的刷新单元可以是以行-列的格式布置的存储体存储器BKM0至BKM(N-1)的行。通常，在分布式的刷新方法中，按每一行执行刷新。在本实施例中，使用响应于刷新请求而刷新行的分布式刷新方法，然而，本发明不限于分布式刷新方法。在预定的刷新期期间，比存储体存储器BKM0至BKM(N-1)的行数更频繁地发送刷新请求信号RQS。
同时，外部访问信号通过外部访问总线被发送至各个存储体270-0至270-(N-1)。外部访问信号包括用于请求外部访问的外部访问请求信号ACQ、指示请求的外部访问信号是请求写访问的信号还是请求读访问的信号的命令信号、以及为执行外部访问所要求的诸如请求访问存储体或存储体存储器BKM0至BKM(N-1)的地址之类的所有信号。
多个存储体270-0至270-(N-1)分别包括用于控制存储体270-0至270-(N-1)操作的存储体控制器BKC0至BKC(N-1)和用于存储数据的存储体存储器BKM0至BKM(N-1)。多个存储体270-0至270-(N-1)的每一个可以响应于外部访问信号和/或刷新请求信号RQS，而独立地处理外部访问和/或刷新操作。各个存储体控制器BKC0至BKC(N-1)分别控制各自的存储体存储器BKM0至BKM(N-1)的外部访问和刷新操作。如果每一个存储体的外部访问和刷新操作不被同时请求，则存储体控制器BKC0至BKC(N-1)将独立地执行请求的操作。例如，如果对特定存储体的外部访问被请求，则存储体控制器BKC0至BKC(N-1)中相应的存储体控制器处理该外部访问。如果特定存储体的刷新被请求，则存储体控制器BKC0至BKC(N-1)中相应的存储体控制器刷新该特定的存储体。在本实施例中，在不利用高速缓存的情况下处理外部访问，然而，替换的实施例可以使用高速缓存。
相比之下，如果对特定存储体的外部访问和刷新操作被同时请求(即，如果外部访问请求信号ACQ和刷新请求信号RQS被同时输入到特定的存储体中)，则由于在选择的存储体内不能同时执行这些操作，所以相应的存储体控制器将用于通知外部访问和刷新操作被同时请求的刷新-访问中断信号CIS发送至缓冲器单元250。缓冲器单元250响应于刷新-访问中断信号CIS处理请求的外部访问，并生成用于刷新特定存储体的刷新指示信号RIS，这确保将以及时的方式执行刷新操作。
存储单元230存储缓冲器数据有效性信息BFDVLD和缓冲器-存储体地址BFKADD。缓冲器-存储体地址BFKADD是存储体存储器的地址，在该存储体存储器中将要存储与相应缓冲器存储器中所存储的缓冲器数据相对应的数据。缓冲器数据有效性信息BFDVLD是指示相应的缓冲器数据是否有效的信息。
缓冲器单元250包括缓冲器控制器BFC和缓冲器存储器BFM。缓冲器控制器BFC响应于刷新-访问中断信号CIS，首先处理对同时对其请求外部访问和刷新操作的特定存储体的外部访问，生成指示刷新特定存储体的刷新指示信号RIS，并将刷新指示信号RIS传送至特定的存储体。然后，缓冲器单元250基于在存储单元230中存储的缓冲器数据有效性信息BFDVLD和缓冲器-存储体地址BFKADD，处理外部访问。
图3是图2的存储体控制器BKC0至BKC(N-1)的框图。每一个存储体控制器BKC0至BKC(N-1)包括存储体刷新控制器310和存储体访问控制器330。存储体刷新控制器310包括刷新地址发生器311和刷新信号发送器313。存储体访问控制器330包括刷新-访问裁决单元331、刷新处理器333、以及外部访问处理器335。存储体刷新控制器310生成刷新所需的信号RQS并将该信号传送至存储体访问控制器330。存储体访问控制器330响应于从存储体刷新控制器310传送的信号RQS和外部访问请求信号ACQ，处理用于存储体存储器BKM0至BKM(N-1)中的相应一个的刷新操作或外部访问。
在本实施例中，各个存储体存储器BKM0至BKM(N-1)能够被刷新，使得每一存储体存储器BKM0至BKM(N-1)的每一行通过刷新操作被顺序刷新。存储体存储器BKM0至BKM(N-1)响应于刷新开始信号RSS开始被刷新。图3的刷新地址发生器311接收刷新开始信号RSS，生成将被刷新的存储体存储器BKM0至BKM(N-1)的行地址(刷新地址：RADD)，并将刷新地址RADD发送至刷新信号发送器313。从存储体存储器BKM0至BKM(N-1)的第一行顺序地设置刷新地址RADD。即，刷新地址发生器311响应于刷新开始信号RSS而被复位并将相应于存储体存储器BKM0至BKM(N-1)第一行的刷新地址RADD发送至刷新信号发送器313。如果存储体存储器BKM0至BKM(N-1)第一行的刷新被完成，则存储体访问控制器330的刷新处理器333将通知第一行的刷新被完成的刷新完成信号RFS发送至刷新地址发生器311。然后刷新地址发生器311响应于刷新完成信号RFS，生成存储体存储器BKM0至BKM(N-1)的第二行的刷新地址RADD，并将下一个刷新地址RADD发送至刷新信号发送器313。以类似的顺序方式，刷新地址发生器311生成存储体存储器BKM0至BKM(N-1)所有行的刷新地址RADD，并将刷新地址RADD发送至刷新信号发送器313。在存储体存储器BKM0至BKM(N-1)的所有行已经被刷新之后，刷新地址发生器311不再生成刷新地址RADD。此后，当刷新地址发生器311收到刷新开始信号RSS时，刷新地址发生器311被复位并且重复上述操作。在本发明的一些实施例中，刷新地址发生器311可以是响应于刷新开始信号RSS而被复位的计数器。一旦复位，计数器将复位值作为存储体存储器BKM0至BKM(N-1)第一行的刷新地址RADD发送至刷新信号发送器313。然后，如果第一行的刷新被完成，则存储体访问控制器330的刷新处理器333将刷新完成信号RFS发送至刷新地址发生器311。计数器响应于刷新完成信号RFS计数到下一个刷新地址RADD，并将更新的计数作为存储体存储器BKM0至BKM(N-1)第二行的刷新地址RADD发送至刷新信号发送器313。因此，计数器生成存储体存储器BKM0至BKM(N-1)所有行的刷新地址RADD，并将刷新地址RADD发送至刷新信号发送器313。在存储体存储器BKM0至BKM(N-1)的所有行被刷新之后，计数器停止其计数操作，响应于新的刷新开始信号RSS被复位，然后重复上述操作。
刷新信号发送器313将从刷新地址发生器311收到的刷新地址RADD和从刷新控制器210收到的刷新请求信号RQS发送至存储体访问控制器330。刷新-访问裁决单元331依据同一存储体的刷新请求信号RQS和访问请求信号ACQ是否被同时收到，生成用于控制刷新与访问操作的控制信号(控制)，并将该控制信号发送至刷新处理器333和外部访问处理器335。如果仅请求相应的存储体的刷新，则刷新-访问裁决单元331允许刷新处理器333刷新相应的存储体，如果仅请求对相应的存储体的外部访问，则刷新-访问裁决单元331允许外部访问处理器335处理该外部访问。
然而，如果同一存储体的刷新操作和外部访问被同时请求，则刷新-访问裁决单元331将指示已经同时接收到刷新请求和外部访问请求的刷新-访问中断信号CIS发送至缓冲器单元250，以便在选定的存储体进行刷新操作的同时允许缓冲器单元250处理外部访问。缓冲器单元250基于缓冲器-存储体地址BFKADD和缓冲器数据有效性信息BFDVLD处理外部访问，并生成刷新指示信号RIS以指示相应的存储体的刷新应当开始。
刷新处理器333响应于刷新请求信号RQS和从刷新-访问裁决单元331收到的控制信号控制，刷新相应于刷新地址RADD的存储体存储器BKM0至BKM(N-1)的行。外部访问处理器335响应于外部访问请求(读或写)和从刷新-访问裁决单元331收到的控制信号来处理外部访问。外部访问可以是外部写访问或外部读访问。用于处理读和写访问的操作对本领域技术人员来说是公知的，因此这些操作的详细描述被省略。
图4是图2的缓冲器控制器BFC的框图。缓冲器控制器BFC包括缓冲器存储体有效性确定单元410、缓冲器数据有效性确定单元430、以及缓冲器访问控制器450。缓冲器访问控制器450响应于刷新-访问中断信号CIS，基于缓冲器-存储体地址BFKADD和缓冲器数据有效性信息BFDVLD来控制用于处理外部访问的操作，并控制对其同时请求外部访问和刷新操作的相应存储体的刷新。缓冲器-存储体有效性确定单元410确定存储在存储单元230中的缓冲器-存储体地址BFKADD是否等于对其请求外部访问的存储体的地址。如果两个地址相同，则缓冲器-存储体有效性确定单元410输出缓冲器-存储体命中信号。如果地址不同，则缓冲器-存储体有效性确定单元410输出缓冲器-存储体未命中信号。缓冲器数据有效性确定单元430响应于缓冲器-存储体命中信号，基于缓冲器数据有效性信息BFDVLD确定缓冲器单元中的缓冲器数据是否有效。如果缓冲器数据有效，则缓冲器数据有效性确定单元430输出缓冲器命中信号，如果缓冲器数据无效，则缓冲器数据有效性确定单元430输出缓冲器未命中信号。
在写访问的情况下，缓冲器访问控制器450依据缓冲器存储体有效性确定单元410的输出而执行不同的操作。如果缓冲器存储体有效性确定单元410输出缓冲器存储体命中信号，则缓冲器访问控制器450将收到的外部数据写入缓冲器存储器BFM。
用此方法，缓冲器-存储体有效性确定单元410允许缓冲器单元250处理写访问，并且同时将刷新指示信号RIS发送至对其同时请求刷新操作和外部访问的特定存储体的刷新-访问裁决单元331。特定存储体的刷新-访问裁决单元331允许刷新处理器333刷新相应的存储体存储器。
相比之下，如果缓冲器-存储体有效性确定单元410输出缓冲器存储体未命中信号，则缓冲器访问控制器450将当前的缓冲器数据发送至相应于缓冲器-存储体地址BFKADD的存储体存储器，并请求刷新-访问裁决单元331将缓冲器数据存储至存储体存储器中。在缓冲器数据被存储至存储体存储器之后，缓冲器访问控制器450将对其请求外部写访问的存储体的地址存储在存储单元中，并且在将收到的外部数据写入缓冲器单元中时，将刷新指示信号RIS发送至对其同时请求刷新操作和外部访问的特定存储体的刷新-访问裁决单元331。
在读访问的情况下，依据缓冲器-存储体有效性确定单元410和缓冲器数据有效性确定单元430的输出执行不同的操作。缓冲器数据有效性确定单元430响应于缓冲器存储体命中信号确定缓冲器数据是否有效。如果缓冲器数据有效，则缓冲器数据有效性确定单元430输出缓冲器命中信号，如果缓冲器数据无效，则缓冲器数据有效性确定单元430输出缓冲器未命中信号。如果收到缓冲器命中信号，则缓冲器访问控制器450将存储在缓冲器存储器中的数据输出到外面，并且在处理外部读访问时，将刷新指示信号RIS发送至对其同时请求刷新操作和外部访问的特定存储体的刷新-访问裁决单元331。如果收到缓冲器未命中信号，则通过高速缓存执行与读访问处理类似的外部读访问处理。即，缓冲器访问控制器450向刷新-访问裁决单元331请求存储在对其请求读访问的存储体的地址中的数据，并将存储在该存储体中的数据存储在缓冲器存储器BFM相应的地址中。在将数据存储在缓冲器存储器BFM中之后，缓冲器访问控制器450将存储在缓冲器存储器BFM中的数据输出到外面，并且当处理外部读访问时，将刷新指示信号RIS发送至对其同时请求刷新操作和外部访问的特定存储体的刷新-访问裁决单元331。
同时，如果收到缓冲器-存储体未命中信号，则缓冲器访问控制器450将当前的缓冲器数据发送至相应于缓冲器-存储体地址BFKADD的存储体的存储体存储器，并且请求刷新-访问裁决单元331将缓冲器数据存储在存储体存储器中。如果缓冲器数据被存储在存储体存储器中，则缓冲器访问控制器450向刷新-访问裁决单元331请求对其请求读访问的存储体的地址中所存储的数据，并将存储在该存储体中的数据存储在缓冲器存储器BFM相应的地址中。在缓冲器数据被存储在缓冲器存储器BFM之后，缓冲器访问控制器450将存储在缓冲器存储器BFM中的数据输出到外面，并且当处理外部读访问时，将刷新指示信号RIS发送至对其同时请求刷新操作和外部访问的特定存储体的刷新-访问裁决单元331。
图5是说明依据本发明实施例的刷新方法的流程图。将参照图2到5详细描述刷新方法。为了刷新多个存储体270-0至270-(N-1)，首先，刷新控制器210将刷新开始信号RSS发送至多个存储体270-0至270-(N-1)以通知刷新操作开始，然后将具有预定期间的刷新请求信号RQS发送至多个存储体270-0至270-(N-1)(操作S501)。同时，多个存储体270-0至270-(N-1)的每一个可以收到外部访问请求信号ACQ以及刷新请求信号RQS。
在收到刷新请求信号RQS之后，多个存储体270-0至270-(N-1)的每一个确定刷新请求信号RQS和外部请求信号ACQ是否被同时收到(操作S503和S515)。如果刷新请求信号RQS和外部访问请求信号ACQ不被同时收到，则多个存储体270-0至270-(N-1)的每一个依据收到的信号处理外部访问或执行刷新操作(操作S523)。
如果多个存储体270-0至270-(N-1)的至少一个同时收到刷新请求信号RQS和外部访问请求信号ACQ，则依据请求的外部访问是写访问还是读访问来执行不同的刷新操作。如果刷新操作和外部读访问被同时请求，则缓冲器控制器BFC确定是否收到缓冲器-存储体命中信号(操作S505)。如果没有收到缓冲器-存储体命中信号，则缓冲器控制器BFC将当前的缓冲器数据发送至相应于当前的缓冲器-存储体地址BFKADD的存储体，并将缓冲器数据存储在该存储体相应的存储体存储器中(操作S507)。在将缓冲器数据存储在存储体存储器之后，缓冲器控制器BFC将对其请求外部读访问的特定存储体的数据存储在缓冲器存储器中(操作S509)，接着允许特定存储体当处理外部读访问时被刷新(操作S513)。
如果收到缓冲器-存储体命中信号，则缓冲器控制器BFC确定是否收到缓冲器命中信号(操作S511)。如果收到缓冲器命中信号，则缓冲器控制器BFC在允许缓冲器单元处理外部读访问的同时，也允许相应的存储体被刷新(操作S513)。然而，如果没有收到缓冲器命中信号，则缓冲器控制器BFC将对其请求外部读访问的存储体的数据存储在缓冲器存储器中(操作S509)，接着允许存储体在允许缓冲器单元处理外部读访问时被刷新(操作S513)。
可替换地，如果同时收到刷新请求和外部写访问，则缓冲器控制器BFC确定是否收到缓冲器-存储体命中信号(操作S515和S517)。如果没有收到缓冲器-存储体命中信号，则缓冲器控制器BFC将缓冲器数据发送至相应于当前的缓冲器-存储体地址BFKADD的存储体，并且将缓冲器数据存储到相应的存储体存储器(操作S519)。在将缓冲器数据存储在存储体存储器之后，缓冲器控制器BFC将请求被写的数据写入缓冲器存储器，并且允许存储体在允许缓冲器单元处理外部写访问时被刷新(操作S521)。
然而，如果收到缓冲器-存储体命中信号(操作S517)，则缓冲器控制器BFC将请求被写的数据写入缓冲器存储器，并且允许存储体在允许缓冲器单元处理外部写访问时被刷新(操作S521)。
图6是在根据本发明实施例的刷新方法执行刷新时的时序图。在图6中，刷新期是3ms并且每17个时钟发送一个刷新请求信号RQS。如图6所示，当刷新期的开始信号被发送时，存储体3处理读操作，而当执行存储体3的读操作时，发送刷新请求信号RQS。这里，当执行写操作时刷新其它存储体，然而，存储体3持续处理读访问，并且缓冲器控制器BFC也响应于对存储体3的访问生成缓冲器未命中信号，使得存储体3被保持在不可刷新的状态。
其后，如果其它存储体的写和刷新操作完成，则存储体3独占相应的缓冲器并相继被刷新，直至被完全刷新。由于当存储体3的刷新完成时，所有存储体的刷新完成，所以不执行刷新操作直到下一个刷新期的开始信号被发送。
如上所述，依据本发明的存储器装置，当对同一存储体的外部访问和刷新操作被同时请求时，通过利用缓冲器处理外部访问的同时刷新存储体，可能有效地执行刷新操作。而且，依据本发明的存储器装置，通过响应于具有短期间的刷新请求信号来执行刷新操作，可能确保向其频繁地请求外部操作的存储器中的所有存储体刷新。
尽管参照本发明的示范性实施例已具体示出和描述了本发明，但是本领域普通技术人员将理解，在不背离由权利要求限定的本发明的精神和范围的情况下，可以对其进行形式和细节上的各种变化。

Claims (20)

1.一种集成电路存储器系统，包括：
刷新控制器，其被配置来生成刷新请求信号；
多个存储器的存储体，其对刷新请求信号作出响应；以及
缓冲器单元，其被配置来响应于从多个存储器的存储体的第一个存储体收到刷新-访问中断信号，生成给多个存储器的存储体的第一个存储体的刷新指示信号并接收对多个存储器的存储体的第一个存储体进行寻址的缓冲器写数据。
2.如权利要求1所述的存储器系统，其中所述多个存储器的存储体和所述缓冲器单元对外部访问请求信号ACQ作出响应。
3.如权利要求1所述的存储器系统，其中所述多个存储器的存储体的第一个存储体被配置来响应于在读访问请求和刷新请求信号之间检测时间重叠，生成刷新-访问中断信号。
4.如权利要求1所述的存储器系统，其中所述多个存储器的存储体的第一个存储体被配置来响应于在写访问请求和刷新请求信号之间检测时间重叠，生成刷新-访问中断信号。
5.如权利要求1所述的存储器系统，其中所述多个存储器的存储体和所述缓冲器单元是分开的DRAM芯片。
6.一种存储器装置，包括：
多个存储体；
刷新控制器，其生成用于开始刷新操作的刷新开始信号和具有预定期间的刷新请求信号；
缓冲器单元，如果在多个存储体之间存在同时收到外部访问请求信号与刷新请求信号的存储体，则在对存储体进行外部访问时生成指示存储体刷新的刷新指示信号；以及
存储单元，用于存储代表存储体地址的缓冲器-存储体地址和指示存储在缓冲器单元中的数据是否有效的缓冲器数据有效性信息，在该存储体中，存储了与缓冲器单元中所存储的数据相同的数据，
其中，该存储体发送刷新-访问中断信号到所述缓冲器单元。
7.如权利要求6所述的存储器装置，其中多个存储体的每一个包括：
存储体存储器，其包括多个存储器单元；以及
存储体控制器，其响应于外部访问请求信号和/或刷新请求信号，处理存储体存储器的外部访问或刷新操作。
8.如权利要求7所述的存储器装置，其中所述存储体控制器包括：
存储体刷新控制器，其生成刷新地址并输出刷新地址与刷新请求信号，所述刷新地址代表在其中执行刷新操作的存储器单元的地址；以及
存储体访问控制器，其响应于刷新请求信号和/或外部访问请求信号，处理对存储体存储器的外部访问或执行相应于刷新地址的存储器单元的刷新。
9.如权利要求8所述的存储器装置，其中所述存储体刷新控制器包括：
刷新地址发生器，其响应于刷新开始信号而被初始化，响应于来自存储体访问控制器的通知刷新完成的刷新完成信号而生成刷新地址；以及
刷新信号发送器，其响应于刷新请求信号，将刷新请求信号和刷新地址发送至存储体访问控制器。
10.如权利要求9所述的存储器装置，其中所述刷新地址发生器是计数器。
11.如权利要求9所述的存储器装置，其中所述存储体访问控制器包括：
刷新-访问裁决单元，当同时收到刷新请求信号与外部访问请求信号时，将刷新-访问中断信号发送至缓冲器单元，并生成用于控制存储体存储器操作的存储体控制信号；
刷新处理器，其响应于刷新请求信号、刷新地址、以及存储体控制信号刷新存储体存储器；以及
外部访问处理器，其响应于外部访问请求信号与存储体控制信号来处理对存储体存储器的外部访问。
12.如权利要求11所述的存储器装置，其中所述存储体控制信号在刷新请求信号与外部访问请求信号不被同时收到时，响应于刷新请求信号而允许处理存储体存储器被刷新或响应于外部访问请求信号而允许处理对存储体存储器的外部访问，而在刷新请求信号与外部访问请求信号被同时收到时，控制在存储体存储器与缓冲器单元之间的访问并允许存储体存储器被刷新以响应刷新指示信号。
13.如权利要求6所述的存储器装置，其中所述缓冲器单元包括：
缓冲器存储器，其包括多个存储器单元；以及
缓冲器控制器，用于确定缓冲器-存储体地址与缓冲器数据有效性信息是否有效，处理对同时收到外部访问请求信号与刷新请求信号的存储体的外部访问，并将刷新指示信号发送至所述存储体，以响应刷新-访问中断信号。
14.如权利要求13所述的存储器装置，其中所述缓冲器控制器包括：
缓冲器存储体有效性确定单元，用于比较缓冲器-存储体地址与所述存储体地址，从而确定所述缓冲器-存储体地址是否有效；
缓冲器数据有效性确定单元，如果确定缓冲器-存储体地址有效，则响应于缓冲器数据有效性信息而确定在缓冲器单元中存储的数据是否有效；以及
缓冲器访问控制器，用于响应于刷新-访问中断信号，基于缓冲器存储体有效性确定单元和缓冲器数据有效性确定单元的确定结果，处理对存储体的外部访问并将刷新指示信号发送至所述存储体。
15.如权利要求14所述的存储器装置，其中，如果外部访问是写访问，则缓冲器访问控制器
在缓冲器-存储体地址有效时，在处理写访问的同时，将刷新指示信号发送至所述存储体，并且
在缓冲器-存储体地址无效时，将在缓冲器存储器中存储的数据存储至相应于缓冲器-存储体地址的存储体的存储体存储器，并在处理写访问的同时将刷新指示信号发送至所述存储体。
16.如权利要求14所述的存储器装置，其中，如果外部访问是读访问，则缓冲器访问控制器
在缓冲器-存储体地址无效时，将在缓冲器存储器中存储的数据存储至相应于缓冲器-存储体地址的存储体的存储体存储器，将对其请求读访问的存储体的数据存储至缓冲器存储器，接着当处理读访问的同时将刷新指示信号发送至所述存储体，
在缓冲器-存储体地址有效并且缓冲器数据无效时，将对其请求读访问的存储体的数据存储在缓冲器存储器中，并在处理读访问的同时将刷新指示信号发送至所述存储体，
在缓冲器-存储体地址有效并且缓冲器数据有效时，在处理读访问的同时将刷新指示信号发送至所述存储体。
17.一种用于在包括多个存储体和一个缓冲器的存储器装置中控制刷新操作的刷新方法，包括：
在生成刷新开始信号之后，生成具有预定期间的刷新请求信号；
确定在多个存储体中是否存在同时收到外部访问请求信号与刷新请求信号的存储体；
如果没有存储体同时收到外部访问请求信号与刷新请求信号，则响应于刷新请求信号刷新多个存储体；并且
如果存在同时收到外部访问请求信号与刷新请求信号的存储体，则将刷新-访问中断信号发送至缓冲器单元，并在允许缓冲器单元处理外部访问的同时刷新所述存储体。
18.如权利要求17所述的刷新方法，其中，如果外部访问是写访问，则刷新存储体包括：
确定代表存储体地址的缓冲器-存储体地址是否有效，该存储体存储与在缓冲器单元中存储的缓冲器数据相同的数据；
如果缓冲器-存储体地址有效，则在允许缓冲器单元处理写访问的同时刷新所述存储体；并且
如果缓冲器-存储体地址无效，则将缓冲器数据存储在相应于缓冲器-存储体地址的存储体中，并在允许缓冲器单元处理写访问的同时刷新所述存储体。
19.如权利要求17所述的刷新方法，其中，如果外部访问是读访问，则刷新所述存储体包括：
确定代表存储体地址的缓冲器-存储体地址是否有效，该存储体存储与在缓冲器单元中存储的缓冲器数据相同的数据；
如果缓冲器-存储体地址无效，则将缓冲器数据存储在相应于缓冲器-存储体地址的存储体中，将对其请求读访问的存储体的数据存储在缓冲器单元中，接着在允许缓冲器单元处理读访问的同时刷新所述存储体；以及
如果缓冲器-存储体地址有效，则确定在缓冲器单元中存储的缓冲器数据是否有效，并在允许缓冲器单元处理读访问的同时刷新所述存储体。
20.如权利要求19所述的刷新方法，其中所述确定缓冲器数据是否有效并刷新所述存储体包括：
确定缓冲器数据是否有效；
如果缓冲器数据有效，则在允许缓冲器单元处理读访问的同时刷新存储体；并且
如果缓冲器数据无效，则将对其请求读访问的存储体的数据存储在缓冲器单元中，并且在允许缓冲器单元处理读访问的同时刷新所述存储体。
CN200510131599.3A 2004-10-25 2005-10-25 能利用缓冲器刷新数据的存储器装置及其刷新方法 Active CN1822224B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040085382A KR100652380B1 (ko) 2004-10-25 2004-10-25 버퍼를 이용하여 리프레쉬하는 메모리 장치 및 그 방법
KR85382/04 2004-10-25

Publications (2)

Publication Number Publication Date
CN1822224A CN1822224A (zh) 2006-08-23
CN1822224B true CN1822224B (zh) 2010-09-29

Family

ID=36206035

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200510131599.3A Active CN1822224B (zh) 2004-10-25 2005-10-25 能利用缓冲器刷新数据的存储器装置及其刷新方法

Country Status (4)

Country Link
US (1) US7263020B2 (zh)
KR (1) KR100652380B1 (zh)
CN (1) CN1822224B (zh)
TW (1) TWI282989B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102567243A (zh) * 2011-12-12 2012-07-11 华为技术有限公司 存储设备的刷新处理方法和存储设备

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543914B1 (ko) * 2003-04-30 2006-01-23 주식회사 하이닉스반도체 리프레쉬 동작시 피크 전류를 줄일 수 있는 반도체 메모리장치
KR100809960B1 (ko) * 2006-09-28 2008-03-07 삼성전자주식회사 반도체 메모리 장치의 리프레시 회로 및 리프레시 방법
KR100806341B1 (ko) * 2006-10-18 2008-03-03 삼성전자주식회사 부분 리프레쉬 동작을 수행하는 메모리 장치 및 방법
CN101640065B (zh) * 2008-07-29 2012-07-04 国际商业机器公司 用于嵌入式dram的刷新控制器及刷新控制方法
US20120030420A1 (en) 2009-04-22 2012-02-02 Rambus Inc. Protocol for refresh between a memory controller and a memory device
TW201042467A (en) * 2009-05-26 2010-12-01 Toproot Technology Corp Ltd Enhanced pulse peripheral processor
CN102081964B (zh) * 2009-11-30 2014-12-10 国际商业机器公司 动态随机访问存储器刷新的方法和系统
KR101974108B1 (ko) * 2012-07-30 2019-08-23 삼성전자주식회사 리프레쉬 어드레스 생성기, 이를 포함하는 휘발성 메모리 장치 및 휘발성 메모리 장치의 리프레쉬 방법
CN105280215B (zh) * 2014-06-09 2018-01-23 华为技术有限公司 动态随机存取存储器dram的刷新方法、设备以及系统
KR102373544B1 (ko) 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
CN113377407B (zh) * 2020-03-10 2023-02-17 上汽通用汽车有限公司 基于posix接口的域控制器刷新方法和装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000019445A1 (en) * 1998-10-01 2000-04-06 Monolithic System Technology, Inc. Read/write buffers for complete hiding of the refresh of a semiconductor memory and method of operating same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707743B2 (en) * 1998-10-01 2004-03-16 Monolithic System Technology, Inc. Method and apparatus for completely hiding refresh operations in a DRAM device using multiple clock division
US6404694B2 (en) * 1999-08-16 2002-06-11 Hitachi, Ltd. Semiconductor memory device with address comparing functions
KR100381615B1 (ko) 2001-01-04 2003-04-26 (주)실리콘세븐 디램 캐쉬 메모리를 이용하여 리프레쉬 동작을 숨기는에스램 호환 메모리
US6757784B2 (en) 2001-09-28 2004-06-29 Intel Corporation Hiding refresh of memory and refresh-hidden memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000019445A1 (en) * 1998-10-01 2000-04-06 Monolithic System Technology, Inc. Read/write buffers for complete hiding of the refresh of a semiconductor memory and method of operating same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102567243A (zh) * 2011-12-12 2012-07-11 华为技术有限公司 存储设备的刷新处理方法和存储设备
CN102567243B (zh) * 2011-12-12 2015-03-25 华为技术有限公司 存储设备的刷新处理方法和存储设备

Also Published As

Publication number Publication date
US7263020B2 (en) 2007-08-28
CN1822224A (zh) 2006-08-23
TW200627472A (en) 2006-08-01
KR20060036510A (ko) 2006-05-02
TWI282989B (en) 2007-06-21
US20060087904A1 (en) 2006-04-27
KR100652380B1 (ko) 2006-12-01

Similar Documents

Publication Publication Date Title
CN1822224B (zh) 能利用缓冲器刷新数据的存储器装置及其刷新方法
US11315620B2 (en) Semiconductor device performing row hammer refresh operation
US8687456B2 (en) Multi-port memory based on DRAM core
CN101609438B (zh) 存储器系统、其访问控制方法和计算机程序
US7617356B2 (en) Refresh port for a dynamic memory
CN106856098B (zh) 一种用于DRAM或eDRAM刷新的装置及其方法
US7436728B2 (en) Fast random access DRAM management method including a method of comparing the address and suspending and storing requests
JP2000501536A (ja) 種々のメモリセグメント間のメモリコントロールシーケンスのタイミングを最適にするメモリコントローラユニット
JP2003007054A (ja) 半導体記憶装置
US6728157B2 (en) Semiconductor memory
CN101719104B (zh) 一种同步动态存储器的控制系统及控制方法
CN113641603A (zh) 一种基于axi协议的ddr仲裁与调度方法及系统
CN100392760C (zh) 半导体存储装置
US7093067B2 (en) DRAM architecture enabling refresh and access operations in the same bank
US6829195B2 (en) Semiconductor memory device and information processing system
US6778461B2 (en) Dynamic random access memory device externally functionally equivalent to a static random access memory
US6272067B1 (en) SRAM synchronized with an optimized clock signal based on a delay and an external clock
CN102591814A (zh) 支持多bank访问模式的dram访问控制装置和控制方法
JPH0628246A (ja) 記憶装置
CN112259141B (zh) 动态随机存取存储器的刷新方法及内存控制器、电子装置
KR100714396B1 (ko) 메모리의 처리속도를 향상시킨 컴퓨터 시스템
JPS63114000A (ja) ダイナミツク・ランダム・アクセス・メモリの制御方式
WO2023171474A1 (ja) メモリコントローラおよびメモリ制御方法
JP4463019B2 (ja) メモリ制御装置
CN114564423A (zh) 基于镜像存储的dram访问系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant