KR100809960B1 - 반도체 메모리 장치의 리프레시 회로 및 리프레시 방법 - Google Patents

반도체 메모리 장치의 리프레시 회로 및 리프레시 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 리프레시 방법에 관한 것으로서, 그 방법은 상기 뱅크들 중 적어도 하나의 뱅크에 대해 리프레시를 수행하는 뱅크 리프레시 단계, 상기 뱅크 리프레시가 수행되는 뱅크가 속하는 뱅크 그룹의 정보를 저장하는 뱅크 그룹 정보 저장 단계, 상기 뱅크 리프레시 단계 이후에 모든 뱅크 그룹들에 대해 리프레시를 수행하기 위한 올 리프레시 커맨드를 인가하는 올 리프레시 커맨드 인가 단계, 상기 뱅크 그룹 정보 저장 단계에서 저장된 뱅크 그룹의 정보와 상기 올 리프레시 커맨드 인가 단계에서 최초의 뱅크 그룹의 정보를 비교하는 뱅크 그룹 정보 비교 단계, 상기 뱅크 그룹들의 정보가 서로 일치하지 않는 경우에는 상기 최초의 뱅크그룹에 대해 리프레시를 수행한 후 나머지 뱅크 그룹에 대한 리프레시를 수행하고, 일치하는 경우에는 상기 최초의 뱅크그룹과 다른 뱅크그룹에 대한 리프레시를 먼저 수행한 후 모든 뱅크 그룹에 대한 리프레시를 수행하는 단계를 구비한다. 그리하여, 본 발명은 뱅크 그룹 리프레시 커맨드가 반도체 메모리 장치로 인가되고 나서 올 리프레시 커맨드가 인가되는 경우, 뱅크 그룹 리프레시 타임이 지켜져야 함으로 인한 칩의 동작 속도 저하, 데이터 손실, 그리고 버스 효율 저하 문제 등을 개선할 수 있다.
Figure R1020060094704
DRAM, 리프레시, 뱅크, 뱅크 그룹, 프리챠지

Description

반도체 메모리 장치의 리프레시 회로 및 리프레시 방법{Circuit for refresh of semiconductor memory device and refresh method by the same}
도 1은 일반적인 뱅크 그룹을 갖는 반도체 메모리 장치의 개략적인 구성도.
도 2는 도 1의 구성을 갖는 반도체 메모리 장치에서의 리프레시 타이밍 관계를 설명하기 위한 도면.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 리프레시 방법 및 리프레시 회로의 동작을 설명하기 위한 도면.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리프레시 방법.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리프레시 회로를 설명하기 위한 도면.
<도면의 주요부분에 대한 부호의 설명>
Fg : 뱅크 그룹 리프레시 커맨드 Fa : 올 리프레시 커맨드
tFg : 뱅크 그룹 리프레시 타임 Pg : 뱅크 그룹 피리챠지 커맨드
Act : 뱅크 그룹 액티브 커맨드 110 : 리시버
120 : 커맨드 디코더 130 : 리프레시 카운터 및 회로
140 : 뱅크 그룹 비교부 150 : 뱅크 그룹 정보 저장부
160 : 뱅크 그룹 리프레시 카운터
170 : 메모리 코어 200 : 리프레시 카운터 제어부
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 뱅크 그룹(bank group)을 갖는 반도체 메모리 장치에 있어서 리프레시(refresh) 방법 및 리프레시 회로에 관한 것이다.
일반적으로, 다양한 반도체 메모리 장치들 중 리프레시(refresh) 동작이 요구되는 디램(Dynamic Random Access Memory;DRAM)에서, 특히 뱅크 그룹을 갖는 디램은 각 뱅크 그룹마다 리프레시 카운터(refresh counter)가 할당되어 있다. 그리고, 각 뱅크 그룹은 다른 뱅크 그룹에 대해 독립적으로 동작한다.
뱅크 그룹을 갖는 디램에 있어서 리프레시는 1) 뱅크 리프레시(bank refresh), 2) 뱅크 그룹 래프레시(bank group refresh), 3) 올 리프레시(all refresh)의 세 종류로 분류해 볼 수 있다.
상기 뱅크 리프레시의 경우에는 리프레시가 요구되는 특정 뱅크에 대해 리프레시가 수행되고, 상기 뱅크 그룹 리프레시의 경우에는 리프레시가 요구되는 특정 뱅크 그룹에 대해 리프레시가 수행된다.
따라서, 상기 뱅크 리프레시와 뱅크 그룹 리프레시의 경우에는 리프레시가 요구되는 특정 뱅크 그룹에서 리프레시가 수행된다는 점에서는 공통점이 있다.
이에 비해, 상기 올 리프레시는 모든 뱅크 그룹에 대해 리프레시가 수행된다. 상기 올 리프레시의 경우, 뱅크 그룹에 할당된 카운터가 사용된다. 그리고, 상기 올 리프레시의 경우에 있어서도, 각각의 뱅크 그룹 내에서의 리프레시는 앞서의 뱅크 그룹 리프레시와 동일한 방식으로 수행된다. 그리고, 상기 올 리프레시에 있어서 각각의 뱅크 그룹은 일정한 간격을 두고 리프레시가 수행된다.
도 1은 일반적인 뱅크 그룹을 갖는 반도체 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 복수 개의 뱅크 그룹(BG0, BG1, BG2, BG3) 및 주변회로(10)가 개시되어 있다.
상기 뱅크 그룹(BG0, BG1, BG2, BG3)은 4개로 도시되어져 있으나, 이는 이해를 용이하게 하고 설명의 편의를 위한 의도에서 예시된 것이므로, 상기 뱅크 그룹의 개수는 다를 수 있다.
상기 뱅크 그룹 각각은 복수 개의 뱅크들을 구비한다.
예를 들면, 뱅크 그룹(BG0)은 뱅크들(bank01, bank02, bank03, bank04)을 구비하고, 뱅크 그룹(BG1)은 뱅크들(bank11, bank12, bank13, bank14)을 구비하며, 뱅크 그룹(BG2)은 뱅크들(bank21, bank22, bank23, bank24)을 구비하며, 뱅크 그룹(BG3)은 뱅크들(bank31, bank32, bank33, bank34)을 구비한다.
앞서 뱅크 그룹에서의 개수에서와 마찬가지로, 상기 뱅크들의 개수 또한 이 해를 용이하게 하고 설명의 편의를 위한 의도에서 예시된 것이므로, 상기 뱅크들의 개수는 다를 수 있다.
상기 주변 회로(10)는 상기 복수 개의 뱅크 그룹을 구비하는 반도체 메모리 장치의 동작을 위해 요구되는 제 회로들이다. 예를 들면, 각종 드라이버들, 데이터의 입출력에 요구되는 회로들 등이 될 수 있다.
도 1에서는 상세히 도시되지는 아니하였지만, 기 서술된 바와 같이, 리프레시는 세 개의 종류 즉, 뱅크 리프레시, 뱅크 그룹 리프레시 및 올 리프레시로 나눠질 수 있고, 상기 뱅크 그룹 리프레시는 4 뱅크 구조의 통상적인 반도체 메모리 장치처럼 동작할 수 있다.
그리고, 상기 올 리프레시의 경우에는 뱅크 그룹 리프레시가 모든 뱅크 그룹에 대해 수행되는 형태이다. 따라서, 올 리프레시에 있어서 뱅크 그룹들 간의 리프레시 간격이 요구된다.
도 2는 도 1의 구성을 갖는 반도체 메모리 장치에서의 리프레시 타이밍 관계를 설명하기 위한 도면이다.
도 2를 참조하면, 상기 반도체 메모리 장치로 뱅크 그룹 리프레시 커맨드가 인가된 후에 올 리프레시 커맨드가 인가되는 경우의 타이밍 관계가 나타나 있다.
먼저, 뱅크 그룹 리프레시 커맨드(Fg)가 상기 반도체 메모리 장치에 인가되어 뱅크 그룹(BG0)에 대해 뱅크 그룹 리프레시가 수행된다. 상기 뱅크 그룹 리프레시 커맨드(Fg)에 의한 뱅크 그룹(BG0)의 리프레시에는 소정의 뱅크 그룹 리프레시 타임(tFg)이 요구된다.
즉, 상기 뱅크 그룹 리프레시 커맨드(Fg)가 인가되어 뱅크 그룹(BG0)에 대해 뱅크 그룹 리프레시가 수행된 후 올 리프레시 커맨드(Fa)가 인가되는 시점은 뱅크 그룹 리프레시 커맨드(Fg)가 인가된 시점으로부터 상기 뱅크 그룹 리프레시 타임(tFg) 경과한 이후이어야 한다.
뱅크 그룹 리프레시 커맨드(Fg)가 인가되는 경우, 뱅크 그룹(BG0)의 내부 커맨드(int_F_BG0)를 살펴보면, 뱅크 그룹 리프레시 커맨드(Fg)가 인가된 후, 소정의 시간 경과 후에 상기 뱅크 그룹(BG0)으로 액티브 커맨드(Act)가 인가되어 상기 뱅크 그룹(BG0)이 리프레시된다.
그 후, 그룹 프리챠지 커맨드(Pg)에 의한 그룹 프리챠지로 인해 상기 뱅크 그룹 리프레시 타임(tFg) 내에서 뱅크 그룹(BG0)의 tRP(/RAS Precharge time)가 요구된다.
따라서, 상기 뱅크 그룹 리프레시 타임(tFg)은 뱅크 그룹 리프레시 커맨드(Fg)가 인가된 시점으로부터 tRP까지의 시간으로 정의된다. 그러므로, 상기 뱅크 그룹(BG0)에 대한 뱅크 그룹 리프레시 이후에 다시 상기 뱅크 그룹(BG0)에 대한 리프레시 커맨드가 인가되기 위해서는 상기 뱅크 그룹 리프레시 타임(tFg)이 최소한 확보되어야 한다.
올 리프레시 커맨드(Fa)가 상기 반도체 메모리 장치로 인가되고 올 리프레시 커맨드(Fa)에 의해 뱅크 그룹(BG0)으로부터 리프레시가 수행되어지도록 세팅되어져 있는 경우에는 상술한 내용이 그대로 적용될 수 있다.
즉, 상기 뱅크 그룹(BG0)에 대해 뱅크 그룹 리프레시가 수행된 후, 올 리프 레시 커맨드(Fa)가 인가되는 경우, 내부적으로는 상기 뱅크 그룹(BG0)으로부터 나머지 뱅크 그룹(BG1, BG2, BG3) 순으로 뱅크 그룹 리프레시가 수행된다. 여기서, 뱅크 그룹 리프레시 타임(tFg)은 스펙(spec.)에 정해진 바에 따라 반드시 지켜져야 할 타임이다.
도 2에서는 뱅크 그룹(BG0)으로 국한해서 예를 들었지만, 다른 뱅크 그룹(BG1, BG2, BG3)의 경우에도 상기 내용들은 동일하게 적용될 수 있다.
상술한 바와 같이, 뱅크 그룹 리프레시 커맨드가 반도체 메모리 장치로 인가되고 나서 올 리프레시 커맨드가 인가되는 경우에는 뱅크 그룹 리프레시 타임이 지켜져야 함으로 인해, 리프레시 타임이 증가하는 문제점이 있다.
또한, 그로 인해 데이터 손실의 우려가 있고, 반도체 메모리 장치 내에서의 버스 효율(bus efficiency)이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 뱅크 그룹 리프레시 커맨드가 반도체 메모리 장치로 인가되고 나서 올 리프레시 커맨드가 인가되는 경우, 뱅크 그룹 리프레시 타임이 지켜져야 함으로 인해 리프레시 타임이 증가하는 문제점을 개선하기 위한 반도체 메모리 장치의 리프레시 회로 및 리프레시 방법을 제공함에 있다.
본 발명의 다른 목적은 리프레시 타임의 증가로 인한 반도체 메모리 장치의 동작 속도 저하 또는 데이터 손실 등의 문제점을 개선하기 위한 반도체 메모리 장치의 리프레시 회로 및 리프레시 방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치 내에서의 버스 효율 저하 문제를 개선하기 위한 반도체 메모리 장치의 리프레시 회로 및 리프레시 방법을 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 복수 개의 뱅크들을 갖는 뱅크 그룹을 복수로 구비하는 반도체 메모리 장치의 리프레시 방법은, 상기 뱅크들 중 적어도 하나의 뱅크에 대해 리프레시를 수행하는 뱅크 리프레시 단계; 상기 뱅크 리프레시가 수행되는 뱅크가 속하는 뱅크 그룹의 정보를 저장하는 뱅크 그룹 정보 저장 단계; 상기 뱅크 리프레시 단계 이후에 모든 뱅크 그룹들에 대해 리프레시를 수행하기 위한 올 리프레시 커맨드를 인가하는 올 리프레시 커맨드 인가 단계; 상기 뱅크 그룹 정보 저장 단계에서 저장된 뱅크 그룹의 정보와 상기 올 리프레시 커맨드 인가 단계에서 최초의 뱅크 그룹의 정보를 비교하는 뱅크 그룹 정보 비교 단계; 및 상기 뱅크 그룹 정보 비교 단계에서의 비교 결과, 서로 일치하지 않는 경우에는 그 뱅크 그룹에 대해 리프레시를 수행한 후 나머지 뱅크 그룹에 대한 리프레시를 수행하고, 서로 일치하는 경우에는 다른 뱅크 그룹에 대한 리프레시를 먼저 수행한 후 모든 뱅크 그룹에 대한 리프레시를 수행하는 단계를 구비함을 특징으로 한다.
여기서, 상기 모든 뱅크 그룹에 대한 리프레시를 수행하는 단계에서 최종적으로 리프레시가 수행되는 뱅크 그룹의 정보를 저장하는 단계를 더 구비할 수 있다.
또한, 상기 뱅크 그룹의 정보는 상기 뱅크 그룹의 어드레스일 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 복수 개의 뱅크들을 갖는 뱅크 그룹을 복수로 구비하는 반도체 메모리 장치의 리프레시 회로는, 상기 뱅크 그룹들 마다에 할당되어져 리프레시 커맨드가 인가되는 경우에 상기 뱅크 그룹에 대응되는 값을 갖는 리프레시 카운터; 및 상기 리프레시 카운터를 제어하여 상기 리프레시 카운터의 값이 유지되게 하거나 증가되도록 하기 위한 리프레시 카운터 제어부를 구비함을 특징으로 한다.
상기 리프레시 카운터 제어부는, 상기 뱅크들 중 적어도 하나의 뱅크에 대해 리프레시가 수행된 후 모든 뱅크 그룹에 대한 리프레시가 수행되는 경우에, 상기 모든 뱅크 그룹에 대한 리프레시에 있어서 최초로 수행되어지는 뱅크 그룹의 정보와 앞서 리프레시가 수행된 뱅크가 속하는 뱅크 그룹의 정보를 비교하기 위한 뱅크 그룹 비교부를 구비할 수 있다.
또한, 상기 리프레시 회로는, 상기 뱅크 그룹 비교부에서의 비교 결과, 모든 뱅크 그룹에 대한 리프레시에 있어서 최초로 수행되어지는 뱅크 그룹의 정보와 앞서 리프레시가 수행된 뱅크가 속하는 뱅크 그룹이 서로 다른 경우에는 상기 최초로 수행되어지는 뱅크 그룹에 대한 리프레시를 그대로 수행하고, 동일한 경우에는 상기 리프레시 카운터의 값을 증가시켜 상기 최초로 수행되어지는 뱅크 그룹과는 다른 뱅크 그룹에 대해 먼저 리프레시를 수행할 수 있다.
또한, 상기 리프레시 카운터 제어부는, 상기 뱅크 그룹 비교부에서의 비교 결과, 모든 뱅크 그룹에 대한 리프레시에 있어서 최초로 수행되어지는 뱅크 그룹의 정보와 앞서 리프레시가 수행된 뱅크가 속하는 뱅크 그룹이 서로 다른 경우에 상기 리프레시 카운터의 값을 증가시키기 위한 뱅크 그룹 리프레시 카운터를 더 구비할 수 있다.
또한, 상기 리프레시 카운터 제어부는 상기 앞서 리프레시가 수행된 뱅크가 속하는 뱅크 그룹의 정보를 저장하기 위한 뱅크 그룹 정보 저장부를 더 구비할 수 있다.
또한, 상기 뱅크 그룹 정보 저장부는 상기 모든 뱅크 그룹에 대한 리프레시 수행시 최종적으로 리프레시가 수행된 뱅크 그룹의 정보를 더 저장할 수 있다.
또한, 상기 뱅크 그룹의 정보는 상기 뱅크 그룹의 어드레스일 수 있다.
또한, 상기 뱅크 그룹 정보 저장부는 상기 뱅크 그룹의 정보를 저장하기 위한 래치 회로를 구비할 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 다른 양상에 따른 복수 개의 뱅크들을 갖는 뱅크 그룹을 복수로 구비하는 반도체 메모리 장치의 리프레시 방법은, 제1 커맨드와, 상기 제1 커맨드가 적용될 뱅크를 지정하는 제1 어드레스를 인가하는 단계; 상기 제1 어드레스를 저장하는 단계; 상기 제1 커맨드를 상기 제1 어드레스가 지정하는 뱅크에 대해 실행하는 단계; 제2 커맨드와, 상기 제2 커맨드가 적용될 뱅크를 지정하는 제2 어드레스를 인가하는 단계; 상기 제1 어드레스와 상기 제2 어드레스가 일치하는지를 비교하는 단계; 상기 비교 결과, 일치하지 않는 경우에는 상기 제2 커맨드를 실행하는 단계; 및 상기 비교 결과, 일치하는 경우에는 뱅크 그룹 리프레시 카운터를 동작시켜 카운터 비트를 변경한 후, 그에 대응되는 뱅크 그룹에 대해 상기 제2 커맨드를 실행하는 단계를 구비함을 특징으로 한다.
여기서, 상기 반도체 메모리 장치의 리프레시 방법은 상기 카운터 비트를 변경한 이후 카운터 비트 및 뱅크 그룹 어드레스를 저장하는 단계를 더 구비할 수 있다.
또한, 상기 제1 커맨드는 상기 뱅크들 중 적어도 하나 이상의 뱅크에 대한 리프레시 커맨드일 수도 있고, 상기 제1 커맨드는 하나의 뱅크 그룹에 대한 리프레시 커맨드일 수도 있다.
전자의 경우, 상기 제1 어드레스는, 상기 적어도 하나 이상의 뱅크가 속한 뱅크 그룹을 나타내는 어드레스인 것이 바람직하다.
또한, 상기 제2 커맨드는 올 뱅크 그룹에 대한 리프레시 커맨드일 수 있다.
또한, 상기 제2 어드레스는 상기 올 뱅크 그룹 중 최초로 리프레시가 수행되어지는 뱅크 그룹의 어드레스일 수 있다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 첨부된 도면 및 이하의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하다. 그러므로, 이하의 설명들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서의 리프레시 방법 및 리프레시 회로의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 상기 반도체 메모리 장치로 뱅크 그룹 리프레시 커맨드가 인가된 후에 올 리프레시 커맨드가 인가된 경우의 타이밍 관계가 도시되어 있다.
먼저, 뱅크 그룹 리프레시 커맨드(Fg)가 상기 반도체 메모리 장치로 인가되어 뱅크 그룹(BG0)에 대한 뱅크 그룹 리프레시가 수행된다. 상기 뱅크 그룹(BG0)의 리프레시에는 소정의 뱅크 그룹 리프레시 타임(tFg)이 요구된다.
상기 반도체 메모리 장치로 상기 뱅크 그룹 리프레시 커맨드(Fg)가 인가되면, 뱅크 그룹(BG0)으로 액티브 커맨드(Act)가 인가되고, tRAS_Fg(뱅크 그룹의 /RAS pulse width) 이후에 뱅크 그룹 프리챠지 커맨드(Pg)가 인가된다. 그리하여, 뱅크 그룹 프리챠지 타임(tRPg) 동안 뱅크 그룹이 프리챠지된다. 따라서, 상기 뱅크 그룹 리프레시 타임(tFg)은 뱅크 그룹 리프레시 커맨드(Fg)가 인가되고 나서 프리챠지가 완료된 시점까지의 타임으로 볼 수 있다. 상기 뱅크 그룹 리프레시 타임(tFg) 동안에는 상기 뱅크 그룹(BG0)에는 뱅크 그룹 리프레시, 액티브 커맨드 등이 인가되면 안된다.
따라서, 도 3에서와 같이 뱅크 그룹 리프레시 커맨드(Fg)에 연속하여 올 리프레시 커맨드(Fa)가 인가되는 경우, 앞서 뱅크 그룹 리프레시 커맨드(Fg)에 의해 뱅크 그룹 리프레시가 진행되던 뱅크 그룹(BG0)이 아닌 다른 뱅크 그룹(예를 들면, 뱅크 그룹 BG1, BG2, BG3)에 대하여 먼저 뱅크 그룹 리프레시를 수행하고, 상기 뱅크 그룹(BG0)에 대하여는 그 뒤에 뱅크 그룹 리프레시를 진행한다.
도 3에서는 뱅크 그룹 리프레시 이후에 올 리프레시가 진행되는 경우에, 뱅크 그룹 리프레시가 진행된 뱅크 그룹(BG0)에 대하여 뱅크 그룹 리프레시를 먼저 진행하지 아니하고, 뱅크 그룹(BG1)에 대해 먼저 뱅크 그룹 리프레시를 진행한 이후에, 뱅크 그룹(BG2), 뱅크 그룹(BG3), 뱅크 크룹(BG0) 순서로 올 리프레시를 진행한다. 물론, 올 리프레시 커맨드(Fa) 인가 이전에 리프레시가 진행된 뱅크 그룹(BG0)의 정보가 어떠한 형태로든 저장되어져, 상기 올 리프레시에 있어서 최초로 뱅크 그룹 리프레시가 진행될 뱅크 그룹의 정보와 비교되어지는 것이 선행되어져야 한다.
요컨대, 도 3을 참조하여 볼 때, 본 발명의 일 실시예에 따라 복수 개의 뱅크들을 갖는 뱅크 그룹을 복수로 구비하는 반도체 메모리 장치의 리프레시 방법은, 뱅크 리프레시 단계, 뱅크 그룹 정보 저장 단계, 올 리프레시 커맨드 인가 단계, 뱅크 그룹 정보 비교 단계 및 올 리프레시 수행 단계를 구비한다.
상기 뱅크 리프레시 단계는 상기 뱅크들(bank01 ~ bank03, ..., bank31 ~bank33) 중 적어도 하나의 뱅크에 대해 리프레시를 수행하는 단계이다. 상기 뱅크 리프레시 단계에서의 리프레시는 뱅크 그룹 리프레시이어도 무방하다. 도 3에서는 뱅크 그룹(BG0)에 대한 리프레시의 경우이다.
상기 뱅크 그룹 정보 저장 단계는 상기 뱅크 리프레시가 수행되는 뱅크가 속하는 뱅크 그룹의 정보를 저장하는 단계이다. 도 3에서는 뱅크 그룹(BG0)에 대한 정보가 저장된다. 상기 뱅크 그룹 정보는 상기 뱅크 그룹을 지정하는 어드레스일 수 있다. 상기 뱅크 그룹 정보의 저장을 위해, 데이터를 저장할 수 있는 래치 회로라든지, 각종 레지스터 형태의 회로가 사용될 수 있다.
상기 올 리프레시 커맨드 인가 단계는 모든 뱅크 그룹들에 대해 리프레시를 수행하기 위한 올 리프레시 커맨드를 인가하는 단계이다. 상기 올 리프레시 커맨드 인가 단계는 상기 뱅크 리프레시 단계 이후에 상기 반도체 메모리 장치로 인가된다. 여기서, 상기 올 리프레시 커맨드가 상기 반도체 메모리 장치로 인가되는 경우에는 미리 세팅된 뱅크 그룹 순서대로 리프레시가 진행된다. 예를 들면, 도 3에 예시된 바와 같이 뱅크 그룹(BG0), 뱅크 그룹(BG1), 뱅크 그룹(BG2), 뱅크 그룹(BG3)의 순서로 진행될 수 있다.
상기 뱅크 그룹 정보 비교 단계는 상기 뱅크 그룹 정보 저장 단계에서 저장된 뱅크 그룹의 정보와 상기 올 리프레시에서 최초로 뱅크 그룹 리프레시가 수행되는 뱅크 그룹의 정보를 비교하는 단계이다.
상기 올 리프레시 수행 단계는 상기 뱅크 그룹 정보 비교 단계에서의 비교 결과, 서로 일치하지 않는 경우에는 상기 최초로 뱅크그룹 리프레시가 수행되는 뱅크 그룹에 대해 리프레시를 수행한 후 나머지 뱅크 그룹에 대한 리프레시를 수행하고, 서로 일치하는 경우에는 상기 최초로 뱅크그룹 리프레시가 수행되는 뱅크 그룹과는 다른 뱅크 그룹에 대한 리프레시를 먼저 수행한 후 모든 뱅크 그룹에 대한 리프레시를 수행하는 단계이다.
도 3에 예시된 바와 같이 뱅크 그룹 정보 저장 단계에서 저장된 뱅크 그룹(BG0)의 정보와 상기 올 리프레시에서 최초로 뱅크 그룹 리프레시가 수행되는 뱅크 그룹(BG0)의 정보가 동일한 경우에는 그 뱅크 그룹(BG0)이 아닌 다른 뱅크 그룹(BG1)에 대해 먼저 뱅크 그룹 리프레시를 수행한다.
따라서, 본 발명에 따른 반도체 메모리 장치의 리프레시 방법에 따르면, 뱅크 그룹의 /RAS 프리챠지 타임인 tRPg를 고려하지 않고서도 올 리프레시 커맨드를 인가할 수 있는 이점이 있다.
즉, 도 2 및 도 3을 비교하면 잘 알 수 있듯이, 종전에는 올 리프레시 커맨드가 인가되기 이전의 뱅크 그룹 리프레시 커맨드 타임(tFg)을 꼭 지켜야 하지만, 본 발명에서는 올 리프레시 커맨드가 인가되기 이전의 뱅크 그룹 리프레시 커맨드 타임에서 최대 tRPg만큼의 마진이 생기는 이점이 있다. 실질적으로는 내부적인 동작을 고려할 때, 1CLK 정도 감해진 타임(tRPg - 1F) 만큼의 마진이 생기지만, 그로 인해 종전과 비교할 경우 리프레시 소요 시간을 경감시킬 수 있으며 버스 효율(bus efficiency)을 높일 수 있는 이점을 갖게 된다.
나아가, 상기 반도체 메모리 장치의 리프레시 방법은, 상기 모든 뱅크 그룹에 대한 리프레시를 수행하는 단계에서 최종적으로 리프레시가 수행되는 뱅크 그룹(도 3의 경우 BG0임)의 정보를 저장하는 단계를 더 구비할 수 있다. 상기 뱅크 그룹 정보 저장 단계에서와 마찬가지로 최종적으로 리프레시가 수행되는 뱅크 그룹(BG0)의 정보 또한 상기 뱅크 그룹(BG0)의 어드레스일 수 있다. 그리고, 상기 뱅크 그룹(BG0)의 정보를 저장하기 위해, 데이터를 저장할 수 있는 래치 회로라든지, 각종 레지스터 형태의 회로가 사용될 수 있다.
다음으로, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리프레시 방법이 도4를 참조하여 설명된다.
도 4를 참조하면, 본 발명의 다른 실시예에 따라 복수 개의 뱅크들을 갖는 뱅크 그룹을 복수로 구비하는 반도체 메모리 장치의 리프레시 방법은, 제1 커맨드와 제1 어드레스를 인가하는 단계(S10), 상기 제1 어드레스를 저장하는 단계(S12), 상기 제1 커맨드를 상기 제1 어드레스가 지정하는 뱅크에 대해 실행하는 단계(S11), 제2 커맨드와 제2 어드레스를 인가하는 단계(S13), 상기 제1 어드레스와 상기 제2 어드레스가 일치하는지를 비교하는 단계(S14), 제2 커맨드를 실행하는 단계(S15) 및 뱅크 그룹 리프레시 카운터를 동작시켜 카운터 비트를 변경한 후(S16) 제2 커맨드를 실행하는 단계(S15)를 구비한다.
상기 반도체 메모리 장치의 리프레시 방법은 상기 카운터 비트를 변경한 이후 카운터 비트 및 뱅크 그룹 어드레스를 저장하는 단계를 더 구비할 수 있다.
그리고, 상기 제1 커맨드는 상기 뱅크들 중 적어도 하나 이상의 뱅크에 대한 리프레시 커맨드일 수 있다. 즉, 상기 뱅크들 중 적어도 하나 이상의 뱅크에 대해 리프레시를 수행하도록 하기 위한 리프레시 커맨드일 수 있다. 그리고, 상기 제1 어드레스는 상기 제1 커맨드가 적용될 뱅크를 지정하는 어드레스일 수도 있고, 상기 적어도 하나 이상의 뱅크가 속한 뱅크 그룹을 나타내는 어드레스일 수도 있다.
또한, 상기 제1 커맨드는 하나의 뱅크 그룹에 대한 리프레시 커맨드일 수도 있다.
상기 제2 커맨드는 올 뱅크 그룹에 대한 리프레시 커맨드, 즉 올 리프레시 커맨드일 수 있다. 상기 제2 어드레스는 상기 제2 커맨드가 적용될 뱅크를 지정하는 어드레스로서, 상기 제2 어드레스는 상기 올 뱅크 그룹 중 최초로 리프레시가 수행되어지는 뱅크 그룹의 어드레스일 수 있다.
상기 비교 단계에서의 비교 결과, 두 개의 어드레스가 일치하는 경우에는 뱅크 그룹 리프레시 카운터를 동작시켜 카운터 비트를 변경한 후, 그에 대응되는 뱅 크 그룹에 대해 상기 제2 커맨드를 실행하고, 두 개의 어드레스가 일치하지 않는 경우에는 비교 대상이 되었던 제2 어드레스가 지정하는 뱅크 그룹에 대해 상기 제2 커맨드를 실행한다.
그리하여, 상기 실시예에 따른 반도체 메모리 장치의 리프레시 방법은 앞서의 실시예에서와 같이 리프레시 소요 시간을 경감시킬 수 있으며 버스 효율(bus efficiency)을 높일 수 있는 이점을 갖게 된다.
다음으로 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리프레시 회로가 도 5를 참조하여 설명된다.
도 5를 참조하면, 복수 개의 뱅크들을 갖는 뱅크 그룹을 복수로 구비하는 반도체 메모리 장치의 리프레시 회로는, 리프레시 카운터(130), 리프레시 카운터 제어부(200)를 구비한다.
상기 리프레시 카운터(130)는 상기 뱅크 그룹들 마다에 할당되어져 리프레시 커맨드가 인가되는 경우에 상기 뱅크 그룹에 대응되는 값을 갖는다.
상기 리프레시 카운터 제어부(200)는 상기 리프레시 카운터(130)를 제어하여 상기 리프레시 카운터(130)의 값이 유지되게 하거나 증가되도록 한다. 상기 리프레시 카운터 제어부(200)는 상기 뱅크들 중 적어도 하나의 뱅크에 대해 리프레시가 수행된 후 모든 뱅크 그룹에 대한 리프레시가 수행되는 경우에, 상기 모든 뱅크 그룹에 대한 리프레시에 있어서 최초로 수행되어지는 뱅크 그룹의 정보와 앞서 리프레시가 수행된 뱅크가 속하는 뱅크 그룹의 정보를 비교하기 위한 뱅크 그룹 비교부(또는 BG 비교부, 140)를 구비할 수 있다.
상기 반도체 메모리 장치의 리프레시 회로는, 만일 상기 뱅크 그룹 비교부(140)에서의 비교 결과, 모든 뱅크 그룹에 대한 리프레시에 있어서 최초로 수행되어지는 뱅크 그룹의 정보와 앞서 리프레시가 수행된 뱅크가 속하는 뱅크 그룹이 서로 다른 경우에는 상기 최초로 수행되어지는 뱅크 그룹에 대한 리프레시를 그대로 수행하고, 두 뱅크 그룹의 정보가 동일한 경우에는 상기 리프레시 카운터의 값을 증가시켜 상기 최초로 수행되어지는 뱅크 그룹과는 다른 뱅크 그룹에 대해 먼저 리프레시를 수행한다.
나아가, 상기 리프레시 카운터 제어부(200)는, 상기 뱅크 그룹 비교부(140)에서의 비교 결과, 모든 뱅크 그룹에 대한 리프레시에 있어서 최초로 수행되어지는 뱅크 그룹의 정보와 앞서 리프레시가 수행된 뱅크가 속하는 뱅크 그룹이 서로 다른 경우에 상기 리프레시 카운터의 값을 증가시키기 위한 뱅크 그룹 리프레시 카운터(160)를 더 구비할 수 있다.
상기 리프레시 카운터 제어부(200)는 상기 앞서 리프레시가 수행된 뱅크가 속하는 뱅크 그룹의 정보를 저장하기 위한 뱅크 그룹 정보 저장부(150)를 더 구비할 수 있다.
상기 뱅크 그룹 정보 저장부(150)는 상기 모든 뱅크 그룹에 대한 리프레시 수행시 최종적으로 리프레시가 수행된 뱅크 그룹의 정보를 더 저장할 수 있다.
여기서, 상기 뱅크 그룹의 정보는 상기 뱅크 그룹의 어드레스일 수 있다.
상기 뱅크 그룹 정보 저장부(150)는 상기 뱅크 그룹의 정보를 저장하기 위한 래치 회로 또는 다양한 형태의 플립플롭 회로를 구비할 수 있다.
도 5를 참조하여, 상기 반도체 메모리 장치의 리프레시 동작을 살펴보면, 먼저 리프레시 커맨드 및 어드레스(C/A)가 리시버(110)로 인가된다. 상기 리프레시 커맨드 및 어드레스는 앞서 설명된 뱅크 리프레시 커맨드 및 어드레스일 수도 있고, 뱅크 그룹 리프레시 커맨드 및 어드레스일 수도 있으며, 올 리프레시 커맨드 및 어드레스일 수도 있다. 그 후, 상기 리프레시 커맨드는 커맨드 디코더(120)에 의해 디코딩되고, 리프레시 카운터를 포함하고 있는 회로(130)를 거쳐 복수 개의 뱅크 그룹들을 구비하는 메모리 코어(170)로 인가된다.
도 3을 함께 참조하면, 상기 리프레시 커맨드가 뱅크 그룹 리프레시 커맨드(Fg)이고 그 커맨드(Fg)에 의해 뱅크 그룹(BG0)에 대한 리프레시가 수행된다. 그리고, 이와 함께 상기 뱅크 그룹 정보 저장부(150)에 상기 뱅크 그룹(BG0)에 대한 정보가 저장된다. 상기 뱅크 그룹(BG0)에 대한 정보는 앞서 설명된 바와 같이 뱅크 그룹(BG0)을 지정하는 어드레스일 수 있다.
이어서, /RAS 프리챠지 타임인 tRPg의 스펙(spec.)이 고려됨이 없이 연속하여 올 리프레시 커맨드(Fa)가 인가되면, 상기 올 리프레시 과정에서 최초로 리프레시 커맨드가 적용될 뱅크 그룹에 관한 정보와 앞서 뱅크 리프레시가 수행된 뱅크 그룹(BG0)의 정보가 비교된다. 상기 비교는 뱅크 그룹 비교부(140)에서 수행된다.
상기 비교 결과, 뱅크 그룹들 간의 정보가 다르면 리프레시 회로(130)에 의해 메모리 코어로 리프레시가 적용되고, 뱅크 그룹들 간의 정보가 같으면, 뱅크 그룹 리프레시 카운터(160)가 동작한다. 그리하여, 상기 리프레시 회로(130)는 상기 리프레시 카운터(160)의 정보를 받아서, 카운팅된 후의 리프레시 카운터에 대응되 는 뱅크 그룹(도 3에서는 BG1)에 대해 리프레시가 수행된다.
그리하여, 종전에 올 리프레시 커맨드가 인가되기 이전의 뱅크 그룹 리프레시 커맨드 타임(tFg), 즉 뱅크 그룹 /RAS 인에이블 타임(tRAS_Fg)과 /RAS 프리챠지 타임(tRPg)을 포함하는 구간만큼의 시간이 꼭 지켜져야 했지만, 본 발명에서는 올 리프레시 커맨드가 인가되기 이전의 뱅크 그룹 리프레시 커맨드 타임(tFg)에서 최대 tRPg만큼의 마진이 생기는 이점이 있다. 앞서 밝힌 바와 같이, 실질적으로는 내부적인 동작을 고려할 때, 1CLK 정도 감해진 타임(tRPg - 1F) 만큼의 마진이 생기긴 하지만, 그로 인해 본 발명은 종전과 비교할 시 리프레시 소요 시간을 경감시킬 수 있으며 버스 효율(bus efficiency)을 높일 수 있는 이점이 있다.
상술한 본 발명에 따른 반도체 메모리 장치의 리프레시 방법 및 리프레시 회로는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 개선된 반도체 메모리 장치의 리프레시 회로 및 리프레시 방법을 제공함으로써, 뱅크 그룹 리프레시 커맨드가 반도체 메모리 장치로 인가되고 나서 올 리프레시 커맨드가 인가되는 경우, 뱅크 그룹 리프레시 타임이 지켜져야 함으로 인해 리프레시 타임이 증가하는 문제를 해결하는 효과를 갖는다.
또한, 본 발명은 개선된 반도체 메모리 장치의 리프레시 회로 및 리프레시 방법을 제공함으로써, 리프레시 타임의 증가로 인한 반도체 메모리 장치의 동작 속도 저하, 데이터 손실, 그리고 버스 효율 저하 문제를 해결하는 효과를 갖는다.

Claims (18)

  1. 복수 개의 뱅크들을 갖는 뱅크 그룹을 복수로 구비하는 반도체 메모리 장치의 리프레시 방법에 있어서:
    상기 뱅크들 중 적어도 하나의 뱅크에 대해 리프레시를 수행하는 뱅크 리프레시 단계;
    상기 뱅크 리프레시 단계가 수행되는 뱅크가 속하는 뱅크 그룹의 정보를 저장하는 뱅크 그룹 정보 저장 단계;
    상기 뱅크 리프레시 단계 이후에 모든 뱅크 그룹들에 대해 리프레시를 수행하기 위한 올 리프레시 커맨드를 인가하는 올 리프레시 커맨드 인가 단계;
    상기 뱅크 그룹 정보 저장 단계에서 저장된 뱅크 그룹의 정보와 상기 올 리프레시 커맨드 인가 단계에서 최초의 뱅크 그룹의 정보를 비교하는 뱅크 그룹 정보 비교 단계; 및
    상기 뱅크 그룹 정보 비교 단계에서의 비교 결과, 서로 일치하지 않는 경우에는 상기 최초의 뱅크 그룹에 대해 리프레시를 수행한 후 나머지 뱅크 그룹에 대한 리프레시를 수행하고, 서로 일치하는 경우에는 상기 최초의 뱅크 그룹과는 다른 뱅크 그룹에 대한 리프레시를 먼저 수행한 후 모든 뱅크 그룹에 대한 리프레시를 수행하는 단계를 구비함을 특징으로 하는 반도체 메모리 장치의 리프레시 방법.
  2. 제1항에 있어서,
    상기 모든 뱅크 그룹에 대한 리프레시를 수행하는 단계에서 최종적으로 리프레시가 수행되는 뱅크 그룹의 정보를 저장하는 단계를 더 구비함을 특징으로 하는 반도체 메모리 장치의 리프레시 방법.
  3. 제1항에 있어서,
    상기 뱅크 그룹의 정보는 상기 뱅크 그룹의 어드레스임을 특징으로 하는 반도체 메모리 장치의 리프레시 방법.
  4. 삭제
  5. 복수 개의 뱅크들을 갖는 뱅크 그룹을 복수로 구비하는 반도체 메모리 장치의 리프레시 회로에 있어서:
    상기 뱅크 그룹들 마다에 할당되어져 리프레시 커맨드가 인가되는 경우에 상기 뱅크 그룹에 대응되는 값을 갖는 리프레시 카운터; 및
    상기 뱅크들 중 적어도 하나의 뱅크에 대해 리프레시가 수행된 후 모든 뱅크 그룹에 대한 리프레시가 수행되는 경우에 상기 모든 뱅크 그룹에 대한 리프레시에 있어서 최초로 수행되어지는 뱅크 그룹의 정보와 앞서 리프레시가 수행된 뱅크가 속하는 뱅크 그룹의 정보를 비교하기 위한 뱅크 그룹 비교부를 가지며, 상기 리프레시 카운터를 제어하여 상기 리프레시 카운터의 값이 유지되게 하거나 증가되도록 하기 위한 리프레시 카운터 제어부를 구비함을 특징으로 하는 반도체 메모리 장치의 리프레시 회로.
  6. 제5항에 있어서,
    상기 리프레시 회로는, 상기 뱅크 그룹 비교부에서의 비교 결과, 상기 모든 뱅크 그룹에 대한 리프레시에 있어서 상기 최초로 수행되어지는 뱅크 그룹의 정보와 상기 앞서 리프레시가 수행된 뱅크가 속하는 뱅크 그룹의 정보가 서로 다른 경우에는 상기 최초로 수행되어지는 뱅크 그룹에 대한 리프레시를 그대로 수행하고, 동일한 경우에는 상기 리프레시 카운터의 값을 증가시켜 상기 최초로 수행되어지는 뱅크 그룹과는 다른 뱅크 그룹에 대해 먼저 리프레시를 수행하는 것을 특징으로 하는 반도체 메모리 장치의 리프레시 회로.
  7. 제6항에 있어서,
    상기 리프레시 카운터 제어부는, 상기 뱅크 그룹 비교부에서의 비교 결과, 상기 모든 뱅크 그룹에 대한 리프레시에 있어서 상기 최초로 수행되어지는 뱅크 그룹의 정보와 상기 앞서 리프레시가 수행된 뱅크가 속하는 뱅크 그룹의 정보가 서로 다른 경우에 상기 리프레시 카운터의 값을 증가시키기 위한 뱅크 그룹 리프레시 카운터를 더 구비함을 특징으로 하는 반도체 메모리 장치의 리프레시 회로.
  8. 제7항에 있어서,
    상기 리프레시 카운터 제어부는 상기 앞서 리프레시가 수행된 뱅크가 속하는 뱅크 그룹의 정보를 저장하기 위한 뱅크 그룹 정보 저장부를 더 구비함을 특징으로 하는 반도체 메모리 장치의 리프레시 회로.
  9. 제8항에 있어서,
    상기 뱅크 그룹 정보 저장부는 상기 모든 뱅크 그룹에 대한 리프레시 수행시 최종적으로 리프레시가 수행된 뱅크 그룹의 정보를 더 저장함을 특징으로 하는 반도체 메모리 장치의 리프레시 회로.
  10. 제5항에 있어서,
    상기 뱅크 그룹의 정보는 상기 뱅크 그룹의 어드레스임을 특징으로 하는 반 도체 메모리 장치의 리프레시 회로.
  11. 제9항에 있어서,
    상기 뱅크 그룹 정보 저장부는 상기 뱅크 그룹의 정보를 저장하기 위한 래치 회로를 구비함을 특징으로 하는 반도체 메모리 장치의 리프레시 회로.
  12. 복수 개의 뱅크들을 갖는 뱅크 그룹을 복수로 구비하는 반도체 메모리 장치의 리프레시 방법에 있어서:
    제1 커맨드와, 상기 제1 커맨드가 적용될 뱅크를 지정하는 제1 어드레스를 인가하는 단계;
    상기 제1 어드레스를 저장하는 단계;
    상기 제1 커맨드를 상기 제1 어드레스가 지정하는 뱅크에 대해 실행하는 단계;
    제2 커맨드와, 상기 제2 커맨드가 적용될 뱅크를 지정하는 제2 어드레스를 인가하는 단계;
    상기 제1 어드레스와 상기 제2 어드레스가 일치하는지를 비교하는 단계;
    상기 비교 결과, 일치하지 않는 경우에는 상기 제2 커맨드를 실행하는 단계; 및
    상기 비교 결과, 일치하는 경우에는 뱅크 그룹 리프레시 카운터를 동작시켜 카운터 비트를 변경한 후, 그에 대응되는 뱅크 그룹에 대해 상기 제2 커맨드를 실행하는 단계를 구비함을 특징으로 하는 반도체 메모리 장치의 리프레시 방법.
  13. 제12항에 있어서,
    상기 반도체 메모리 장치의 리프레시 방법은 상기 카운터 비트를 변경한 이후 카운터 비트 및 뱅크 그룹 어드레스를 저장하는 단계를 더 구비함을 특징으로 하는 반도체 메모리 장치의 리프레시 방법.
  14. 제12항에 있어서,
    상기 제1 커맨드는 상기 뱅크들 중 적어도 하나 이상의 뱅크에 대한 리프레시 커맨드임을 특징으로 하는 반도체 메모리 장치의 리프레시 방법.
  15. 제12항에 있어서,
    상기 제1 커맨드는 하나의 뱅크 그룹에 대한 리프레시 커맨드임을 특징으로 하는 반도체 메모리 장치의 리프레시 방법.
  16. 제14항에 있어서,
    상기 제1 어드레스는 상기 적어도 하나 이상의 뱅크가 속한 뱅크 그룹을 나타내는 어드레스임을 특징으로 하는 반도체 메모리 장치의 리프레시 방법.
  17. 제12항에 있어서,
    상기 제2 커맨드는 올 뱅크 그룹에 대한 리프레시 커맨드임을 특징으로 하는 반도체 메모리 장치의 리프레시 방법.
  18. 제17항에 있어서,
    상기 제2 어드레스는 상기 올 뱅크 그룹 중 최초로 리프레시가 수행되어지는 뱅크 그룹의 어드레스임을 특징으로 하는 반도체 메모리 장치의 리프레시 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101190680B1 (ko) 2010-08-30 2012-10-16 에스케이하이닉스 주식회사 리프레시 제어회로 및 그를 이용한 반도체 메모리 장치
US8406074B2 (en) 2010-07-30 2013-03-26 Hynix Semiconductor Inc. Semiconductor device
US10318187B2 (en) 2016-08-11 2019-06-11 SK Hynix Inc. Memory controller and memory system including the same
CN113113063A (zh) * 2015-02-28 2021-07-13 索尼公司 存储器设备、存储器控制器及存储系统

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102011796B1 (ko) * 2012-08-30 2019-08-20 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US20190066760A1 (en) * 2017-08-23 2019-02-28 Nanya Technology Corporation Dram and method for operating the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990002763A (ko) * 1997-06-23 1999-01-15 윤종용 반도체 메모리 장치의 리프레쉬 구조
KR19990023069A (ko) * 1997-08-08 1999-03-25 다니구찌 이찌로오, 기타오카 다카시 리프레쉬 뱅크의 제어가 용이한 멀티 뱅크 동기형반도체 기억장치
KR0184510B1 (ko) * 1996-03-19 1999-04-15 김광호 동기식 반도체 메모리의 리프레쉬 제어회로 및 그 제어방법
KR20020003032A (ko) * 2000-06-30 2002-01-10 박종섭 리프레시 동작에서의 전력소모를 줄이기 위한반도체메모리장치
KR20040101677A (ko) * 2003-05-26 2004-12-03 주식회사 하이닉스반도체 셀프 리프레시 전류를 줄인 반도체 메모리 소자
KR20050115415A (ko) * 2004-06-03 2005-12-07 주식회사 하이닉스반도체 반도체 기억 소자의 뱅크 베이스드 셀프 리프레쉬 장치 및방법
KR20060036510A (ko) * 2004-10-25 2006-05-02 삼성전자주식회사 버퍼를 이용하여 리프레쉬하는 메모리 장치 및 그 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000235800A (ja) * 1999-02-12 2000-08-29 Mitsubishi Electric Corp 半導体記憶装置
JP4191018B2 (ja) * 2003-11-26 2008-12-03 エルピーダメモリ株式会社 半導体記憶装置のリフレッシュ制御方式

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0184510B1 (ko) * 1996-03-19 1999-04-15 김광호 동기식 반도체 메모리의 리프레쉬 제어회로 및 그 제어방법
KR19990002763A (ko) * 1997-06-23 1999-01-15 윤종용 반도체 메모리 장치의 리프레쉬 구조
KR19990023069A (ko) * 1997-08-08 1999-03-25 다니구찌 이찌로오, 기타오카 다카시 리프레쉬 뱅크의 제어가 용이한 멀티 뱅크 동기형반도체 기억장치
KR20020003032A (ko) * 2000-06-30 2002-01-10 박종섭 리프레시 동작에서의 전력소모를 줄이기 위한반도체메모리장치
KR20040101677A (ko) * 2003-05-26 2004-12-03 주식회사 하이닉스반도체 셀프 리프레시 전류를 줄인 반도체 메모리 소자
KR20050115415A (ko) * 2004-06-03 2005-12-07 주식회사 하이닉스반도체 반도체 기억 소자의 뱅크 베이스드 셀프 리프레쉬 장치 및방법
KR20060036510A (ko) * 2004-10-25 2006-05-02 삼성전자주식회사 버퍼를 이용하여 리프레쉬하는 메모리 장치 및 그 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8406074B2 (en) 2010-07-30 2013-03-26 Hynix Semiconductor Inc. Semiconductor device
KR101190680B1 (ko) 2010-08-30 2012-10-16 에스케이하이닉스 주식회사 리프레시 제어회로 및 그를 이용한 반도체 메모리 장치
US8493809B2 (en) 2010-08-30 2013-07-23 SK Hynix Inc. Refresh control circuit and semiconductor memory apparatus using the same
CN113113063A (zh) * 2015-02-28 2021-07-13 索尼公司 存储器设备、存储器控制器及存储系统
CN113113063B (zh) * 2015-02-28 2024-03-08 索尼公司 存储器设备、存储器控制器及存储系统
US10318187B2 (en) 2016-08-11 2019-06-11 SK Hynix Inc. Memory controller and memory system including the same

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