JP2868464B2 - 半導体記憶装置およびそのリフレッシュ制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置およ
びそのリフレッシュ制御方法に関し、特に読み出し／書
き込み可能なＤＲＡＭとして形成される半導体記憶装置
およびそのリフレッシュ制御方法に関する。

【０００２】

【従来の技術】近年、半導体記憶装置におけるメモリ容
量の増大傾向に対応して、メモリの消費電力の低減が重
要な課題となっており、特にメモリの内でもコストと容
量との比率の大きいＤＲＡＭの場合においては、前述の
消費電力の低減は必要不可欠な課題となっている。一般
に、ＤＲＡＭにおいては、メモリ素子のゲート部の寄生
容量に、記憶情報が電荷の形で保持されているために、
所定の時間を経過すると、当該寄生容量における漏洩電
流により記憶情報が失われてしまうことになる。従っ
て、一定時間ごとにメモリセル内の情報を増幅して再生
する所謂リフレッシュ動作が必要となる。このリフレッ
シュ動作は、ＤＲＡＭの全記憶セルに対して行われるた
めに、当該リフレッシュ動作を伴なう情報保持時におけ
る消費電力量は極めて大きい量となる。

【０００３】図７は、従来のＤＲＡＭを示すブロック図
である。図７に示されるように、本従来例は、クロック
・ジェネレータ２と、カウンタ２７と、ロウアドレス・
バッファ８と、カラムアドレス・バッファ９と、ロウデ
コーダ１０と、カラムデコーダ１１と、センスアンプ１
２と、メモリセルアレイ１３と、データ入出力バッファ
１４とを備えて構成される。本従来例において、メモリ
セルアレイ１３をリフレッシュする際には、クロック・
ジェネレータ２において、外部からのロウアドレス・ス
トローブ信号１０１、カラムアドレス・ストローブ信号
１０２およびライト・イネーブル信号１０３の入力を受
けて、リフレッシュ要求信号１０６がアクティブ・レベ
ルにて出力され、カウンタ２７に入力されるとともに、
ロウアドレス・バッファ８に対して、ロウアドレス・バ
ッファ制御信号１１１がアクティブ・レベルにて出力さ
れる。また、ロウデコーダ１０に対しては、ロウデコー
ダ制御信号１０４がアクティブ・レベルにて出力され
る。カウンタ２７においては、リフレッシュ要求信号１
０６がアクティブ・レベルで入力されると、リフレッシ
ュ・ロウアドレス１１４が生成されて、対応するロウア
ドレス・バッファ８に入力されるとともに、対応するロ
ウデコーダ１０を介して、ＤＲＡＭのリフレッシュ・ロ
ウアドレスにより指定されるセンスアンプ１２を駆動さ
せることにより、当該ＤＲＡＭのメモリセルアレイ１３
の全メモリセルに対するリフレッシュ動作が行われる。

【０００４】このように、ＤＲＡＭにおけるリフレッシ
ュ動作時においては、メモリセルアレイを構成する全メ
モリセルに対して一様にリフレッシ動作が行われる。こ
のために、当該ＤＲＡＭを情報保持状態に維持する際に
は、リフレッシュ動作のために消費電力は多大な量とな
り、ＤＲＡＭの情報保持時間維持に対する大きな障害要
因となる。この問題に対処するために、リフレッシュ動
作時の消費電力低減手法としては、例えば、特開昭６０
ー１７５２９４号公報、特開昭６０ー１７５２９５号公
報および特開昭６０ー１７５２９６号公報等において開
示されているように、ＤＲＡＭ内における未使用のメモ
リバンクを検出することによってリフレッシュ動作の対
象メモリセル領域を抑制し、これにより消費電力を低減
する手法が提案されている。以下に、特開昭６０ー１７
５２９６号公報に記載されている従来技術について説明
する。

【０００５】図８は、一般的なＤＲＡＭに対応するアク
セス装置の１例を示すブロック図であり、図９は、前記
特開昭６０ー１７５２９６号公報に記載されている従来
のＤＲＡＭのロウアドレス・ストローブ信号に対するデ
コーダの内部構成を示すブロック図である。図８に示さ
れるように、当該アクセス装置は、バンク構成されたＤ
ＲＡＭ４０と、ＣＰＵ２８と、ＤＲＡＭ４０に印加する
アドレス１３０およびリフレッシュ・アドレス信号１３
１の切替用として機能するマルチプレクサ３０と、リフ
レッシュ・アドアレスジェネレータ３１と、リフレッシ
ュ・タイマ３２と、ＣＰＵ２８より出力されるコマンド
信号とリフレッシュ・タイマ３２において生成されるリ
フレッシュ要求信号との切替用として機能するアービタ
３３と、タイミング・ジェネレータ３５と、ライトイネ
ーブル・バッファ３６と、カラムアドレス・ストローブ
・バッファ３７と、ロウアドレス・ストローブ・デコー
ダ３８と、バンクアドレス信号用のラッチ３４と、デー
タ・バッファ３９とを備えて構成される。

【０００６】図８において、ＣＰＵ２８より出力される
アドレス信号１３０は、８ビットづつのアドレス信号に
区分されてマルチプレクサ３０に入力される。このマル
チプレクサ３０の出力は、タイミング・ジェネレータ３
５より供給されるＳＬ信号１３３により制御されて、そ
れぞれ交互にＤＲＡＭ４０の対応するアドレス端子に入
力される。アービタ３３においては、リフレッシュ動作
が行われている時間帯以外の期間においては、ＣＰＵ２
８から出力されるコマンド信号が受け入れられて、タイ
ミング・ジェネレータ３５からはライト・イネーブル信
号１３４、カラムアドレス・ストローブ信号１３５およ
びロウアドレス・ストローブ信号１３６が出力される。
ライトイネーブル信号１３４は、バッファ３６を介して
ＤＲＡＭ４０に入力され、ライトアクセスの際にイネー
ブル信号として用いられる。カラムアドレス・ストロー
ブ信号１３５は、バッファ３７を介してＤＲＡＭ４０に
入力され、カラムアドレス・ストローブ信号として用い
られる。また、ロウアドレス・ストローブ信号１３６
は、デコード３８においてＤＲＡＭ４０におけるバンク
選択の論理がとられた後に当該ＤＲＡＭ４０に入力さ
れ、ロウアドレス・ストローブ信号として用いられる。

【０００７】次に、ＤＲＡＭ４０に対するリフレッシュ
動作について説明する。リフレッシュ要求信号が、アー
ビタ３３およびタイミング・ジェネレータ３５を介して
デコーダ３８に入力されると、当該デコーダ３８から
は、ＤＲＡＭ４０に対してロウアドレス・ストローブ信
号がアクティブ・レベルにて出力される。その際に、当
該ロウアドレス・ストローブ信号は、ＤＲＡＭ４０内部
の全てのバンクに対して出力されるために、リフレッシ
ュ動作は、これらの全バンクに対して一括して行われて
しまう状態となる。以下に、図９を参照して、従来技術
について敷延して説明する。なお、ＤＲＡＭ４０に対す
るアクセス装置としては、上述の図８に示されるものと
同一構成であるこのとする。

【０００８】図９において、ＤＲＡＭ４０は、バンクＡ
５８、バンクＢ５９、バンクＣ６０およびバンクＤ６１
を含む４つのＤＲＡＭにより構成されている。拡張アド
レス信号１３８および１３９（図８の拡張アドレス信号
１３７に含まれる）の入力を受けて、デコーダ４１より
出力されるバンク選択信号１４０、１４１、１４２およ
び１４３が、それぞれ対応するＮＡＮＤゲート５０、５
１、５２および５３の一方の入力端子入力される。これ
らのＮＡＮＤゲート５０、５１、５２および５３の他方
の入力端子には、タイミング・ジェネレータ３５（図８
参照）より送られてくるロウアドレス・ストローブ信号
１４９が入力されており、ＮＡＮＤゲート５０、５１、
５２および５３から出力される論理積出力は、それぞれ
対応するＮＯＲゲート５４、５５、５６および５７の一
方の入力端子に入力される。他方において、デコーダ４
１より出力される前記バンク選択信号１４０、１４１、
１４２および１４３は、バンクアドレス・ラッチ４２、
４３、４４および４５にも入力されている。これらのバ
ンクアドレス・ラッチ４２、４３、４４および４５は、
それぞれリセット信号１４４、１４５、１４６および１
４７によりリセットされ、当該リセットが解除された後
においては、前記バンク選択信号１４０、１４１、１４
２および１４３の１番目の立ち下がりが個別にラッチさ
れて、当該ラッチ内容は、次の各リセット信号１４４、
１４５、１４６および１４７が入力されるまで保持され
る。これらのバンクアドレス・ラッチ４２、４３、４４
および４５の出力は、ＮＡＮＤゲート４６、４７、４８
および４９の一方の入力端子に入力され、これらのＮＡ
ＮＤゲート４６、４７、４８および４９において、リフ
レッシュ・タイマ３２（図８参照）より送られてくるリ
フレッシュ要求信号１４８との論理積がとられて、その
出力は前述のＮＯＲゲート５４、５５、５６および５７
の他方の入力端子に入力される。ＮＯＲゲート５４、５
５、５６および５７においては、上述のＮＡＮＤゲート
５０、５１、５２および５３との論理和がとられ、その
論理和出力は、それぞれＤＲＡＭ４０に含まれるバンク
Ａ５８、バンクＢ５９、バンクＣ６０およびバンクＤ６
１のロウアドレス・ストローブ端子に入力される。これ
により、ＤＲＡＭ４０に対するバンク選択制御が行わ
れ、各部の動作を介しＤＲＡＭ４０に対するリフレッシ
ュ制御が行われる。

【０００９】次に、当該従来例におけるリフレッシュ動
作について説明する。図９において、電源が投入される
と、リセット信号１４４、１４５、１４６および１４７
が一斉に入力されて、バンクアドレス・ラッチ４２、４
３、４４および４５は同時にリセットされる。その後
に、当該リセット動作が解除されることにより、バンク
アドレス・ラッチ４２、４３、４４および４５は、全て
ラッチ動作可能な状態となり、デコーダ４１より出力さ
れるバンク選択信号１４０、１４１、１４２および１４
３の１番目の立ち下がりが、それぞれ個別にラッチされ
る。前述したように、この立ち下がりが一旦ラッチされ
ると、前記ラッチ内容は、次の各リセット信号１４４、
１４５、１４６および１４７が入力されるまでは、その
まま保持されている。

【００１０】今、ＤＲＡＭ４０において、バンクＡ５
８、バンクＢ５９、バンクＣ６０およびバンクＤ６１の
順序に従ってアクセスが行われる場合には、バンクＡ５
８に対するライト・アクセスが開始される前に、バンク
Ａ５８に対応した拡張アドレス信号１３８および１３９
（図８の拡張アドレス信号１３７に含まれる）がデコー
ダ（図８のデコーダ３８に対応する）４１に入力されて
デコードされる。この結果、バンクＡ５８に対するバン
ク選択信号１４０のみが“Ｌ”レベルにて出力される。
バンクアドレス・ラッチ４２においては、このバンク選
択信号１４０の立た下がりがラッチされ、その内容は、
次のリセット信号１４４が入力されるまで保持される。
これにより、バンクアドレス・ラッチ４２の出力のみが
“Ｌ”レベルにて出力されて、ＮＡＮＤゲート４６に入
力される。ＮＡＮＤゲート４６においては、リフレッシ
ュ要求信号１４８が入力される場合においてのみ“Ｌ”
レベルの信号が出力され、ＮＯＲゲート５４を介してバ
ンクＡ５８のロウアドレス・ストローブ端子に入力され
る。即ち、この時点においては、バンクＡ５８について
のみリフレッシュ動作を行わせることが可能な状態とな
る。この状態において、バンクＡ５８に対するライト・
アクセスが、バンクＡ５８についての最初のライト・ア
クセスであるのか否かが検索される。

【００１１】この検索の結果において最初のライト・ア
クセスである場合には、まずリフレッシュ要求信号１４
８を適宜入力することにより、バンクＡ５８に対して８
回程のリフレッシュ・ダミーサイクルが実行される。こ
の場合に、情報のライト／リードを目的としないダミー
サイクルは、このリフレッシュ・ダミーサイクルにより
代用される。このダミーサイクルが終了することによ
り、バンクＡ５８の全アドレス領域は、始めてライト・
アクセスを行うことが可能な状態となる。その後に、ロ
ウアドレス・ストローブ信号、カラムアドレス・ストロ
ーブ信号、ライト・イネーブル信号およびアドレス信号
１３０等を適宜加えることにより、バンクＡ５８に対す
るライト／リード等のアクセス動作が、対応するアドレ
スの順序に従って行われてゆく。また、このメモリ・ア
クセスの期間においては、例えば、１５．６μｓごとに
行われる通常のリフレッシュ動作が実行されてはいる
が、この場合においては、リフレッシュされるのはバン
クＡ５８のみである。

【００１２】ここにおいて、バンクＡ５８に対するアク
セスが終了したものとすると、当該バンクＡ５８のメモ
リ内容が保持状態にあるか否かが検索される。保持が不
要である場合には、バンクアドレス・ラッチ４２にリセ
ット信号１４４が入力され、これにより、バンクアドレ
ス・ラッチ４２はリセットされリフレッシュ不可能な状
態となる。また、保持状態が必要である場合には、バン
クアドレス・ラッチ４２はリセットされることなくリフ
レッシュ可能な状態に維持される。以下、同様にして、
バンクＢ５９、バンクＣ６０およびバンクＤ６１に対す
るアクセスにおいても、上述したようなリフレッシュ動
作が行われる。例えば、バンクＢ５９を使用する際に
は、バンクＢ５９については常時ダミーサイクルを経過
させた後に、通常のリフレッシュ動作が行われるが、既
に使用されているバンクＡ５８については、記憶内容の
保持が必要である場合には、ダミーサイクルを経過させ
てリフレッシュ動作が行われ、記憶内容の保持が不要で
ある場合には、ダミーサイクルおよびリフレッシュ動作
は実行されない。

【００１３】以上説明したようなリフレッシュ動作を行
うことにより、バンクごとのリフレッシュ制御が可能と
なっている。即ち、従来技術の場合には、バンクＡ、バ
ンクＢ、バンクＣおよびバンクＤの順序に従ったバンク
の使用状態に対応して、記憶内容の保持の必要なバンク
および現在使用中のバンクについてのみダミーサイクル
を経過させた後に、通常のリフレッシュ動作が行われて
いる。

【００１４】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置およびそのリフレッシュ制御方法においては、
メモリセルの記憶情報保持のために、当該半導体記憶装
置を形成するＤＲＡＭのリフレッシュ動作を行う際に
は、当該ＤＲＡＭの全メモリセルに対してリフレッシュ
動作が行われるために、リフレッシュ動作時の消費電力
が増大するという欠点があり、また、当該リフレッシュ
動作時においては過大な電流がＤＲＡＭに流入する動作
状態となり、ノイズ発生の要因になるという欠点があ
る。

【００１５】また、前述の特開昭６０ー１７５２９６号
公報に記載されてる従来技術の場合には、メモリシステ
ムが複数のＤＲＡＭによりバンク構成されており、これ
らのバンクごとにリフレッシュ制御を個別に行っている
に過ぎず、システム全体を統合したリフレッシュ制御が
行われていないために、前記メモリシステム全体の消費
電力については低減効果が少ないという欠点がある。

【００１６】

【課題を解決するための手段】第１の発明の半導体記憶
装置は、メモリセルアレイおよびロウデコーダ、カラム
デコーダ、センスアンプおよびデータ入出力手段等を備
え、読み込み／書き込み可能な半導体記憶装置におい
て、ライトサイクル時に、所定のロウアドレス・ストロ
ーブ信号、カラムアドレス・ストローブ信号、ライト・
イネーブル信号およびリフレッシュ動作の対象とする領
域であるか否かを判定する未使用領域判定信号の入力を
受けて、ロウデコーダ／カラムデコーダ制御信号、リフ
レッシュ要求信号、最上位ロウアドレス・ラッチ制御信
号、ロウアドレス・ラッチ制御信号およびアドレスバッ
ファ制御信号等を出力するアクセス制御手段と、前記ラ
イトサイクルの発生に対応して、前記ロウアドレス・ラ
ッチ制御信号の入力を受けて、入力されるロウアドレス
をラッチする第１のロウアドレス・ラッチ手段と、前記
最上位ロウアドレス・ラッチ制御信号の入力を受けて、
前記第１のロウアドレス・ラッチ手段においてラッチさ
れたロウアドレスを入力し、最上位のロウアドレスとし
てラッチする第２のロウアドレス・ラッチ手段と、前記
ライトサイクルの発生に対応して、前記第１のロウアド
レス・ラッチ手段にラッチされているロウアドレスと、
前記第２のロウアドレス・ラッチ手段にラッチされてい
る最上位ロウアドレスとを比較して、前記第１のロウア
ドレス・ラッチ手段にラッチされているロウアドレス
が、前記第２のロウアドレス・ラッチ手段にラッチされ
ている最上位ロウアドレスよりも上位であるか否かを判
定する最上位判定信号を出力する比較手段と、前記リフ
レッシュ要求信号を入力し計数してリフレッシュ・ロウ
アドレスを生成して出力するとともに、このリフレッシ
ュ・ロウアドレスと前記第２のロウアドレス・ラッチ手
段より出力される最上位ロウアドレスの入力とを比較し
て前記未使用領域判定信号を出力するリフレッシュ制御
手段と、前記リフレッシュ・ロウアドレスの入力を受け
て、前記アドレス・バッファ制御信号により制御され、
所定のクロック信号を介して前記ロウデコーダに対する
ロウアドレスを出力するロウアドレス・バッファと、を
少なくとも備え、前記リフレッシュ制御手段は、前記第
２のロウアドレス・ラッチ手段にラッチされた最上位ロ
ウアドレスと前記リフレッシュ・ロウアドレスとを比較
して、前記リフレッシュ・ロウアドレスが前記最上位ロ
ウアドレスよりも下位である場合に出力される前記未使
用領域判定信号を介して、前記ロウデコーダ／カラムデ
コーダ制御信号により前記ロウデコーダを活性化すると
ともに、前記アドレスバッファ制御信号により前記アド
レスバッファを活性化することを特徴としている。

【００１７】なお、前記リフレッシュ制御手段は、前記
リフレッシュ要求信号を入力して計数して、前記リフレ
ッシュ・ロウアドレスを生成して出力するカウンタと、
前記リフレッシュ・ロウアドレスと前記第２のロウアド
レス・ラッチ手段より出力される最上位ロウアドレスと
を比較して、前記未使用領域判定信号を出力する比較器
とを備えて構成してもよく、前記アクセス制御手段は、
前記ロウアドレス・ストローブ信号、カラムアドレス・
ストローブ信号およびライト・イネーブル信号の入力を
受けて、少なくとも前記ロウデコーダ制御信号、リフレ
ッシュ要求信号およびロウアドレス・バッファ制御信号
を生成して出力するクロック・ジェネレータと、前記未
使用領域判定信号および最上位判定信号の入力を受け
て、少なくとも前記最上位ロウアドレス・ラッチ制御信
号およびロウアドレス・ラッチ制御信号を生成して出力
するラッチ制御回路とを備えて構成してもよい。

【００１８】また、第２の発明の構成は、前記半導体記
憶装置をＤＲＡＭとし、そのリフレッシュ動作時のリフ
レッシュ制御方法において、そのリフレッシュ動作時
に、ロウアドレス・ストローブ信号、カラムアドレス・
ストローブ信号およびライト・イネーブル信号の入力タ
イミング調整により、当該ＤＲＡＭをテストモードに設
定する第１のステップと、前記ＤＲＡＭの任意のアドレ
スに対するリードアクセスを実行することによって、前
記第２のロウアドレス・ラッチ手段にラッチされた最上
位ロウアドレスを更新する第２のステップと、前記第２
のステップにおいて更新された最上位のロウアドレス・
ラッチに対応して、前記第２のロウアドレス・ラッチ手
段により、前記リードアクセス時に入力されている前記
任意のアドレスのロウアドレスをラッチする第３のステ
ップと、を少なくとも有することを特徴としている。

【００１９】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００２０】図１は本発明の１実施形態を示すブロック
図である。図１に示されるように、本実施形態は、クロ
ック・ジェネレータ２およびラッチ制御回路３を含み、
外部からのロウアドレス・ストローブ信号１０１、カラ
ムアドレス・ストローブ信号１０２およびライト・イネ
ーブル信号１０３、未使用領域判定信号１０５の入力を
受けて、ロウ・デコーダ制御信号１０４、リフレッシュ
要求信号１０６、最上位ロウアドレス・ラッチ制御信号
１０７、最上位ロウアドレス・ラッチ・リセット信号１
０８、ロウアドレス・ラッチ制御信号１０９およびロウ
アドレス・バッファ制御信号１１１を生成して出力する
アクセス制御回路１と、ロウアドレスをラッチするロウ
アドレス・ラッチ４と、最上位ロウアドレスをラッチす
るロウアドレス・ラッチ５と、ロウアドレス・ラッチ４
にラッチされているロウアドレスとロウアドレス・ラッ
チ５にラッチされている最上位ロウアドレスとを比較す
る比較記６と、リフレッシュ制御回路７と、ロウアドレ
ス・バッファ８と、カラムアドレス・バッファ９と、ロ
ウデコーダ１０と、カラムデコーダ１１と、センスアン
プ１２と、メモリセルアレイ１３と、データ入出力バッ
ファ１４とを備えて構成されている。

【００２１】なお、上記の構成要素の内、特にアクセス
制御回路１、ロウアドレス・ラッチ４および５、比較器
６、リフレッシュ制御回路７、ロウアドス・バッファ８
およびカラムアドレス・バッファ９は、本実施形態の半
導体記憶装置のリフレッシュ制御方式を形成している。
また、図２は、上記のリフレッシュ制御回路７の内部構
成を示すブロック図であり、アクセス制御回路１に含ま
れるクロック・ジェネレータ２より出力されるリフレッ
シュ制御信号１０６に同期して、リフレッシュ・ロウア
ドレス１１４を生成して出力するカウンタ１５と、この
リフレッシュ・ロウアドレス１１４とロウアドレス・ラ
ッチ５より出力される既にライトアクセスされた最上位
ロウアドレスとを比較する比較器１６とを備えて構成さ
れる。

【００２２】次に、図１および図２を参照して、リフレ
ッシュ動作について説明する。電源が投入されると、最
初のライトアクセスが実行されるまでは、ラッチ制御回
路３からは、最上位ロウアドレス・ラッチ・リセット信
号１０８が“Ｈ”レベルにて出力され、またリフレッシ
ュ要求信号１０６が“Ｌ”レベルにて出力される。ロウ
アドレス・ラッチ５においては、この最上位ロウアドレ
ス・ラッチ・リセット信号１０８の入力を受けてリセッ
トされ、リフレッシュ制御回路７においては、“Ｌ”レ
ベルのリフレッシュ要求信号１０６の入力を受けて非活
性化されて、本実施形態におけるリフレッシュ動作は停
止状態となっている。

【００２３】この状態において、最初のライトアクセス
が発生すると、ラッチ制御回路３からはロウアドレス・
ラッチ制御信号１０９が“Ｈ”レベルにて出力されて、
ロウアドレス・ラッチ４に入力される。ロウアドレス・
ラッチ４においては、その時点において入力されている
ロウアドレスがラッチされて保持される。その際、ロウ
アドレス・ラッチ４においてラッチされたロウアドレス
は、即ロウアドレス・ラッチ５に出力されて、ラッチ制
御回路３より送られてくる最上位ロウアドレス・ラッチ
制御信号１０７を介して、最上位ロウアドレスとして当
該ロウアドレス・ラッチ５にラッチされる。そして次の
ライトアクセス・サイクルが発生すると、ロウアドレス
・ラッチ４においては、上記と同様に、その時点におい
て入力されているロウアドレスがラッチされるととも
に、ラッチされた当該ロウアドレスは、ロウアドレス・
ラッチ５および比較器６に出力される。比較器６におい
ては、ロウアドレス・ラッチ４においてラッチされたロ
ウアドレスと、ロウアドレス・ラッチ５にラッチされて
いる既にライトアクセスされた最上位ロウアドレスとし
て保持されている最上位ロウアドレスとが比較照合され
る。この比較照合において、ロウアドレス・ラッチ４に
おいてラッチされたロウアドレスが、ロウアドレス・ラ
ッチ５においてラッチされている最上位ロウアドレスよ
りも下位のロウアドレスである場合には、比較器６から
は最上位判定信号１１０が“Ｌ”レベルにて出力されて
ラッチ制御回路３に入力される。また逆にロウアドレス
・ラッチ４においてラッチされたロウアドレスが、ロウ
アドレス・ラッチ５においてラッチされている最上位ロ
ウアドレスよりも上位のロウアドレスである場合には、
比較器６からは最上位判定信号１１０が“Ｈ”レベルに
て出力されてラッチ制御回路３に入力される。ラッチ制
御回路３においては、最上位判定信号１１０が“Ｈ”レ
ベルで入力される場合には、最上位ロウアドレス・ラッ
チ制御信号１０７が“Ｈ”レベルにて出力されてロウア
ドレス・ラッチ５に入力される。

【００２４】以降のライトアクセス・サイクルにおいて
は、上記に説明した動作が繰返して実行され、これによ
りロウアドレス・ラッチ５には、ライトアクセス時にお
ける最上位ロウアドレスが常時ラッチされている状態が
継続される。次いで、ロウアドレス・ラッチ５にラッチ
されている最上位ロウアドレス１１３は、リフレッシュ
制御回路７に出力されて、当該リフレッシュ制御回路７
内の比較器１６に入力される。他方において、リフレッ
シュ制御回路７内のカウンタ１５に対しては、アクセス
制御回路１に含まれるクロック・ジェネレータ２より出
力されるリフレッシュ要求信号１０６が入力されてお
り、このリフレッシュ要求信号１０６が“Ｈ”レベルに
て入力されることにより、リフレッシュ・ロウアドレス
１１４が生成されて出力され、前述のように、ロウアド
レス・バッファ８の出力されるとともに比較器１６に入
力される。比較器１６においては、このリフレッシュ・
ロウアドレス１１４と、ロウアドレス・バッファ５より
入力される前記最上位ロウアドレス１１３とが比較され
て、リフレッシュ・ロウアドレス１１４が、最上位ロウ
アドレス１１３よりも下位のロウアドレスである場合に
は、比較器１６からは、未使用領域判定信号１０５が
“Ｌ”レベルにて出力されてラッチ制御回路３に入力さ
れる。また逆にリフレッシュ・ロウアドレス１１４が、
最上位ロウアドレス１１３よりも上位のロウアドレスで
ある場合には、比較器１６からは、未使用領域判定信号
１０５が“Ｈ”レベルにて出力されてラッチ制御回路３
に入力される。

【００２５】ラッチ制御回路３においては、上記の未使
用領域判定信号１０５が“Ｌ”レベルで入力される場合
には、対応するロウアドレスのメモリ領域がリフレッシ
ュを必要とする領域、即ち、情報保持を必要とするメモ
リ領域であるものと判定されて、リフレッシュ動作時に
対応して、ロウデコーダ１０を活性化するためのロウデ
コーダ制御信号１０４およびロウアドレス・バッファ８
を活性化するためのロウアドレス・バッファ制御信号１
１１が、それぞれ“Ｈ”レベルにて出力されて、対応す
るロウデコーダ１０およびロウアドレス・バッファ８に
入力されて、それぞれが活性化される。また比較器１６
より出力される未使用領域判定信号１０５が“Ｈ”レベ
ルで入力される場合には、リフレッシュ動作を必要とし
ない領域、即ち、情報保持を必要としないメモリ領域で
あるものと判定されて、前記ロウデコーダ制御信号１０
４および前記ロウアドレス・バッファ制御信号１１１が
共に“Ｌ”レベルにて出力されて、ロウデコーダ１０お
よびロウアドレス・バッファ８は非活性化され、これに
より、対応するロウアドレスのメモリ領域に対するリフ
レッシュ動作は行われない。

【００２６】次に、第２の発明のリフレッシュ制御方法
の１実施形態について説明する。図３は、当該１実施形
態に対応するシステム機能の主要部を示す構成図であ
る。図３に示されるように、本実施形態に対応するシス
デム機能は、ＣＰＵ１７と、メモリ制御回路１８と、Ｄ
ＲＡＭ（Ａ）１９、ＤＲＡＭ（Ｂ）２０、ＤＲＡＭ
（Ｃ）２１およびＤＲＡＭ（Ｄ）２２とを備えて構成さ
れる。また、図４は本実施形態におけるメモリ・マップ
を示す図であり、図５は本実施形態におけるＤＲＡＭテ
ストモード時のタイミング図、図６は本実施形態におけ
るメモリ制御手順の主要部分のフローチャートを示す図
である。以下、第２の発明の本実施形態について、図
１、図２、図３、図４、図５および図６を参照して説明
するものとする。

【００２７】図４に示されるメモリ・マップにおいて、
ＲＯＭ領域として形成されるシステム領域（１）２３
は、オペレーティング・システムが常駐する領域であ
り、未使用領域２６は、システム上、メモリがマッピン
グされていない領域である。また、ダイナミック・メモ
リ（ＤＲＡＭ）領域であるシステム領域（３）２５は、
アプリケーションによりワーク領域として使用される領
域であり、システム領域（２）２４は、オペレーティン
グ・システムによりワーク領域として使用される領域で
ある。通常、当該システムが起動されると、前記システ
ム領域（１）２３に格納されているオペレーティング・
システムが起動され、システムのセットアップが行われ
る。その際に、システム上に搭載されている全てのダイ
ナミック・メモリ（ＤＲＡＭ）が正常に動作するか否か
を確認するためのメモリチェック・プログラムが実行さ
れる。このメモリチェック・プログラムにおいては、Ｄ
ＲＡＭ（Ａ）１９、ＤＲＡＭ（Ｂ）２０、ＤＲＡＭ
（Ｃ）２１およびＤＲＡＭ（Ｄ）２２の全領域に対し
て、ライトアクセスが実行された後にリードアクセスが
実行されて、全メモリセルの内容が正常であるか否かが
判定される。

【００２８】次に、図３のシステム機能構成図、図４の
メモリ・マップ、図５（ａ）、（ｂ）および（ｃ）のタ
イミング図および図６のフローチャートを参照して、テ
ストモード時の動作手順について敷延して説明する。な
お、図４のメモリ・マップにおいては、説明の都合上、
アプリケーション１およびアプリケーション２は、任意
の領域にマッピングされている。アプリケーションの実
行は、最初にアプリケーション１が実行され、当該アプ
リケーション１の実行終了後に、アプリケーション２が
実行されるものとする。まずステップＳ1 （図６参照）
においてシステムが起動されると、システム領域（３）
２５およびシステム領域（２）２４にマッピングされて
いるＤＲＡＭ（Ａ）１９、ＤＲＡＭ（Ｂ）２０、ＤＲＡ
Ｍ（Ｃ）２１およびＤＲＡＭ（Ｄ）２２に対するメモリ
チェックが行われる。このメモリチェックが終了する
と、ＤＲＡＭ（Ａ）１９、ＤＲＡＭ（Ｂ）２０、ＤＲＡ
Ｍ（Ｃ）２１およびＤＲＡＭ（Ｄ）２２のそれぞれに対
応する最上位のロウアドレス・ラッチ５（図１参照）に
ラッチされている最上位ロウアドレスは、それぞれ最大
値となるため、これらのＤＲＡＭ（Ａ）１９、ＤＲＡＭ
（Ｂ）２０、ＤＲＡＭ（Ｃ）２１およびＤＲＡＭ（Ｄ）
２２に対するリフレッシュ動作が実行される。ここにお
いて、ＤＲＡＭ（Ａ）１９、ＤＲＡＭ（Ｂ）２０、ＤＲ
ＡＭ（Ｃ）２１およびＤＲＡＭ（Ｄ）２２は未使用状態
にある。

【００２９】次いで、ステップＳ2 （図６参照）におい
て、前記メモリチェック・プログラムが実行されると、
最上位のロウアドレス・ラッチ５にラッチされている最
上位ロウアドレスは最大値であるため、当該ロウアドレ
ス・ラッチ５にラッチされている最上位ロウアドレスを
更新することが必要となる。この最上位ロウアドレスの
更新は、次記の手順により実行される。図３において、
まず、ＤＲＡＭ（Ａ）１９に対して．ＣＰＵ１７によ
り、当該ＤＲＡＭのテストモードが実行される。なお、
このテストモードの実行に当っては、図４のメモリ・マ
ップにおいて、テストモード専用（未使用領域）の任意
のアドレス（以下、ＴＥＳＴ番地と云う）を設定してお
くことが必要となる。ステップＳ3 （図６参照）におい
て、ＣＰＵ１７（図３参照）により前記ＴＥＳＴ番地に
対するアクセスが行われると、メモリ制御回路１８から
は、図５（ａ）、（ｂ）および（ｃ）に示されるような
ロウアドレス・ストローブ信号１１９−１、カラムアド
レス・ストローブ信号１２０−１およびライト・イネー
ブル信号１２１−１が出力されて、対応するＤＲＡＭ
（Ａ）１９に入力され、これにより、図５に示されるテ
ストモード・スタートのタイミングにおいて、ＤＲＡＭ
（Ａ）１９はテスト・モードに設定される。次いで、ス
テップＳ4 において、ＣＰＵ１７によりＳＹＳ−ＳＴＡ
ＲＴ番地（図４参照）に対するリードアクセスが行われ
る。

【００３０】以上説明した動作手順により、ＤＲＡＭ
（Ａ）１９は、図１に示されるラッチ制御回路３より、
最上位ロウアドレス・ラッチ制御信号１０７が“Ｈ”レ
ベルで出力されて、ロウアドレス・ラッチ５に入力され
る。ロウアドレス・ラッチ５においては、前記ステップ
Ｓ4 におけるリードアクセス時に入力されているＳＹＳ
−ＳＲＡＲＴ番地のロウアドレス（最小値）をラッチす
るために、ＤＲＡＭ（Ａ）１９の全記憶セルに対するリ
フレッシュ動作は行われない状態となる。そして最後
に、ステップＳ5 において、ＣＰＵ１７によりダミー・
リフレッシュサイクルが実行されて、通常のアクセスを
行うことが可能な状態となる。なおＤＲＡＭ（Ｂ）２
０、ＤＲＡＭ（Ｃ）２１およびＤＲＡＭ（Ｄ）２２に対
しても、上記のＤＲＡＭ（Ａ）１９の場合と同様の動作
手順により、これらのＤＲＡＭの全メモリセルに対する
リフレッシュ動作は行われない状態となる。

【００３１】次に、ＤＲＡＭ（Ａ）１９、ＤＲＡＭ
（Ｂ）２０、ＤＲＡＭ（Ｂ）２１およびＤＲＡＭ（Ｄ）
２２までの領域を、オペレーティング・システム（ワー
ク）領域およびアプリケーション領域として使用する場
合について説明する。図４のメモリ・マップにおいて、
システム領域２がオペレーティング・システムによって
使用されている場合には、ＤＲＡＭ（Ａ）１９において
は、ライトアクセスされている最上位のロウアドレスが
ロウアドレス・ラッチ５にラッチされているために、当
該ＤＲＡＭ（Ａ）１９のＳＹＳ−ＥＮＤ番地までの領域
のみが、リフレッシュ動作が行われている領域となる。
次に、ＳＴＡＲＴ（１）番地からＥＮＤ（１）番地まで
の領域がアプリケーション１によって使用されている場
合には、ＤＲＡＭ（Ａ）１９は、オペレーティング・シ
ステムとアプリケーション１により、その全領域が使用
されているために、その全メモリセルに対するリフレッ
シュ動作が実行される。またＤＲＡＭ（Ｂ）２０におい
ては、ＥＮＤ（１）番地までの領域のみが使用されてい
るに過ぎないために、先頭番地からＥＮＤ（１）番地ま
でのリフレッシュ動作のみが行われる。

【００３２】ここにおいて、実行されるアプリケーショ
ンが、アプリケーション１からアプリケーション２に切
替えられる場合、即ち、使用する領域がアプリケーショ
ン１の領域からアプリケーション２の領域に切替えられ
る場合には、アプリケーション１の領域は使用されなく
なるために、ＤＲＡＭ（Ａ）１９およびＤＲＡＭ（Ｂ）
２０のアプリケーション１の領域に対するリフレッシュ
動作は不要となる。この場合には、ＤＲＡＭ（Ａ）１９
においては、既に説明したようなテストモードの実行後
に、ＳＹＳーＥＮＤ番地に対してリードアクセスを実行
することにより、ＳＹＳーＳＴＡＲＴ（１）番地からＳ
ＹＳーＥＮＤ番地までのリフレッシュ動作のみが行われ
る状態となる。また、ＤＲＡＭ（Ｂ）２０は未使用領域
になるため、前記テストモードの実行後に、ＤＲＡＭ
（Ｂ）２０の先頭番地に対してリードアクセスを実行す
ることにより、ＤＲＡＭ（Ｂ）２０においては、全記憶
セルに対するリフレッシュ動作が行われない状態とな
る。アプリケーション２の実行が終了した場合において
も、前記アプリケーション１において説明したような動
作を行うことにより、使用領域の解放が行われて不要な
リフレッシュ動作が抑制される。

【００３３】以上説明したように、第２の発明の実施形
態においては、ＤＲＡＭのテストモードを使用すること
により、リフレッシュ動作の制御を行うことが可能にな
るために、対応するＤＲＡＭにおける消費電力を低減す
ることができる。例えば、ＤＲＡＭの使用率を５０％、
一定時間内のリフレッシュ回数を１０２４回と想定した
場合、リフレッシュ動作の回数は１／２の５１２回のリ
フレッシュ動作で済むために、消費電力としては、当該
リフレッシュ動作５１２回分の消費電力を低減すること
ができる。また、使用領域のロウアドレス管理により、
未使用領域のリフレッシュ動作が行われないために、消
費電力の低減とともにリフレッシュ動作に起因する不要
ノイズを抑制することも可能となる。

【００３４】なお、以上の説明においては、ライトアク
セス時におけるロウアドレスのラッチとして、ＤＲＡＭ
のアーリィ・ライトサイクルを前提として動作説明を行
っているが、レイト・ライトサイクルの場合において
も、本発明により同様の効果が得られることは云うまで
もない。また、同じく以上の説明においては、リフレッ
シュ動作の形態として、ロウアドレスに対応してメモリ
セルを駆動するリフレッシュ動作についての説明を行っ
ているが、本発明が、カラムアドレスに対応してメモリ
セルを駆動するリフレッシュ動作に関しても有効に適用
されることは云うまでもない。

【００３５】

【発明の効果】以上説明したように、本発明は、ＤＲＡ
Ｍのリフレッシュ動作時において、テストモードによる
リフレッシュ動作の制御を行うとともに、当該ＤＲＡＭ
の未使用領域に対するリフレッシュ動作を排除すること
により、使用領域のみに限定してリフレッシュ動作を行
うことができるために、不要消費電力を削除して当該消
費電力の低減を図ることができるとともに、リフレッシ
ュ動作に伴ない発生する不要ノイズを抑制することがで
きるという効果がある。

【図面の簡単な説明】

【図１】第１の発明の半導体記憶装置の１実施形態を示
すブロック図である。

【図２】前記第１の発明の１実施形態に含まれるリフレ
ッシュ制御回路を示すブロック図である。

【図３】第２の発明のリフレッシュ制御方法の１実施形
態に対応するシステム機能構成を示す図である。

【図４】前記第２の発明の１実施形態に対応するメモリ
・マップを示す図である。

【図５】前記第２の発明の１実施形態に対応するＤＲＡ
Ｍテストモードにおけるタイミング図である。

【図６】前記第２の発明の１実施形態におけるメモリ制
御手順の主要部のフローチャートを示す図である。

【図７】一般的なＤＲＡＭの内部構成を示すブロック図
である。

【図８】ＤＲＡＭに対する従来の一般的なアクセス装置
例を示すブロック図である。

【図９】従来例のロウアドレス・ストローブ・デコーダ
を示すブロック図である。

【符号の説明】

１ アクセス制御回路 ２ クロック・ジェネレータ ３ ラッチ制御回路 ４、５ ロウアドレス・ラッチ ６、１６ 比較器 ７ リフレッシュ制御回路 ８ ロウアドレス・バッファ ９ カラムアドレス・バッファ １０ ロウデコーダ １１ カラムデコーダ １２ センスアンプ １３ メモリセル・アレイ １４ データ入出力バッファ １５、２７ カウンタ １７、２８ ＣＰＵ １８ メモリ制御回路 １９ ＤＲＡＭ（Ａ） ２０ ＤＲＡＭ（Ｂ） ２１ ＤＲＡＭ（Ｃ） ２２ ＤＲＡＭ（Ｄ） ２３ システム領域（１） ２４ システム領域（２） ２５ システム領域（３） ２６ 未使用領域 ２９ コマンド・バッファ ３０ マルチプレクサ ３１ リフレッシュ・アドレスジェネレータ ３２ リフレッシュ・タイマ ３３ アービタ ３４ ラッチ ３５ タイミング・ジェネレータ ３６、３７ バッファ ３８、４１ デコーダ ３９ データ・バッファ ４０ ＤＲＡＭ ４２〜４５ バンクアドレス・ラッチ ４６〜５３ 論理積ゲート ５４〜５７ 論理和ゲート ５８ バンクＡ ５９ バンクＢ ６０ バンクＣ ６１ バンクＤ １０１、１１９−１〜１１９−４、１３６、１４９
ロウアドレス・ストローブ信号 １０２、１２０−１〜１２０−４、１３５ カラムア
ドレス・ストローブ信号 １０３、１２１−１〜１２１−４、１３４ ライト・
イネーブル信号 １０４ ロウ・デコーダ制御信号 １０５ 未使用領域判定信号 １０６、１４８ リフレッシュ要求信号 １０７ 最上位ロウアドレス・ラッチ制御信号 １０８ 最上位ロウアドレス・ラッチ・リセット信号 １０９ ロウアドレス・ラッチ制御信号 １１０ 最上位判定信号 １１１ ロウアドレス・バッファ制御信号 １１２ アドレス信号 １１３ 最上位ロウアドレス １１４ リフレッシュ・ロウアドレス １１５ 出力イネーブル信号 １１６ 入出力信号 １１７ データ／アドレス・バス １１８ コントロール・バス １２３ ＳＹＳ−ＳＴＡＲＴ番地 １２４ ＳＹＳ−ＥＮＤ番地 １２５ ＳＴＡＲＴ（１）番地 １２６ ＥＮＤ（１）番地 １２７ ＳＴＡＲＴ（２）番地 １２８ ＥＮＤ（２）番地 １２９ ＴＥＳＴ番地 １３０、１３１、１３７、１３８ アドレス信号 １３２ リフレッシュ・アドレス信号 １３３ ＳＬ信号 １３７、１３８、１３９ 拡張アドレス信号 １４０〜１４３ バンク選択信号 １４４〜１４７ リセット信号 Ｓ1 〜Ｓ5 ステップ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルアレイおよびロウデコーダ、
   カラムデコーダ、センスアンプおよびデータ入出力手段
   等を備え、読み込み／書き込み可能な半導体記憶装置に
   おいて、 ライトサイクル時に、所定のロウアドレス・ストローブ
   信号、カラムアドレス・ストローブ信号、ライト・イネ
   ーブル信号およびリフレッシュ動作の対象とする領域で
   あるか否かを判定する未使用領域判定信号の入力を受け
   て、ロウデコーダ／カラムデコーダ制御信号、リフレッ
   シュ要求信号、最上位ロウアドレス・ラッチ制御信号、
   ロウアドレス・ラッチ制御信号およびアドレスバッファ
   制御信号等を出力するアクセス制御手段と、前記 ライトサイクルの発生に対応して、前記ロウアドレ
   ス・ラッチ制御信号の入力を受けて、入力されるロウア
   ドレスをラッチする第１のロウアドレス・ラッチ手段
   と、 前記最上位ロウアドレス・ラッチ制御信号の入力を受け
   て、前記第１のロウアドレス・ラッチ手段でラッチされ
   たロウアドレスを入力し、最上位のロウアドレスとして
   ラッチする第２のロウアドレス・ラッチ手段と、 前記ライトサイクルの発生に対応して、前記第１のロウ
   アドレス・ラッチ手段にラッチされているロウアドレス
   と、前記第２のロウアドレス・ラッチ手段にラッチされ
   た最上位ロウアドレスとを比較して、前記第１のロウア
   ドレス・ラッチ手段にラッチされているロウアドレス
   が、前記第２のロウアドレス・ラッチ手段にラッチされ
   ている最上位ロウアドレスよりも上位であるか否かを判
   定する最上位判定信号を出力する比較手段と、前記 リフレッシュ要求信号を入力し計数してリフレッシ
   ュ・ロウアドレスを生成して出力するとともに、このリ
   フレッシュ・ロウアドレスと前記第２のロウアドレス・
   ラッチ手段より出力される最上位ロウアドレスの入力と
   を比較して前記未使用領域判定信号を出力するリフレッ
   シュ制御手段と、 前記リフレッシュ・ロウアドレスの入力を受けて、前記
   アドレス・バッファ制御信号により制御され、所定のク
   ロック信号を介して前記ロウデコーダに対するロウアド
   レスを出力するロウアドレス・バッファと、を少なくと
   も備え、 前記リフレッシュ制御手段は、前記第２のロウアドレス
   ・ラッチ手段にラッチされた最上位ロウアドレスと前記
   リフレッシュ・ロウアドレスとを比較して前記リフレッ
   シュ・ロウアドレスが前記最上位ロウアドレスよりも下
   位である場合に出力される前記未使用領域判定信号を介
   して、前記ロウデコーダ／カラムデコーダ制御信号によ
   り前記ロウデコーダを活性化するとともに、前記アドレ
   スバッファ制御信号により前記アドレスバッファを活性
   化することを特徴とする半導体記憶装置。
2. 【請求項２】 前記リフレッシュ制御手段が、前記リフ
   レッシュ要求信号を入力して計数して前記リフレッシュ
   ・ロウアドレスを生成して出力するカウンタと、前記リ
   フレッシュ・ロウアドレスと前記第２のロウアドレス・
   ラッチ手段より出力される最上位ロウアドレスとを比較
   して前記未使用領域判定信号を出力する比較器とから構
   成される請求項１記載の半導体記憶装置。
3. 【請求項３】 前記アクセス制御手段が、前記ロウアド
   レス・ストローブ信号、カラムアドレス・ストローブ信
   号およびライト・イネーブル信号の入力を受けて、少な
   くとも前記ロウデコーダ制御信号、リフレッシュ要求信
   号およびロウアドレス・バッファ制御信号を生成して出
   力するクロック・ジェネレータと、 前記未使用領域判定信号および最上位判定信号の入力を
   受けて、少なくとも前記最上位ロウアドレス・ラッチ制
   御信号およびロウアドレス・ラッチ制御信号を生成して
   出力するラッチ制御回路とから構成される請求項１また
   は２記載の半導体記憶装置。
4. 【請求項４】 前記請求項１記載の半導体記憶装置をＤ
   ＲＡＭとし、そのリフレッシュ動作時のリフレッシュ制
   御方法において、前記リフレッシュ動作時に、ロウアド
   レス・ストローブ信号、カラムアドレス・ストローブ信
   号およびライト・イネーブル信号の入力タイミング調整
   により、当該ＤＲＡＭをテストモードに設定する第１の
   ステップと、 前記ＤＲＡＭの任意のアドレスに対するリードアクセス
   を実行することによって、前記第２のロウアドレス・ラ
   ッチ手段にラッチされた最上位ロウアドレスを更新する
   第２のステップと、 所定のＣＰＵにより、ダミ−リフレッシュ・サイクルを
   実行する第３のステップと、を少なくとも有することを
   特徴とする半導体記憶装置のリフレッシュ制御方法。