JP2012221534A - 半導体記憶装置および半導体記憶装置のリフレッシュ方法 - Google Patents

Abstract

【課題】システム全体の処理の効率を向上させることができる半導体記憶装置を提供することである。
【解決手段】本発明にかかる半導体記憶装置は、メモリセルアレイ１３と、メモリコントローラ１１と、リフレッシュ制御回路１２と、を備える。メモリコントローラ１１は、メモリセルアレイ１３の使用領域の最上位ロウアドレス４４に応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成する。リフレッシュ制御回路１２は、メモリコントローラ１１で生成されたリフレッシュ要求信号３３が供給されるタイミング毎に、メモリセルアレイ１３のリフレッシュを実施するためのリフレッシュアドレス３４が最上位ロウアドレス４４と一致するまで当該リフレッシュアドレス３４を生成する。
【選択図】図１

Description

本発明は半導体記憶装置および半導体記憶装置のリフレッシュ方法に関し、特に読み出し／書き込み可能なメモリのリフレッシュを実施する半導体記憶装置および半導体記憶装置のリフレッシュ方法に関する。

近年、半導体記憶装置におけるメモリ（例えば、ＤＲＡＭ）の容量が増大するにつれて、メモリの消費電力の低減が重要な課題となってきている。一般に、ＤＲＡＭにおいては、メモリ素子のゲート部の寄生容量に記憶情報が電荷の形で保持されているために、所定の時間を経過すると当該寄生容量における漏洩電流により記憶情報が失われてしまう。このため、一定時間ごとにメモリセル内の情報を増幅して再生する所謂リフレッシュ動作が必要となる。このリフレッシュ動作は、ＤＲＡＭの全記憶セルに対して行われていたため、当該リフレッシュ動作による消費電力の増大が問題となっていた。

特許文献１には、ＤＲＡＭに格納されたデータの最大アドレスまでリフレッシュを実施することで、システム全体の処理速度を向上させ、更に消費電力を低減することができるＤＲＡＭリフレッシュ制御方法に関する技術が開示されている。図７は、特許文献１に開示されている半導体記憶装置を説明するためのブロック図である。また、図８は、特許文献１に開示されている半導体記憶装置が備えるアドレス監視回路を説明するためのブロック図である。

図７に示す半導体記憶装置は、ＤＲＡＭ１０１、レジスタ１０２、アドレス監視回路１０３、メモリコントローラ１０４、およびＣＰＵ１０５を備える。ＤＲＡＭ１０１は、所定周期毎（例えば４ｍｓ毎）に上位８ビットに対応する回数に分けてリフレッシュする必要があるメモリ（１Ｍビットメモリ×８個からなるメモリ）である。レジスタ１０２は、初期値を保持する。アドレス監視回路１０３は、ＤＲＡＭ１０１に接続されているアドレスバスに送出される最大アドレスを監視する。メモリコントローラ１０４は、アドレス監視回路１０３から通知された最大アドレスまで、ＤＲＡＭ１０１をリフレッシュする。ＣＰＵ１０５は、ＤＲＡＭ１０１に格納されたＯＳなどによって所定の処理を実施する。

図８に示すアドレス監視回路は、デコーダ１０３_１、マルチプレクサ１０３_２、最大アドレス格納レジスタ１０３_３、および比較器１０３_４を備える。デコーダ１０３_１は、アドレスバスに送出されたアドレスをデコードしてマルチプレクサ１０３_２を切り替える。マルチプレクサ１０３_２は、レジスタ１０２に保持されている初期値、あるいはアドレスバスに送出されたアドレスのうちのいずれかを最大アドレス格納レジスタ１０３_３に出力する。最大アドレス格納レジスタ１０３_３は、ＤＲＡＭ１０１に接続されているアドレスバスに送出された最大アドレスを保持する。比較器１０３_４は、アドレスバスに送出されたアドレスが、最大アドレス格納レジスタ１０３_３に格納されているアドレスよりも大きいか否かを比較する。

特許文献１に開示されている半導体記憶装置では、比較器１０３_４がＤＲＡＭ１０１に接続されているアドレスバスに送出されたアドレスと、最大アドレス格納レジスタ１０３_３に格納されているアドレスとを比較し、アドレスバスに送出されたアドレスが大きい時に、当該アドレスバスに送出されたアドレスを最大アドレス格納レジスタ１０３_３に格納している。そして、最大アドレス格納レジスタ１０３_３に格納されている最大アドレスまでリフレッシュを実施している。

上記構成を有する特許文献１に開示されている半導体記憶装置では、プログラムやデータ等が格納されたリフレッシュブロックのみがリフレッシュされるため、リフレッシュに必要な時間を最小限にすることができ、これによりシステム全体の処理速度を向上させることができる。また、これに伴い半導体記憶装置の消費電力を低減させることができる。

また、特許文献２には、リフレッシュ時の消費電力を低減する半導体記憶装置に関する技術が開示されている。特許文献２に開示されている半導体記憶装置は、クロック・ジェネレータおよびラッチ制御回路を含むアクセス制御回路と、ロウアドレスおよび最上位ロウアドレスをラッチする第１および第２のロウアドレスラッチと、第１のロウアドレスラッチにラッチされているロウアドレスと、第２のロウアドレスラッチにラッチされている最上位ロウアドレスとを比較する比較器と、リフレッシュ制御回路と、ロウアドレスバッファと、カラムアドレスバッファと、ロウデコーダと、カラムデコーダと、センスアンプと、メモリセルアレイと、データ入出力バッファと、を備える。

特許文献３乃至５には、リフレッシュ時における消費電力を低減することができるＤＲＡＭ装置が開示されている。

特開平１−２９０１９３号公報 特許第２８６８４６４号公報 特開２０００−１１３６６７号公報 特開平１１−１７６１５４号公報 特開平１０−１７７７８６号公報

特許文献１にかかる半導体記憶装置では、ＤＲＡＭに格納されたデータの最大アドレスまでリフレッシュを実施することで、システム全体の処理速度を向上させている。換言すると、特許文献１にかかる半導体記憶装置では、ＤＲＡＭの使用領域についてのみリフレッシュを実施することでバスの使用効率を向上させ、システム全体の処理速度を向上させている。しかしながら、特許文献１にかかる半導体記憶装置では、規定されたリフレッシュ期間内におけるリフレッシュ動作に偏りが生じるため、バスの使用に偏りが生じるという問題があった。

図９は、特許文献１の課題を説明するための図である。図９に示すように、例えば規定されたリフレッシュ期間が８ｍｓである場合、全領域をリフレッシュするために、リフレッシュ期間（８ｍｓ）内に４０９６回のリフレッシュを実施していた。これに対して特許文献１にかかる半導体記憶装置では、例えば、ＤＲＡＭに格納されたデータの最大アドレスが２０４８である場合は、リフレッシュ期間（８ｍｓ）の半分の期間（４ｍｓ）内に２０４８回のリフレッシュを実施していた。これにより、データが格納されていないアドレスについてはリフレッシュを実施していないので、システム全体の処理速度を向上させ、消費電力を低減させることができた。しかしながら、特許文献１にかかる半導体記憶装置では、図９に示すように、バスの使用が前半部分（前半の４ｍｓ）に集中し、リフレッシュの実施に偏りが生じるため、結果的にシステム全体の処理の効率が低下するという問題があった。

本発明にかかる半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイの使用領域の最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、前記リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成するメモリコントローラと、前記メモリコントローラで生成されたリフレッシュ要求信号が供給されるタイミング毎に、前記メモリセルアレイのリフレッシュを実施するためのリフレッシュアドレスが前記最上位ロウアドレスと一致するまで当該リフレッシュアドレスを生成するリフレッシュ制御回路と、を備える。

本発明にかかる半導体記憶装置では、メモリセルアレイの使用領域の最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが、所定のリフレッシュ期間内において分散するようにリフレッシュを実施しているので、システム全体の処理の効率を向上させることができる。

本発明にかかる半導体記憶装置のリフレッシュ方法は、メモリセルアレイの使用領域の最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、前記リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成し、前記生成されたリフレッシュ要求信号が供給されるタイミング毎に、前記メモリセルアレイのリフレッシュを実施するためのリフレッシュアドレスが前記最上位ロウアドレスと一致するまで当該リフレッシュアドレスを生成し、前記リフレッシュアドレスを用いて前記メモリセルアレイのリフレッシュを実施する。

本発明にかかる半導体記憶装置のリフレッシュ方法では、メモリセルアレイの使用領域の最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが、所定のリフレッシュ期間内において分散するようにリフレッシュを実施しているので、システム全体の処理の効率を向上させることができる。

本発明により、システム全体の処理の効率を向上させることができる半導体記憶装置および半導体記憶装置のリフレッシュ方法を提供することが可能となる。

実施の形態にかかる半導体記憶装置を示すブロック図である。 実施の形態にかかる半導体記憶装置が備えるリフレッシュタイミング生成回路の一例を示すブロック図である。 実施の形態にかかる半導体記憶装置が備えるリフレッシュ制御回路の一例を示す図である。 実施の形態にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。 本発明の効果を説明するための図である。 本発明の効果を説明するための図である。 特許文献１に開示されている半導体記憶装置を示すブロック図である。 特許文献１に開示されている半導体記憶装置が備えるアドレス監視回路を示すブロック図である。 本発明の課題を説明するための図である。

以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態にかかる半導体記憶装置を示すブロック図である。図１に示す半導体記憶装置は、メモリコントローラ１１、リフレッシュ制御回路１２、メモリセルアレイ１３、アクセス制御回路１４、ロウアドレスラッチ１５、最上位ロウアドレスラッチ１６、比較器（第２の比較器）１７、ロウアドレスバッファ１８、カラムアドレスバッファ１９、ロウデコーダ２０、カラムデコーダ２１、センスアンプ２２、およびデータ入出力バッファ２３を備える。

メモリコントローラ１１は、アクセス制御回路１４にメモリ制御信号３１を出力する。ここで、メモリ制御信号３１は、例えば、メモリセルアレイ１３への書き込み動作を要求するライトアクセス要求、メモリセルアレイ１３のリフレッシュの実施を要求するリフレッシュ要求、およびメモリセルアレイ１３からの読み出し動作を要求するリード要求である。また、メモリコントローラ１１は、アドレス３２のロウアドレスをロウアドレスラッチ１５およびロウアドレスバッファ１８に出力し、アドレス３２のカラムアドレスをカラムアドレスバッファ１９に出力する。

また、メモリコントローラ１１は、最上位ロウアドレスラッチ１６にラッチされているメモリ使用領域の最上位ロウアドレス４４を入力する。そして、最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内（規定されたリフレッシュ期間内）において分散するように、リフレッシュを実施するタイミングに応じたリフレッシュ要求を生成する。このリフレッシュ要求は、メモリ制御信号３１としてアクセス制御回路１４に出力される。

アクセス制御回路１４は、メモリコントローラ１１から出力されたメモリ制御信号３１によりアクセス要求を受けると、メモリセルアレイ１３に対するアクセスの種類を判断する。また、アクセス制御回路１４は、ロウデコーダ２０にロウデコーダ制御信号４０を出力し、リフレッシュ制御回路１２にリフレッシュ要求信号３３を出力し、ロウアドレスラッチ１５にロウアドレスラッチ制御信号３７を出力し、最上位ロウアドレスラッチ１６に最上位ロウアドレスラッチ制御信号３８および最上位ロウアドレスラッチリセット信号３９を出力し、ロウアドレスバッファ１８にロウアドレスバッファ制御信号３５を出力する。また、アクセス制御回路１４は、比較器１７から出力された最上位判定信号３６を入力する。

ロウアドレスラッチ１５は、活性状態（例えば、ハイレベル）のロウアドレスラッチ制御信号３７を入力すると動作状態となり、メモリコントローラ１１から出力されたアクセス中のアドレス３２のロウアドレスをラッチし、ロウアドレス４３として、最上位ロウアドレスラッチ１６と比較器１７に出力する。

最上位ロウアドレスラッチ１６は、最上位ロウアドレスラッチ制御信号３８として活性状態の信号を入力すると、ロウアドレスラッチ１５から出力されたロウアドレス４３を最上位ロウアドレスとしてラッチする。また、最上位ロウアドレスラッチ１６は、最上位ロウアドレス４４をメモリコントローラ１１、リフレッシュ制御回路１２、および比較器１７に出力する。更に、最上位ロウアドレスラッチ１６は、ロウアドレスラッチリセット信号３９として活性状態の信号を入力すると、ラッチしていた最上位ロウアドレスをリセットする。

比較器１７は、入力されたロウアドレス４３と最上位ロウアドレス４４とを比較し、ロウアドレス４３の値が最上位ロウアドレス４４の値よりも大きい場合、アクセス制御回路１４に活性状態の最上位判定信号３６を出力する。

リフレッシュ制御回路１２は、リフレッシュ要求信号３３と最上位ロウアドレス４４とを入力し、リフレッシュ要求信号３３が供給されるタイミング毎に、メモリセルアレイ１３のリフレッシュを実施するためのリフレッシュアドレス３４を生成し、当該リフレッシュアドレス３４をロウアドレスバッファ１８に出力する。このとき、リフレッシュ制御回路１２はリフレッシュアドレス３４の値が最上位ロウアドレス４４の値と一致するまでリフレッシュアドレス３４を生成する。換言すると、リフレッシュ制御回路１２はリフレッシュアドレス３４として最上位ロウアドレス４４よりも大きい値のリフレッシュアドレス３４は出力しない。

ロウアドレスバッファ１８は、メモリコントローラ１１から出力されたアドレス３２のロウアドレスと、リフレッシュ制御回路１２から出力されたリフレッシュアドレス３４とを入力する。そして、通常アクセス動作かリフレッシュ動作かを示すロウアドレスバッファ制御信号３５に応じて、アドレス３２のロウアドレスおよびリフレッシュアドレス３４をメモリアクセス用ロウアドレス４１として選択的にロウデコーダ２０に出力する。

カラムアドレスバッファ１９は、メモリコントローラ１１から出力されたアドレス３２のカラムアドレスを入力し、当該カラムアドレスをメモリアクセス用カラムアドレス４２としてカラムデコーダ２１に出力する。

ロウデコーダ２０は、アクセス制御回路１４から出力されたロウデコーダ制御信号４０に応じてメモリセルアレイ１３を活性化する。すなわち、ロウデコーダ制御信号４０として活性状態の信号が供給されると、ロウデコーダ２０はメモリアクセス用ロウアドレス４１に対応したメモリセルアレイ１３のワード線を活性化する。

カラムデコーダ２１は、メモリセルアレイ１３にデータを書き込む際に、メモリアクセス用カラムアドレス４２に対応したメモリセルアレイ１３のビット線を活性化する。センスアンプ２２は、メモリセルアレイ１３のビット線の数だけ設けられており、メモリセルアレイ１３の各セルに格納されているデータを読み出す。データ入出力バッファ２３は、センスアンプで検出されたデータを一時的に保持する。

次に、本実施の形態にかかる半導体記憶装置の動作について説明する。メモリコントローラ１１からメモリ制御信号３１が出力されると、アクセス制御回路１４はメモリセルアレイ１３に対するアクセスの種類を判断する。メモリ制御信号３１がライトアクセス要求であった場合、アクセス制御回路１４は、ロウデコーダ制御信号４０として活性状態の信号をロウデコーダ２０に出力し、ロウデコーダ２０を活性化する。

また、アクセス制御回路１４は、ロウアドレスラッチ制御信号３７として活性状態の信号を出力し、ロウアドレスラッチ１５を動作状態とする。このとき、ロウアドレスラッチ１５は、メモリコントローラ１１から出力されたアクセス中のアドレス３２のロウアドレスをラッチし、ロウアドレス４３として、最上位ロウアドレスラッチ１６と比較器１７に出力する。

比較器１７は、ロウアドレス４３と最上位ロウアドレス４４とを比較し、ロウアドレス４３の値が最上位ロウアドレス４４の値よりも大きい場合、アクセス制御回路１４に活性状態の最上位判定信号３６を出力する。なお、ライトアクセス要求のメモリ制御信号３１がアクセス制御回路１４に出力される前に、アクセス制御回路１４は最上位ロウアドレスラッチ１６にロウアドレスラッチリセット信号３９を出力し、最上位ロウアドレスを初期値に設定している。ここで、最上位ロウアドレスラッチ１６にラッチされている最上位ロウアドレス４４の初期値は最も値の低いアドレス（例えば"０"）である。

アクセス制御回路１４に活性状態の最上位判定信号３６が供給されると、アクセス制御回路１４は、最上位ロウアドレスラッチ１６に活性状態の最上位ロウアドレスラッチ制御信号３８を出力する。最上位ロウアドレスラッチ１６は、活性状態の最上位ロウアドレスラッチ制御信号３８が入力されると、ラッチされている最上位ロウアドレスの値をロウアドレスラッチ１５から出力されたロウアドレス４３の値に更新する。

アクセス制御回路１４は、メモリ制御信号３１がライトアクセス要求の場合、ロウアドレスバッファ１８に通常アクセス動作を示すロウアドレスバッファ制御信号３５を出力する。ロウアドレスバッファ１８は、メモリセルアレイ１３へのアクセスが通常アクセスであるので、メモリコントローラ１１から出力されたアドレス３２のロウアドレスを入力し、当該アドレス３２のロウアドレスをメモリアクセス用ロウアドレス４１としてロウデコーダ２０に出力する。

また、カラムアドレスバッファ１９は、メモリコントローラ１１から出力されたアドレス３２のカラムアドレスを入力し、当該カラムアドレスをメモリアクセス用カラムアドレス４２としてカラムデコーダ２１に出力する。

ロウデコーダ２０は、ロウデコーダ制御信号４０が活性状態であるので、メモリアクセス用ロウアドレス４１に対応したメモリセルアレイ１３のワード線を活性化する。カラムデコーダ２１は、メモリアクセス用カラムアドレス４２に対応したメモリセルアレイ１３のビット線を活性化する。

このような動作により、最上位ロウアドレスラッチ１６は、メモリセルアレイ１３の使用領域の最上位ロウアドレス（書き込みが行なわれたロウアドレス）を示す最上位ロウアドレス４４をラッチする。なお、上記の動作はライトアクセス時にのみ実施され、ライトアクセス以外の時には実施されない。

次に、リフレッシュ動作について説明する。メモリコントローラ１１から出力されたメモリ制御信号３１がリフレッシュ要求であった場合、アクセス制御回路１４は、ロウデコーダ制御信号４０として活性状態の信号をロウデコーダ２０に出力し、ロウデコーダ２０を活性化する。また、アクセス制御回路１４は、リフレッシュ制御回路１２にリフレッシュを実施するタイミングに応じたリフレッシュ要求信号３３を出力する。

ここで、リフレッシュを実施するタイミングはメモリコントローラ１１で決定される。つまり、メモリコントローラ１１は、メモリ使用領域の最上位ロウアドレス（すなわち、最上位ロウアドレスラッチ１６にラッチされている最上位ロウアドレス４４）に応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、リフレッシュを実施するタイミングを決定することができる。また、メモリコントローラ１１は、メモリセルアレイのリフレッシュを実施するタイミングが互いに等間隔となるようにリフレッシュを実施するタイミングを決定してもよい。

図２は、メモリコントローラ１１が備えるリフレッシュタイミング生成回路５０の一例を示すブロック図である。図２に示すリフレッシュタイミング生成回路５０は、リフレッシュカウント値設定レジスタ５１と、リフレッシュ要求生成カウンタ５２と、メモリ制御信号生成部５３とを備える。

リフレッシュカウント値設定レジスタ５１は、規定されたリフレッシュ期間内における、最上位ロウアドレス４４に対応するリフレッシュ回数をリフレッシュカウント値４６として設定する。例えば、メモリセルアレイ１３が、規定されたリフレッシュ期間である８ｍｓ内に４０９６回のリフレッシュが必要なメモリセルアレイであるとする。この場合、最上位ロウアドレス４４の値が対象となるメモリアドレスの最大値の半分のアドレス値であるとすると、リフレッシュカウント値設定レジスタ５１は、規定されたリフレッシュ期間である８ｍｓ内に２０４８回のリフレッシュを実施するように、"２０４８"をリフレッシュカウント値４６として設定する。

リフレッシュ要求生成カウンタ５２は、設定されたリフレッシュカウント値４６に基づいて、規定されたリフレッシュ期間内においてメモリセルアレイのリフレッシュを実施するタイミングが分散するようにカウント値を生成し、当該カウント値をリフレッシュカウンタ出力信号４７としてメモリ制御信号生成部５３に出力する。この時、リフレッシュ要求生成カウンタ５２は、例えば図４のリフレッシュ要求"ＲＥＦ"に示すように、等間隔でリフレッシュを実施するようにリフレッシュカウンタ出力信号４７を出力することができる。つまり、メモリ使用領域が全領域の半分の場合、リフレッシュカウンタ出力信号４７は、図４に示すように８ｍｓ内に２０４８回トグルするようになる。

メモリ制御信号生成部５３は、リフレッシュカウンタ出力信号４７に応じてリフレッシュ要求信号を生成し、当該リフレッシュ要求信号をメモリ制御信号３１として出力する。また、メモリ制御信号生成部５３は、ロウアドレスバッファ１８、カラムアドレスバッファ１９、ロウアドレスラッチ１５にアドレス３２を出力する。

このように、リフレッシュタイミング生成回路５０は、リフレッシュカウント値設定レジスタ５１が最上位ロウアドレス４４に基づきリフレッシュカウント値４６を決定することで、メモリ使用領域に応じて等間隔にかつ最適な回数のリフレッシュを実施するためのリフレッシュ要求信号を生成することができる。

図１に示すリフレッシュ制御回路１２は、リフレッシュ要求信号３３と最上位ロウアドレス４４とを入力し、リフレッシュ要求信号３３が供給されるタイミング毎に、メモリセルアレイ１３のリフレッシュを実施するためのリフレッシュアドレス３４を生成し、当該リフレッシュアドレス３４をロウアドレスバッファ１８に出力する。このとき、リフレッシュ制御回路１２はリフレッシュアドレス３４の値が最上位ロウアドレス４４の値と一致するまでリフレッシュアドレス３４を生成する。

図３は、本実施の形態にかかる半導体記憶装置が備えるリフレッシュ制御回路１２の一例を示す図である。図３に示すリフレッシュ制御回路１２は、リフレッシュカウンタ２４と比較器（第１の比較器）２５とを備える。リフレッシュカウンタ２４は、活性状態のリフレッシュ要求信号３３が供給される毎にカウントを実施し、リフレッシュを実施するロウアドレスであるリフレッシュアドレス３４を生成する。生成されたリフレッシュアドレス３４は、比較器２５の一方の入力およびロウアドレスバッファ１８に出力される。

比較器２５は、リフレッシュアドレス３４と最上位ロウアドレス４４とを比較し、これらの値が一致した場合に未使用領域判定信号４５として活性状態の信号をリフレッシュカウンタ２４に出力する。リフレッシュカウンタ２４は、活性状態の未使用領域判定信号４５が供給されると、活性状態のリフレッシュ要求信号３３が供給された際にリフレッシュカウンタ２４の値をクリアする。

このような動作により、リフレッシュカウンタ２４から出力されるリフレッシュアドレス３４を、書き込みを行なった領域、つまりメモリ使用領域のみのロウアドレスとすることができる。

図１のロウアドレスバッファ１８は、アクセス制御回路１４から出力されたロウアドレスバッファ制御信号３５がリフレッシュ動作であることを示しているので、メモリアクセス用ロウアドレス４１としてリフレッシュアドレス３４をロウデコーダ２０に出力する。ロウデコーダ２０は、ロウデコーダ制御信号４０が活性状態の信号であるので、メモリアクセス用ロウアドレス４１に対応したメモリセルアレイ１３のワード線を活性化する。このような動作により、メモリセルアレイ１３がリフレッシュされる。

図５は、本発明の効果を説明するための図である。図５では、例として、規定されたリフレッシュ期間が８ｍｓである場合を示している。メモリ使用領域の範囲にかかわらずメモリ領域の全領域をリフレッシュする場合（従来技術Ａ）、メモリコントローラは規定されたリフレッシュ期間である８ｍｓ内に４０９６回のリフレッシュ要求"ＲＥＦ"を出力していた。この場合、データが格納されていないメモリ領域についてもリフレッシュを実施するため、消費電力が増加し、またシステム全体の処理速度が遅くなるという問題があった。

これに対して、特許文献１にかかる半導体記憶装置では、ＤＲＡＭに格納されたデータの最大アドレスまでリフレッシュを実施することで、システム全体の処理速度を向上させていた。例えば、ＤＲＡＭに格納されたデータの最大アドレスが２０４８である場合は、リフレッシュ期間（８ｍｓ）の半分の期間（４ｍｓ）内に２０４８回のリフレッシュ要求"ＲＥＦ"を出力していた（従来技術Ｂ）。これにより、データが格納されていないアドレスについてはリフレッシュを実施しないので、システム全体の処理速度を向上させ、消費電力を低減させることが可能であった。しかしながら、特許文献１にかかる半導体記憶装置では、図５に示すように、リフレッシュの実施に偏りが生じ、バスの使用が前半部分（前半の４ｍｓ）に集中するため、結果的にシステム全体の処理の効率が低下するという問題があった。

そこで本実施の形態にかかる半導体記憶装置では、最上位ロウアドレス４４に応じた回数のリフレッシュを実施するタイミングが、規定されたリフレッシュ期間内において分散するように、リフレッシュを実施するタイミングに応じたリフレッシュ要求"ＲＥＦ"を生成している。このとき、メモリコントローラ１１は、メモリセルアレイのリフレッシュを実施するタイミングが互いに等間隔となるようにリフレッシュを実施するタイミングに応じたリフレッシュ要求"ＲＥＦ"を生成してもよい。このように、本実施の形態にかかる半導体記憶装置では、規定されたリフレッシュ期間内において、リフレッシュを実施するタイミング（リフレッシュ要求信号"ＲＥＦ"）を分散させることができ、また、不要なリフレッシュ要求を削減することができるので、システム全体の処理の効率を向上させることができる。つまり、メモリコントローラ１１とアクセス制御回路１４とを接続するバスがリフレッシュ要求信号"ＲＥＦ"によって占有されるタイミングを分散させることができるので、他のアクセス要求（ライトアクセス要求など）をメモリコントローラ１１からアクセス制御回路１４へ効率よく転送することができる。

更に、図６を用いて本発明の効果について説明する。図６において、Ｂｕｓｃｌｋ１、Ｂｕｓｃｌｋ２はシステムクロック、Ｒｅｆｒｅｓｈはメモリコントローラ１１が要求するリフレッシュ要求、Ｔａｓｋはバスの処理状況を示している。"ＲＥＦ"はリフレッシュ要求のタイミングを示し、"Ｗ１"、"Ｗ２"、・・・、はデータ転送を示している。ここで、"Ｗ１"、"Ｗ２"、・・・、は、例えば画像データであるとする。また、図６の上段および中段は、前半部分にリフレッシュ要求信号が集中している場合（従来技術）を示し、図６の下段は規定されたリフレッシュ期間内においてリフレッシュ要求信号"ＲＥＦ"が分散している場合（本発明）を示している。

例えば、図６のＴ１０のタイミングまでに"Ｗ１"から"Ｗ４"までの画像データの転送処理を完了する必要があるとする。図６の上段に示す場合は前半部分にリフレッシュ要求信号が集中しているので、データ"Ｗ１"、"Ｗ２"、・・・、の転送とリフレッシュ要求"ＲＥＦ"とを交互に繰り返している。しかし、この場合はＢｕｓｃｌｋ１が高速であるためＴ１０のタイミングまでに"Ｗ４"までの画像データの転送処理を完了させることができる。

一方、図６の中段に示す場合は、システムクロックがＢｕｓｃｌｋ１よりも低速であるＢｕｓｃｌｋ２であり、また前半部分にリフレッシュ要求信号が集中しているため、Ｔ１０のタイミングまでに"Ｗ４"までの画像データの転送処理を完了させることができない（この場合は、Ｔ１４のタイミングにデータ"Ｗ４"の転送が完了する）。つまり、前半部分にリフレッシュ要求信号が集中しているため、データ"Ｗ１"、"Ｗ２"、・・・、の転送とリフレッシュ要求"ＲＥＦ"とが交互に繰り返され、更にシステムクロックＢｕｓｃｌｋ２が低速であるので、Ｔ１０のタイミングまでに"Ｗ４"までの画像データの転送処理を完了させることができない。

これに対して本実施の形態では、図６の下段に示すように、規定されたリフレッシュ期間内においてリフレッシュ要求信号"ＲＥＦ"を分散させているので、リフレッシュ要求とリフレッシュ要求との間において複数のデータ転送を実施することができる。すなわち、図６の下段に示す例では、リフレッシュ要求７１とリフレッシュ要求７２との間において、データ"Ｗ２"、"Ｗ３"、"Ｗ４"を転送することができる。よって、本実施の形態にかかる半導体記憶装置を用いた場合は、システムクロックがＢｕｓｃｌｋ１よりも低速であるＢｕｓｃｌｋ２であったとしても、Ｔ１０のタイミングまでに"Ｗ４"までの画像データの転送処理を完了させることができる。

すなわち、例えばメモリの消費電力を低減させるためにシステムクロックが低速であるメモリを用いた場合、従来技術ではリフレッシュ要求が偏るためデータ転送処理が間に合わなくなるという問題があった。これに対して本実施の形態にかかる半導体記憶装置では、規定されたリフレッシュ期間内においてリフレッシュ要求信号"ＲＥＦ"を分散させているので、メモリのシステムクロックが低速である場合であってもデータ"Ｗ１"、"Ｗ２"、・・・、を効率よく転送することができる。換言すると、本実施の形態にかかる半導体記憶装置では、規定されたリフレッシュ期間内においてリフレッシュ要求信号を分散させることで、リフレッシュ要求信号がシステムバスを占有する時間を均等に振り分けることができるので、より低い動作周波数でシステムを動作させることができる。

以上で説明したように、本実施の形態にかかる発明により、リフレッシュ動作を分散させ、システム全体の処理の効率を向上させることができる半導体記憶装置および半導体記憶装置のリフレッシュ方法を提供することが可能となる。

なお、本発明にかかる半導体記憶装置は、メモリセルアレイ１３と、メモリコントローラ１１と、リフレッシュ制御回路１２と、を少なくとも備えていれば、上記の本発明の効果を奏することができる。ここで、メモリコントローラ１１は、メモリセルアレイ１３の使用領域の最上位ロウアドレス４４に応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、リフレッシュを実施するタイミングに応じたリフレッシュ要求信号３３を生成する。また、リフレッシュ制御回路１２は、メモリコントローラ１１で生成されたリフレッシュ要求信号３３が供給されるタイミング毎に、メモリセルアレイ１３のリフレッシュを実施するためのリフレッシュアドレス３４が最上位ロウアドレスと一致するまで当該リフレッシュアドレス３４を生成する。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施の形態ではリフレッシュ要求信号がメモリ制御信号３１としてメモリコントローラ１１からアクセス制御回路１４に出力される場合について説明したが、例えばリフレッシュ要求信号はメモリコントローラ１１からリフレッシュ制御回路１２に直接出力されてもよい。

以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。

１１ メモリコントローラ
１２ リフレッシュ制御回路
１３ メモリセルアレイ
１４ アクセス制御回路
１５ ロウアドレスラッチ
１６ 最上位ロウアドレスラッチ
１７ 比較器
１８ ロウアドレスバッファ
１９ カラムアドレスバッファ
２０ ロウデコーダ
２１ カラムデコーダ
２２ センスアンプ
２３ データ入出力バッファ
２４ リフレッシュカウンタ
２５ 比較器
３１ メモリ制御信号
３２ アドレス
３３ リフレッシュ要求信号
３４ リフレッシュアドレス
３５ ロウアドレスバッファ制御信号
３６ 最上位判定信号
３７ ロウアドレスラッチ制御信号
３８ 最上位ロウアドレスラッチ制御信号
３９ ロウアドレスラッチリセット信号
４０ ロウデコーダ制御信号
４１ メモリアクセス用ロウアドレス
４２ メモリアクセス用カラムアドレス
４３ ロウアドレス
４４ 最上位ロウアドレス
４５ 未使用領域判定信号
４６ リフレッシュカウント値
４７ リフレッシュカウンタ出力信号
５０ リフレッシュタイミング生成回路
５１ リフレッシュカウント値設定レジスタ
５２ リフレッシュ要求生成カウンタ
５３ メモリ制御信号生成部

Claims (9)

1. メモリセルアレイと、
   前記メモリセルアレイの使用領域の最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、前記リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成するメモリコントローラと、
   前記メモリコントローラで生成されたリフレッシュ要求信号が供給されるタイミング毎に、前記メモリセルアレイのリフレッシュを実施するためのリフレッシュアドレスが前記最上位ロウアドレスと一致するまで当該リフレッシュアドレスを生成するリフレッシュ制御回路と、
   を備える半導体記憶装置。
2. 前記メモリコントローラは、前記メモリセルアレイのリフレッシュを実施するタイミングが互いに等間隔となるように前記リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成する、請求項１に記載の半導体記憶装置。
3. 前記メモリコントローラは、
   前記所定のリフレッシュ期間内における、前記最上位ロウアドレスに対応するリフレッシュ回数をリフレッシュカウント値として設定するリフレッシュカウント値設定レジスタと、
   前記設定されたリフレッシュカウント値に基づいて、前記所定のリフレッシュ期間内において前記メモリセルアレイのリフレッシュを実施するタイミングが分散するようにカウント値を生成し、当該カウント値をリフレッシュカウンタ出力信号として出力するリフレッシュ要求生成カウンタと、
   前記リフレッシュカウンタ出力信号に応じて、メモリ制御信号として前記リフレッシュ要求信号を生成するメモリ制御信号生成部と、
   を備える、請求項１または２に記載の半導体記憶装置。
4. 前記リフレッシュ制御回路は、
   前記メモリコントローラで生成されたリフレッシュ要求信号が供給されるタイミング毎に、前記メモリセルアレイのリフレッシュを実施するためのリフレッシュアドレスを生成するリフレッシュカウンタと、
   前記リフレッシュアドレスと前記最上位ロウアドレスとを比較し、前記リフレッシュアドレスと前記最上位ロウアドレスとが一致した場合に前記リフレッシュカウンタが出力する前記リフレッシュアドレスをリセットする第１の比較器と、
   を備える、請求項１乃至３のいずれか一項に記載の半導体記憶装置。
5. 前記メモリセルアレイへの書き込み動作時に、前記メモリセルアレイの使用領域の最上位ロウアドレスをラッチする最上位ロウアドレスラッチを備える、請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. 前記メモリセルアレイへの書き込み動作時に、前記メモリコントローラから出力されるロウアドレスをラッチするロウアドレスラッチと、
   前記ロウアドレスラッチにラッチされているロウアドレスの値と前記最上位ロウアドレスラッチにラッチされている最上位ロウアドレスの値とを比較する第２の比較器と、を更に備え、
   前記ロウアドレスラッチにラッチされているロウアドレスの値が前記最上位ロウアドレスの値よりも大きい場合、前記最上位ロウアドレスラッチは、ラッチされている最上位ロウアドレスの値を前記ロウアドレスラッチから出力されたロウアドレスの値に更新する、
   請求項５に記載の半導体記憶装置。
7. 前記メモリセルアレイへの書き込み動作時に前記メモリコントローラから出力されるロウアドレスと、前記メモリセルアレイのリフレッシュ動作時に前記リフレッシュ制御回路から出力されるリフレッシュアドレスとを、メモリアクセス用ロウアドレスとして選択的に出力するロウアドレスバッファを備える、請求項１乃至６のいずれか一項に記載の半導体記憶装置。
8. メモリセルアレイの使用領域の最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、前記リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成し、
   前記生成されたリフレッシュ要求信号が供給されるタイミング毎に、前記メモリセルアレイのリフレッシュを実施するためのリフレッシュアドレスが前記最上位ロウアドレスと一致するまで当該リフレッシュアドレスを生成し、
   前記リフレッシュアドレスを用いて前記メモリセルアレイのリフレッシュを実施する、
   半導体記憶装置のリフレッシュ方法。
9. 前記メモリセルアレイのリフレッシュを実施するタイミングが互いに等間隔となるように前記リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成する、請求項８に記載の半導体記憶装置のリフレッシュ方法。

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