JPH01290193A - Ｄｒａｍリフレッシュ制御方式 - Google Patents
Ｄｒａｍリフレッシュ制御方式Info
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- JPH01290193A JPH01290193A JP63119710A JP11971088A JPH01290193A JP H01290193 A JPH01290193 A JP H01290193A JP 63119710 A JP63119710 A JP 63119710A JP 11971088 A JP11971088 A JP 11971088A JP H01290193 A JPH01290193 A JP H01290193A
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- refresh control
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- 238000012545 processing Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 8
- 102100020800 DNA damage-regulated autophagy modulator protein 1 Human genes 0.000 description 17
- 101000931929 Homo sapiens DNA damage-regulated autophagy modulator protein 1 Proteins 0.000 description 17
- 238000012544 monitoring process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 101100127672 Arabidopsis thaliana LAZY2 gene Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、ＤＲＡＭをリフレッシュ制御するリフレッシ
ュ制御方式において、ＤＲＡＭの全てのブロックをリフ
レッシュすることによる処理速度の低下を解決するため
、データなどをＤＲＡＭに書き込むアドレスを監視して
最大のアドレスまでをリフレッシュ制御あるいはデータ
を書き込んだブロックのみをリフレッシュ制御し、シス
テム全体の処理速度を向上させるようにしている。
ュ制御方式において、ＤＲＡＭの全てのブロックをリフ
レッシュすることによる処理速度の低下を解決するため
、データなどをＤＲＡＭに書き込むアドレスを監視して
最大のアドレスまでをリフレッシュ制御あるいはデータ
を書き込んだブロックのみをリフレッシュ制御し、シス
テム全体の処理速度を向上させるようにしている。
本発明は、ＤＲＡＭをリフレッシュ制御するリフレッシ
ュ制御方式に関するものである。
ュ制御方式に関するものである。
〔従来の技術と発明が解決しようとする問題点〕ＤＲＡ
Ｍ （グイナミソク・ランダム・アクセス・メモリ）を
計算機システムに用い、これにプログラムやデータなど
を記憶さ笹て処理を行う場合、所定時間毎にリフレッシ
ュして内容を保持する必要がある。
Ｍ （グイナミソク・ランダム・アクセス・メモリ）を
計算機システムに用い、これにプログラムやデータなど
を記憶さ笹て処理を行う場合、所定時間毎にリフレッシ
ュして内容を保持する必要がある。
従来、ＤＲＡＭのリフレッシュするメモリ容量がプログ
ラム開発時に予め判明している場合にはこれをエントリ
して該当するメモリ容量の領域までリフレッシュ制御す
ることが可能となる。しかし、プログラムを動作させた
時に初めて必要なメモリ容量を知ることができる場合、
当初メモリ容量を予測できず、ＤＲＡＭの全領域をリフ
レッシュすることとなる。このため、実際に動作させた
時に使用しないアドレス領域までもリフレッシュするこ
ととなり、システム全体の処理速度が低下してしまうと
いう問題点があった。
ラム開発時に予め判明している場合にはこれをエントリ
して該当するメモリ容量の領域までリフレッシュ制御す
ることが可能となる。しかし、プログラムを動作させた
時に初めて必要なメモリ容量を知ることができる場合、
当初メモリ容量を予測できず、ＤＲＡＭの全領域をリフ
レッシュすることとなる。このため、実際に動作させた
時に使用しないアドレス領域までもリフレッシュするこ
ととなり、システム全体の処理速度が低下してしまうと
いう問題点があった。
本発明は、データをＤＲＡＭに書き込むアドレスを監視
して最大のアドレスまでリフレッシュ制御あるいはデー
タを書き込んだブロックのみリフレッシュ制御し、シス
テム全体の処理速度を向上させることを目的としている
。
して最大のアドレスまでリフレッシュ制御あるいはデー
タを書き込んだブロックのみリフレッシュ制御し、シス
テム全体の処理速度を向上させることを目的としている
。
第１図を参照して問題点を解決するための手段を説明す
る。
る。
第１図（イ）、（ロ）において、ＤＲＡＭＩは、データ
を記憶させるメモリである。
を記憶させるメモリである。
最大アドレス格納レジスタ３−３は、最大アドレスを格
納するものである。
納するものである。
比較器３−４は、最大アドレス格納レジスタ３−３に格
納されているアドレスと、アドレスバスに送出されたア
ドレスとを比較するものである。
納されているアドレスと、アドレスバスに送出されたア
ドレスとを比較するものである。
第４図において、フラグ６は、８亥当リフレッシュブロ
ック内のアドレスがアドレスバスに送出された時にセッ
トするものである。
ック内のアドレスがアドレスバスに送出された時にセッ
トするものである。
本発明は、第１図に示すように、比較器３−４がＤＲＡ
ＭＩに接続されているアドレスバスに送出されたアドレ
スと、最大アドレス格納レジスタ３−３に格納されてい
るアドレスとを比較し、アドレスバスに送出されたアド
レスが大きい時にこれを最大アドレス格納レジスタ３−
３に格納させ、この最大アドレス格納レジスタ３−３に
格納された最大アドレスまでをサイクリックにリフレッ
シュさせるようにしている。また、本発明は、第４図に
示すように、ＤＲＡＭＩのリフレッシュブロックに対応
づけてフラグ６を設け、ＤＲＡＭＩに接続されているア
ドレスバスに送出されたアドレスが含まれるリフレッシ
ュブロックのフラグ６をセットし、このセットされたフ
ラグ：６に対応するＤＲＡＭＩのリフレッシュブロック
のみをサイクリックにリフレッシュするようにしている
。
ＭＩに接続されているアドレスバスに送出されたアドレ
スと、最大アドレス格納レジスタ３−３に格納されてい
るアドレスとを比較し、アドレスバスに送出されたアド
レスが大きい時にこれを最大アドレス格納レジスタ３−
３に格納させ、この最大アドレス格納レジスタ３−３に
格納された最大アドレスまでをサイクリックにリフレッ
シュさせるようにしている。また、本発明は、第４図に
示すように、ＤＲＡＭＩのリフレッシュブロックに対応
づけてフラグ６を設け、ＤＲＡＭＩに接続されているア
ドレスバスに送出されたアドレスが含まれるリフレッシ
ュブロックのフラグ６をセットし、このセットされたフ
ラグ：６に対応するＤＲＡＭＩのリフレッシュブロック
のみをサイクリックにリフレッシュするようにしている
。
従って、プログラムやデータなどがＤＲＡＭに格納され
た最大アドレスまでのリフレッシュブロック、あるいは
プログラムやデータなどが格納されたリフレッシュブロ
ックのみがリフレッシュされ、リフレッシュに必要な時
間を必要最小限に動的に制御することが可能となる。こ
れにより、システム全体の処理速度を向上させることが
できる。
た最大アドレスまでのリフレッシュブロック、あるいは
プログラムやデータなどが格納されたリフレッシュブロ
ックのみがリフレッシュされ、リフレッシュに必要な時
間を必要最小限に動的に制御することが可能となる。こ
れにより、システム全体の処理速度を向上させることが
できる。
まず、第１図ないし第３図を用いて本発明の１実施例の
構成および動作を詳細に説明する。
構成および動作を詳細に説明する。
第１図（イ）において、ＤＲＡＭＩは、所定周期毎例え
ば４ｍｓ毎に上位８ピッＩ−（２’）に対応する回数に
分けてリフレッシュする必要があるメモリ （ＬＭビッ
トメモリ×８個からなるメモリ）である。
ば４ｍｓ毎に上位８ピッＩ−（２’）に対応する回数に
分けてリフレッシュする必要があるメモリ （ＬＭビッ
トメモリ×８個からなるメモリ）である。
レジスタ２は、初期値を保持するものである。
この初期値は、ＩＰＬ前は零、応用プログラムからのシ
ステムコール（応用プログラム終了後に通知するための
もの）によるリセット時にはＯ８（オペレーティングシ
ステム）が使用するアドレス値（例えば第３図ＡＤＲＯ
Ｉ）などである。
ステムコール（応用プログラム終了後に通知するための
もの）によるリセット時にはＯ８（オペレーティングシ
ステム）が使用するアドレス値（例えば第３図ＡＤＲＯ
Ｉ）などである。
アドレス監視回路３は、ＤＲＡＭＩに接続されているア
ドレスバスに送出される最大アドレスを監視するもので
ある。
ドレスバスに送出される最大アドレスを監視するもので
ある。
メモリコントローラ４は、アドレス監視回路３から通知
された最大アドレスまで、ＤＲＡＭＩをリフレッシュな
どするものである。
された最大アドレスまで、ＤＲＡＭＩをリフレッシュな
どするものである。
ＣＰＵ５は、ＤＲＡＭＩに格納されたＯＳなどによって
所定の処理を行うものである。
所定の処理を行うものである。
第１図（ロ）はアドレス監視回路例を示す。
第１図（ロ）において、デコーダ３−１は、アドレスバ
スに送出されたアドレスをデコードして、マルチプレク
サ３−２を切り替えるものである。
スに送出されたアドレスをデコードして、マルチプレク
サ３−２を切り替えるものである。
マルチプレクサ３−２は、第１図レジスタ２に保持され
ている初期値、あるいはアドレスバスに送出されたアド
レスのうちのいずれかを最大アドレス格納レジスタ３−
３に切り替える態様で入力するものである。通常は、ア
ドレスバスに送出されたアドレスを、最大アドレス格納
レジスタ３−３に入力するようにしている。
ている初期値、あるいはアドレスバスに送出されたアド
レスのうちのいずれかを最大アドレス格納レジスタ３−
３に切り替える態様で入力するものである。通常は、ア
ドレスバスに送出されたアドレスを、最大アドレス格納
レジスタ３−３に入力するようにしている。
最大アドレス格納レジスタ３−３は、ＤＲＡＭｌに接続
されているアドレスバスに送出された最大アドレスを保
持するものである。
されているアドレスバスに送出された最大アドレスを保
持するものである。
比較器３−４は、アドレスバスに送出されたアドレスが
、最大アドレス格納レジスタ３−３に格納されているア
ドレスよりも大きいか否かを比較するものである。
、最大アドレス格納レジスタ３−３に格納されているア
ドレスよりも大きいか否かを比較するものである。
次に、第２図に示す順序に従い、第１図構成の動作につ
いて第３図を参照して詳細に説明する。
いて第３図を参照して詳細に説明する。
第２図において、■は、システムを起動する。
これは、第１図において、図示外の外部記憶装置からＤ
ＲＡＭＩにＯ８などのＩＰＬを行い、起動する。この際
、第１図（ロ）において、第１に、アドレスバスを介し
て所定のアドレスをデコーダ３−１に送出し、マルチプ
レクサ３−２を切り替えてレジスタ２の初期値（例えば
００００番地）を当８亥マルチフ゛レクサ３−２を介し
て最大アドレス格納レジスタ３−３にセットする。そし
て、マルチプレクサ３−２を切り替えて、アドレスバス
に送出されたアドレスが最大アドレス格納レジスタ３−
３に入力されるようにする。第２に、比較器３−４が、
ＩＰＬ時にアドレスバスに送出されたアドレスと、最大
アドレス格納レジスタ３−３に格納されているアトルス
とを比較し、アドレスバスに送出されたアドレスが大き
い場合にこれを最大アドレス格納レジスタ３−３に書き
込むようにしている。第３に、メモリコントローラ４は
、最大アドレス格納レジスタ３−３に格納されているア
ドレスまでをサイクリックにＤＲＡＭＩにリフレッシュ
する。これにより、ＩＰＬが終了した時点で、最大アド
レス格納レジスタ３〜３に対して、当該ＩＰＬを行った
最大アドレスＡＤＨＯＩが最大アドレス格納レジスタ３
−３に格納されるので、メモリコントローラ４はこの最
大アドレス格納レジスタ３−３に格納されているアドレ
スＡＤＨＯＩまでサイクリックにＤＲＡＭＩをリフレッ
シュする。
ＲＡＭＩにＯ８などのＩＰＬを行い、起動する。この際
、第１図（ロ）において、第１に、アドレスバスを介し
て所定のアドレスをデコーダ３−１に送出し、マルチプ
レクサ３−２を切り替えてレジスタ２の初期値（例えば
００００番地）を当８亥マルチフ゛レクサ３−２を介し
て最大アドレス格納レジスタ３−３にセットする。そし
て、マルチプレクサ３−２を切り替えて、アドレスバス
に送出されたアドレスが最大アドレス格納レジスタ３−
３に入力されるようにする。第２に、比較器３−４が、
ＩＰＬ時にアドレスバスに送出されたアドレスと、最大
アドレス格納レジスタ３−３に格納されているアトルス
とを比較し、アドレスバスに送出されたアドレスが大き
い場合にこれを最大アドレス格納レジスタ３−３に書き
込むようにしている。第３に、メモリコントローラ４は
、最大アドレス格納レジスタ３−３に格納されているア
ドレスまでをサイクリックにＤＲＡＭＩにリフレッシュ
する。これにより、ＩＰＬが終了した時点で、最大アド
レス格納レジスタ３〜３に対して、当該ＩＰＬを行った
最大アドレスＡＤＨＯＩが最大アドレス格納レジスタ３
−３に格納されるので、メモリコントローラ４はこの最
大アドレス格納レジスタ３−３に格納されているアドレ
スＡＤＨＯＩまでサイクリックにＤＲＡＭＩをリフレッ
シュする。
従って、システム起動後には、第３図（イ）Ｏ８専用令
頁域の先頭アドレス“ｏｏｏｏ”から最終アドレス“Ａ
ＤＲＯＩ”のアドレス区間をサイクリックにリフレッシ
ュ、例えば第３図（ロ）ＤＲＡＭＩ−１のリフレッシュ
ブロック＃０００から＃００３までをリフレッシュする
こととなる。
頁域の先頭アドレス“ｏｏｏｏ”から最終アドレス“Ａ
ＤＲＯＩ”のアドレス区間をサイクリックにリフレッシ
ュ、例えば第３図（ロ）ＤＲＡＭＩ−１のリフレッシュ
ブロック＃０００から＃００３までをリフレッシュする
こととなる。
■は、ＯＳアイドル状態を示す。このＯＳアイドル状態
では、メモリコントローラ４は、最大アドレス格納レジ
スタ３−３に格納されているアドレス″ＡＤＲＯＩ″ま
でをサイクリックにリフレッシュする。
では、メモリコントローラ４は、最大アドレス格納レジ
スタ３−３に格納されているアドレス″ＡＤＲＯＩ″ま
でをサイクリックにリフレッシュする。
■は、プログラムのロードを行う。これは、図示外の外
部記憶装置からプログラム（応用プログラム）をアドレ
スバスを介してＤＲＡＭＩに転送（ＤＭＡ転送、あるい
はｃｐｕｓによる転送）することを意味している。この
際、既述したと同様に、第３図（イ）に示すように、こ
のプログラムをロードした最大のアドレスＡＤＲＯ２が
最大アドレス格納レジスタ３−３にセットされる。これ
により、メモリコントローラ４は、アドレス″００００
”からアドレス“ＡＤＲ０２″までのアドレス区間をサ
イクリックにリフレッシュ、例えば第３図（ロ）ＤＲＡ
ＭＩのリフレッシュブロック＃０００から＃００８まで
をリフレッシュすることとなる。
部記憶装置からプログラム（応用プログラム）をアドレ
スバスを介してＤＲＡＭＩに転送（ＤＭＡ転送、あるい
はｃｐｕｓによる転送）することを意味している。この
際、既述したと同様に、第３図（イ）に示すように、こ
のプログラムをロードした最大のアドレスＡＤＲＯ２が
最大アドレス格納レジスタ３−３にセットされる。これ
により、メモリコントローラ４は、アドレス″００００
”からアドレス“ＡＤＲ０２″までのアドレス区間をサ
イクリックにリフレッシュ、例えば第３図（ロ）ＤＲＡ
ＭＩのリフレッシュブロック＃０００から＃００８まで
をリフレッシュすることとなる。
■は、変数初期化などを行う。これは、領域のみが確保
された領域について初期化を行うことにに対応して、ア
ドレスバスに送出されたアドレスを最大アドレス格納レ
ジスタ３−３に更新する態様で格納し、リフレッシュの
対象とする。また、第３図（イ）に示すように、配列等
のプログラノ、の実行に当り確認された領域についても
リフレッシュの対象とする。
された領域について初期化を行うことにに対応して、ア
ドレスバスに送出されたアドレスを最大アドレス格納レ
ジスタ３−３に更新する態様で格納し、リフレッシュの
対象とする。また、第３図（イ）に示すように、配列等
のプログラノ、の実行に当り確認された領域についても
リフレッシュの対象とする。
■は、メインルーチンをロードする。これに対応して、
第３図（イ）に示すように、更にメインルーチン領域の
最終アドレス“ＡＤＲ０４″までの区間についてもリフ
レッシュの対象とする。
第３図（イ）に示すように、更にメインルーチン領域の
最終アドレス“ＡＤＲ０４″までの区間についてもリフ
レッシュの対象とする。
■は、システムコールを行う、これは、Ｏ８配下で動作
するプログラムが、プログラム終了のシステムコールを
発行して、プログラム°を終了するので、これに対応し
て、■で第１図レジスタ２の値をリセット（例えばＯ３
専用域の最終アドレス“ＡＤＲＯ１″にリセット）する
。そして、■ないし■を繰り返し実行する。
するプログラムが、プログラム終了のシステムコールを
発行して、プログラム°を終了するので、これに対応し
て、■で第１図レジスタ２の値をリセット（例えばＯ３
専用域の最終アドレス“ＡＤＲＯ１″にリセット）する
。そして、■ないし■を繰り返し実行する。
以上の手順によって、ｏＳをＤＲＡＭｌにＩＰＬするこ
とによって、当該ＤＲＡＭＩのアドレス“００００”か
らアドレス”ＡＤＲＯ１”までのアドレス区間をリフレ
ッシュし、更に応用プログラムをＤＲＡＭＩにロードす
ると、当８亥ＤＲＡＭ１のアドレス“００００”からア
ドレス“ＡＤＨ０２″までのアドレス区間をリフレッシ
ュするというように、ＤＲＡＭＩにプログラムやデータ
を格納した最大アドレスまでをサイクリックにリフレッ
シュすることが可能となる。これにより、有意なデータ
が格納されたＤＲＡＭＩの必要最小限のアドレス領域の
みを効率的にリフレッシュし、システム全体の処理速度
を向上させることができ第３図（イ）は、ＤＲＡＭＩの
メモリマツプ例を示す。アドレスの小さい方から、Ｏ８
専有域、ロードされたプログラム領域などが図示のよう
な領域に格納される。
とによって、当該ＤＲＡＭＩのアドレス“００００”か
らアドレス”ＡＤＲＯ１”までのアドレス区間をリフレ
ッシュし、更に応用プログラムをＤＲＡＭＩにロードす
ると、当８亥ＤＲＡＭ１のアドレス“００００”からア
ドレス“ＡＤＨ０２″までのアドレス区間をリフレッシ
ュするというように、ＤＲＡＭＩにプログラムやデータ
を格納した最大アドレスまでをサイクリックにリフレッ
シュすることが可能となる。これにより、有意なデータ
が格納されたＤＲＡＭＩの必要最小限のアドレス領域の
みを効率的にリフレッシュし、システム全体の処理速度
を向上させることができ第３図（イ）は、ＤＲＡＭＩの
メモリマツプ例を示す。アドレスの小さい方から、Ｏ８
専有域、ロードされたプログラム領域などが図示のよう
な領域に格納される。
第３図（ロ）は、第３図（イ）で使用した領域に対応す
るＤＲＡＭＩの該当リフレッシュブロックをリフレッシ
ュする様子を示す。図示ＤＲＡＭ１は、１ＭビットのＤ
ＲＡＭを８個並列に並べたものであって、上位の８ビツ
ト（２”＝２５６）に対応する回数（２”＝２５６）に
よって全メモリ領域をリフレッシュし得るように構成さ
れている。従って、図中ＡＤＲ（１）、ＡＤＲＯ２、Ａ
ＤＲＯ３、ＡＤＲＯ４に８亥当するリフレッシュブロッ
クまでをサイクリックにリフレッシュするように制御す
る。
るＤＲＡＭＩの該当リフレッシュブロックをリフレッシ
ュする様子を示す。図示ＤＲＡＭ１は、１ＭビットのＤ
ＲＡＭを８個並列に並べたものであって、上位の８ビツ
ト（２”＝２５６）に対応する回数（２”＝２５６）に
よって全メモリ領域をリフレッシュし得るように構成さ
れている。従って、図中ＡＤＲ（１）、ＡＤＲＯ２、Ａ
ＤＲＯ３、ＡＤＲＯ４に８亥当するリフレッシュブロッ
クまでをサイクリックにリフレッシュするように制御す
る。
次に、第４図を用いて、本発明の他の実施例構成および
動作を詳細に説明する。
動作を詳細に説明する。
第４図において、フラグ６は、ＤＲＡＭＩのリフレッシ
ュブロックに対応づけて設けたものであって、８亥当リ
フレツシユフ゛ロツクをリフレッシュするか否かの情報
を格納するものである。
ュブロックに対応づけて設けたものであって、８亥当リ
フレツシユフ゛ロツクをリフレッシュするか否かの情報
を格納するものである。
ブロック０ないしブロック７は、ＤＲＡＭＩのリフレッ
シュブロックに含まれるいすかのアドレスに対する書き
込みが行われたか否かを判別した信号である。これは、
実際上の装置では、例えば第３図（ロ）の場合に、上位
８ビツトを各ブロックＯないし２５５に対応づけたこと
に対応している。
シュブロックに含まれるいすかのアドレスに対する書き
込みが行われたか否かを判別した信号である。これは、
実際上の装置では、例えば第３図（ロ）の場合に、上位
８ビツトを各ブロックＯないし２５５に対応づけたこと
に対応している。
リフレッシュカウンタ８は、システムクロックなどに同
期して循環する態様でカウントするカウンタである。図
では、クロック２３を循環する態様でカウントするカウ
ンタである。
期して循環する態様でカウントするカウンタである。図
では、クロック２３を循環する態様でカウントするカウ
ンタである。
デコーダ（３−８）９は、リフレッシュカウンタ８から
入力された値をデコードするものである。
入力された値をデコードするものである。
ＡＮＤ回路１０は、フラグ６にセットされた値と、デコ
ーダ９から送出されたタイミング信号とのＡＮＤ論理を
算出するものである。
ーダ９から送出されたタイミング信号とのＡＮＤ論理を
算出するものである。
ＮＯＲ回路１）は、ＡＮＤ回路１０によってＡＮＤ演算
された結果のうち１つでもアクティブ（ＤＲＡＭＩをリ
フレッシュする状Ｂ）の場合に、１つのりフレソシェイ
ネーブル信号としてまとめるものである。
された結果のうち１つでもアクティブ（ＤＲＡＭＩをリ
フレッシュする状Ｂ）の場合に、１つのりフレソシェイ
ネーブル信号としてまとめるものである。
次に、第４図構成の動作を説明する。
第４図において、フラグ６が当初リセットされた状態で
システムを起動し、アドレスバスに送出されたアドレス
を含む該当フ゛ロックＯないし７のフラグ（ＦＯないし
Ｆ７のいずれか）６をセットする。このセットに対応し
て、リフレッシュカウンク８、デコーダ９、ＡＮＤ回路
１０、ＮＯＲ回路１）によって、当該セットされたブロ
ック０ないし７のうちの５亥当するものの時に、リフレ
ッシュイネーブル信号が図示外のＤＲＡＭＩに人力され
て、ＤＲＡＭＩをリフレッシュするようにしている。以
下同様に、Ｏ３配下で動作する応用プログラムをｒＰＬ
なとする場合、Ｏ３専有域に該当するフラグ６のみリセ
ットすることなく、他のフラグ６をリセットし、当該応
用プログラムをＩＰＬなどしてアドレスバスに送出され
たアドレスを含む８亥当フ゛ロンクＯないし７のフラグ
（ＦＯないしＦ７のいずれか）６をセットする。そして
、セットしたフラグ６に８亥当するフ゛ロックのみリフ
レッシュする。
システムを起動し、アドレスバスに送出されたアドレス
を含む該当フ゛ロックＯないし７のフラグ（ＦＯないし
Ｆ７のいずれか）６をセットする。このセットに対応し
て、リフレッシュカウンク８、デコーダ９、ＡＮＤ回路
１０、ＮＯＲ回路１）によって、当該セットされたブロ
ック０ないし７のうちの５亥当するものの時に、リフレ
ッシュイネーブル信号が図示外のＤＲＡＭＩに人力され
て、ＤＲＡＭＩをリフレッシュするようにしている。以
下同様に、Ｏ３配下で動作する応用プログラムをｒＰＬ
なとする場合、Ｏ３専有域に該当するフラグ６のみリセ
ットすることなく、他のフラグ６をリセットし、当該応
用プログラムをＩＰＬなどしてアドレスバスに送出され
たアドレスを含む８亥当フ゛ロンクＯないし７のフラグ
（ＦＯないしＦ７のいずれか）６をセットする。そして
、セットしたフラグ６に８亥当するフ゛ロックのみリフ
レッシュする。
以上のように、ＤＲＡＭＩのりフレンシュブロフクに対
応づけてフラグ６を夫々設け、アドレスバスに送出され
たアドレスに対応するプロ、りのフラグ６のみをセット
し、リフレッシュ制御することにより、データをＤＲＡ
ＭＩに書き込んだブロックのみをリフレッシュすること
が可能となる。
応づけてフラグ６を夫々設け、アドレスバスに送出され
たアドレスに対応するプロ、りのフラグ６のみをセット
し、リフレッシュ制御することにより、データをＤＲＡ
ＭＩに書き込んだブロックのみをリフレッシュすること
が可能となる。
以上説明したように、本発明によれば、プログラムやデ
ータなどがＤＲＡＭに格納された最大アドレスまでのリ
フレッシュブロック、あるいはプログラムやデータなど
が格納されたリフレッシュブロックのみをリフレッシュ
する構成を採用しているため、リフレッシュに必要な時
間を必要最小限に動的に制御することができる。これに
より、システム全体の処理速度を向上させることができ
る。
ータなどがＤＲＡＭに格納された最大アドレスまでのリ
フレッシュブロック、あるいはプログラムやデータなど
が格納されたリフレッシュブロックのみをリフレッシュ
する構成を採用しているため、リフレッシュに必要な時
間を必要最小限に動的に制御することができる。これに
より、システム全体の処理速度を向上させることができ
る。
第１図は本発明の１実施例構成図、第２図は第１図構成
の動作説明フローチャート、第３図はＤＲＡＭリフレッ
シュ説明図、第４図は本発明の他の実施例構成図を示す
。 図中、１はＤＲＡＭ、２はレジスタ、３ばアドレス監視
回路、３−３は最大アドレス格納レジスタ、３−４は比
較器、６はフラグを表す。
の動作説明フローチャート、第３図はＤＲＡＭリフレッ
シュ説明図、第４図は本発明の他の実施例構成図を示す
。 図中、１はＤＲＡＭ、２はレジスタ、３ばアドレス監視
回路、３−３は最大アドレス格納レジスタ、３−４は比
較器、６はフラグを表す。
Claims (2)
- （１）ＤＲＡＭをリフレッシュ制御するリフレッシュ制
御方式において、 ＤＲＡＭ（１）に接続されているアドレスバスに送出さ
れる最大アドレスを格納する最大アドレス格納レジスタ
（３−３）と、 この最大アドレス格納レジスタ（３−３）に格納された
アドレスと、ＤＲＡＭ（１）に接続されているアドレス
バスに送出されたアドレスとを比較し、このアドレスバ
スに送出されたアドレスが大きい場合にこのアドレスを
上記最大アドレス格納レジスタ（３−３）に更新する態
様で格納する比較器（３−４）とを備え、 プログラム、データなどをＤＲＡＭ（１）に書き込んで
処理を行う際に、上記最大アドレス格納レジスタ（３−
３）に動的に格納される最大アドレスまで当該ＤＲＡＭ
（１）をリフレッシュ制御するように構成したことを特
徴とするＤＲＡＭリフレッシュ制御方式。 - （２）ＤＲＡＭをリフレッシュ制御するリフレッシュ制
御方式において、 ＤＲＡＭ（１）のリフレッシュブロック単位に対応づけ
たフラグ（６）を設け、 プログラム、データなどをＤＲＡＭ（１）に書き込んで
処理を行う際に、ＤＲＡＭ（１）に接続されているアド
レスバスに送出されたアドレスに該当するフラグ（６）
をセットし、このセットされたフラグ（６）のリフレッ
シュブロックのみをリフレッシュ制御するように構成し
たことを特徴とするＤＲＡＭリフレッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119710A JPH01290193A (ja) | 1988-05-17 | 1988-05-17 | Ｄｒａｍリフレッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119710A JPH01290193A (ja) | 1988-05-17 | 1988-05-17 | Ｄｒａｍリフレッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01290193A true JPH01290193A (ja) | 1989-11-22 |
Family
ID=14768184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63119710A Pending JPH01290193A (ja) | 1988-05-17 | 1988-05-17 | Ｄｒａｍリフレッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01290193A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998057332A1 (fr) * | 1997-06-12 | 1998-12-17 | Matsushita Electric Industrial Co., Ltd. | Circuit a semiconducteur et procede de commande de ce dernier |
| JP2012221534A (ja) * | 2011-04-11 | 2012-11-12 | Renesas Electronics Corp | 半導体記憶装置および半導体記憶装置のリフレッシュ方法 |
-
1988
- 1988-05-17 JP JP63119710A patent/JPH01290193A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998057332A1 (fr) * | 1997-06-12 | 1998-12-17 | Matsushita Electric Industrial Co., Ltd. | Circuit a semiconducteur et procede de commande de ce dernier |
| US6446159B2 (en) | 1997-06-12 | 2002-09-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor circuit and method of controlling the same |
| JP2012221534A (ja) * | 2011-04-11 | 2012-11-12 | Renesas Electronics Corp | 半導体記憶装置および半導体記憶装置のリフレッシュ方法 |
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