JPH07211068A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵのプログラムメモリ（ＤＲＡＭ）から
の命令読み出しをメモリリフレッシュ動作による遅延な
しに高速な読み出しを行う。 【構成】 連続するメモリアドレスで構成される複数の
メモリバンク４〜７と、ＣＰＵ１のメモリアクセス要求
時にアドレスの下位ビットを監視しアクセス要求以外の
メモリバンクを検出するアドレスデコーダ３と、各メモ
リバンク４〜７の最大のメモリリフレッシュ周期を出力
するタイマを持ち、タイマカウントＵＰ時に該当メモリ
バンクをＣＰＵアクセス要求外の全メモリバンクをメモ
リリフレッシュする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ワークステーション，
デスクトップパブリッシングシステム（以下ＤＴＰ），
パーソナルコンピュータ等で使用されるメモリ装置に関
するものである。

【０００２】

【従来の技術】近年、アプリケーションソフトの高機能
化に伴い、ワークステーション，ＤＴＰ，パーソナルコ
ンピュータ等の処理速度の高速化、メモリの大容量化が
進んでいる。メモリとしては、益々、高速化・低コスト
化される半導体メモリが多用されている。とりわけ、ビ
ット単価の安いＤＲＡＭ（ダイナミックＲＡＭ）がプロ
グラムメモリ，データメモリ共に使用される場合が多
い。しかし、ＤＲＡＭは記憶内容を保持するために一定
周期毎にメモリリフレッシュ動作が必要であり、ＣＰＵ
のメモリアクセスがメモリリフレッシュ動作により待た
される等、ＳＲＡＭ（スタチックＲＡＭ）に比べ、アク
セスタイムが遅い一要因となっている。

【０００３】

【発明が解決しようとする課題】このように、従来のＤ
ＲＡＭから構成されるメモリ装置では、ＣＰＵの動作と
は非同期に一定周期毎にメモリリフレッシュ動作が必要
な為、メモリリフレッシュ動作中はＣＰＵのメモリアク
セス動作が待たされ、メモリアクセス速度が低下すると
いう問題点があった。

【０００４】そこで本発明は、上記従来問題点を解決す
るためにメモリリフレッシュ動作によりＣＰＵのメモリ
アクセス速度が低下しない高速なメモリ装置を提供する
ことを目的とする。

【０００５】

【課題を解決するための手段】本発明は、ＤＲＡＭで構
成され、ＣＰＵのプログラムを格納するメモリ装置であ
って、連続するメモリアドレスで構成される複数のメモ
リバンクと、ＣＰＵからのメモリアクセス要求に対し各
メモリバンクに読み出し制御信号を出力するメモリコン
トローラと、ＣＰＵのメモリアクセス要求時のＣＰＵア
ドレスの下位ビットを監視し、ＣＰＵアクセス要求中以
外の各メモリバンクを検出するアドレスデコーダと、Ｃ
ＰＵのメモリアクセスと同時にアドレスデコーダの出力
の各メモリバンクのメモリリフレッシュを行い、また、
ＣＰＵアクセスと同時に行われる各メモリバンクのメモ
リリフレッシュ動作後、最長の次の各メモリバンクのメ
モリリフレッシュ時期までに、各メモリバンクのメモリ
リフレッシュ動作が行われない場合、メモリ内容保持の
ために、各メモリバンクに強制リフレッシュタイミング
を知らせるタイマを各メモリバンク数だけ持ち、各メモ
リバンクに対応したタイマ出力で各メモリバンクのメモ
リリフレッシュを行うリフレッシュコントローラとを有
する。

【０００６】また、ＤＲＡＭで構成されるメモリ装置で
あって、ＣＰＵからのメモリアクセス要求に対し、メモ
リに読み出し制御信号を出力するメモリコントローラ
と、メモリの内容を保持するためにメモリリフレッシュ
を定期的に要求するリフレッシュタイマと、メモリリフ
レッシュ動作中にメモリリフレッシュ動作がどこまで進
行しているかを検出するリフレッシュ検出回路と、ＣＰ
Ｕアクセスとメモリリフレッシュを調停し、メモリに対
してＣＰＵアクセスかメモリリフレッシュかのどちらか
の動作を行わせる調停回路とを持ち、リフレッシュ検出
回路により、メモリリフレッシュ動作中にＣＰＵアクセ
ス要求が発生した時に、メモリリフレッシュ動作を中断
してもメモリの内容が破壊されない所までしかメモリリ
フレッシュ動作が進行していない場合は、メモリリフレ
ッシュ動作を中断し、ＣＰＵアクセス終了後にメモリリ
フレッシュ動作を新たに行うようにした。

【０００７】

【作用】本発明は、上記した構成により、ＤＲＡＭで構
成され、ＣＰＵのプログラムを格納するメモリ装置、又
は、ＤＲＡＭで構成されデータ及びプログラム等を記憶
するメモリ装置において、メモリリフレッシュ動作とＣ
ＰＵのメモリアクセス要求の同時発生を回避すること、
もしくは、メモリリフレッシュ動作を中断し、ＣＰＵア
クセスを行うことで、メモリリフレッシュ動作待ちによ
るＣＰＵのメモリアクセスタイムの低下のない、高速な
メモリ装置を提供できる。

【０００８】

【実施例】

（実施例１）次に、図１，図２を参照しながら本発明の
第１の実施例を説明する。図１は本発明の第１の実施例
におけるメモリ装置のブロック図、図２は本発明の第１
の実施例におけるメモリ装置のタイムチャートである。
さて図１において、１はメモリをアクセスするＣＰＵ
（中央処理装置）、２はＣＰＵ１からのメモリアクセス
要求を受け、メモリアクセス用の制御信号を発生するメ
モリコントローラ、３はＣＰＵ１からのアドレスの下位
２ビットからＣＰＵアクセス要求のメモリバンクを検出
するアドレスデコーダ、４はメモリアドレスの下位が
０，４，８，Ｃ番地（１６進数表示）からなる第１メモ
リバンク、５はメモリアドレスの下位が１，５，９，Ｄ
番地からなる第２メモリバンク、６はメモリアドレスの
下位が２，６，Ａ，Ｅ番地からなる第３メモリバンク、
７はメモリアドレスの下位が３，７，Ｂ，Ｆ番地からな
る第４メモリバンク、８は任意のメモリバンク読み出し
動作中にアクセスしていない各メモリバンクを同時にメ
モリリフレッシュし、また、あるメモリバンクのメモリ
リフレッシュ終了から、最大のメモリリフレッシュ周期
（この周期の時間を越えてメモリリフレッシュを行うと
メモリの内容が破壊される）時間、メモリリフレッシュ
が行われない時、該当メモリバンクにメモリリフレッシ
ュ動作を行わせるリフレッシュコントローラ、９は第１
メモリバンク４にメモリリフレッシュ後、最大のメモリ
リフレッシュ周期時間内に次のメモリリフレッシュがな
い時にリフレッシュコントローラ８に該当メモリバンク
のリフレッシュ要求信号を出力する第１リフレッシュタ
イマ（メモリリフレッシュ動作の度にリセットさせ
る）、１０は第２メモリバンク５に対し、第１リフレッ
シュタイマ９と同様の動作を行う第２リフレッシュタイ
マ、１１は第３メモリバンク６に対し、第１リフレッシ
ュタイマ９と同様の動作を行う第３リフレッシュタイ
マ、１２は第４メモリバンク７に対し、第１リフレッシ
ュタイマ９と同様の動作を行う第４リフレッシュタイマ
である。

【０００９】第１の実施例では、メモリバンクを４つと
している。また、ＣＰＵ１のデータバス幅及び、各メモ
リバンクのデータ幅は８ビットであり、メモリのアドレ
スはバイト（８ビット）アドレッシングであるとする。
各メモリバンク４〜７のつながりは、４連続するメモリ
アドレスからなる。また、各メモリバンク４〜７は、４
つおきのメモリアドレスを持つ。

【００１０】次に図１を参照しながら第１の実施例にお
けるメモリ装置の動作を説明する。まず、ＣＰＵ１が第
１メモリバンク４に対し、命令のフェッチに行くとする
と、ＣＰＵ１のメモリアクセス要求（メモリアドレス、
リードコマンド等）がメモリコントローラ２に出力され
る。また、アドレスデコーダ３にＣＰＵアドレスの下位
２ビットが出力され、ＣＰＵ１のメモリアクセス要求が
メモリバンクにデコードされる。メモリコントローラ２
は、アクセス要求をデコードし、第１メモリバンク４の
みにメモリ読み出しの制御信号群｛ＲＡＳ（ロウアドレ
スストローブ），ＣＡＳ（カラムアドレスストローブ）
等｝を出力する。第１メモリバンク４は、前記メモリ読
み出し制御信号群とメモリアドレスからデータを読み出
し、それをデータバスに乗せ、ＣＰＵ１に出力する。ま
た、リフレッシュコントローラ８は、第１メモリバンク
４のアクセスと同タイミングでアクセスされていない第
２メモリバンク５，第３メモリバンク６，第４メモリバ
ンク７に対してメモリリフレッシュ動作を行う。

【００１１】一般に、多くのＣＰＵのプログラムの読み
出し周期は、１〜２μｓ以下（乗・除算命令等以外）で
あり、ＤＲＡＭで規定された最大のメモリリフレッシュ
周期（約１６μｓ／回で決められた数のメモリリフレッ
シュ動作を行う。例えば、４ＭバイトＤＲＡＭでは、１
０２４リフレッシュサイクル／１６ｍｓ）よりも短い。
また、分岐命令、割り込み処理以外は、連続したメモリ
アドレスから命令を読み込む。よって、第１メモリバン
ク４から命令を読み込み後、次に第２メモリバンク５か
らＣＰＵ１が命令読み出しを行う時に、リフレッシュコ
ントローラ８で第１メモリバンク４，第３メモリバンク
６，第４メモリバンク７のメモリリフレッシュを行い、
以下同様に、メモリアクセス中のメモリバンク以外の全
メモリバンクをメモリアクセス中に同時にメモリリフレ
ッシュしていけば、メモリアクセス間が１６μｓ以上の
特殊な場合を除き、最大のメモリリフレッシュ周期（約
１６μｓ／回）以下での各メモリバンクのメモリリフレ
ッシュを行うことができる。つまり、ＣＰＵ１がメモリ
アクセスしようとするメモリバンクは既にメモリリフレ
ッシュされているので、メモリリフレッシュ動作により
ＣＰＵ１のメモリアクセス動作が待たされることがな
く、高速なプログラムメモリ装置を構成可能である。

【００１２】また、ＣＰＵ１がホールド中、ＤＭＡ（ダ
イレクトメモリアクセス）動作中はプログラムメモリへ
のアクセスは中断されるため、メモリの内容が失われる
ことがある。このような事態を回避するために、第１メ
モリバンク４〜第４メモリバンク７の各々にメモリリフ
レッシュ動作終了後、最大のメモリリフレッシュ周期を
越えて（１６μｓ以内に）各メモリバンク４〜７のメモ
リリフレッシュが行われない場合は、強制的にメモリリ
フレッシュを要求する第１リフレッシュタイマ９〜第４
リフレッシュタイマ１２を付加している。

【００１３】図２は、本発明の第１の実施例におけるメ
モリ装置のタイムチャートである。以下、図２について
説明を行う。

【００１４】図２において、上段はリフレッシュ信号、
下段はリフレッシュ要求信号を示す。Ａ点で第１メモリ
バンク４のメモリリフレッシュ動作が行われた後（つま
り、第１メモリバンク４以外の各メモリバンク５〜７を
ＣＰＵ１がアクセス後）、ＣＰＵ１がホールド状態に移
行し、プログラムメモリのアクセスを行わない状態にあ
るとする。すると、図２中の最大のメモリリフレッシュ
周期後、第１リフレッシュタイマ９が第１メモリバンク
４のリフレッシュ要求をＢ点で行い、第１メモリバンク
４のメモリリフレッシュが行われる。また、同時に第１
リフレッシュタイマ９はリセットされ、ＣＰＵアクセス
動作後のメモリリフレッシュが行われない場合、再びメ
モリリフレッシュ周期後、第１メモリバンク４のメモリ
リフレッシュ動作を行う。以下、前述の動作を繰り返し
て第１メモリバンク４の内容は保持される。他の各メモ
リバンク５〜７についても、同様に、その内容が保持さ
れる。

【００１５】最後に、同一メモリバンクのプログラムメ
モリの読み出し、メモリリフレッシュ中の各メモリバン
クの読み出し時について説明を行う。

【００１６】同一メモリバンクのプログラムメモリの読
み出し時（同一メモリアドレスにジャンプする場合）
は、第１メモリバンク４のメモリリフレッシュ動作終了
後、最大のメモリリフレッシュ周期（約１６μｓ）毎
に、ＣＰＵアクセス動作終了後、第１メモリバンク４の
メモリリフレッシュを行う。

【００１７】第１の実施例ではメモリバンクが４つであ
るが、よりメモリバンク数を増やしても差支えなく、メ
モリバンク数を増やした場合はそれに応じてＣＰＵアド
レスのデコードビット数を増やせばよい。また、メモリ
バンクのデータ幅を８ビットから１６ビット，３２ビッ
トにした場合は、アドレスデコードのビットを上位側に
シフトすればよい。例えば、メモリバンクが４つでＣＰ
Ｕデータ幅が１６ビットの場合はＣＰＵアドレスの２、
１ビットのデコードを行うようにする。

【００１８】（実施例２）次に図３〜図５を参照しなが
ら、本発明の第２実施例を説明する。図３は本発明の第
２の実施例におけるメモリ装置のブロック図である。図
３において、１３はメモリをアクセスするためにＣＰＵ
ＲＥＱ信号を出力するＣＰＵであり、１４はメモリに最
大のメモリリフレッシュ周期で繰り返しカウントＵＰ信
号を出力するリフレッシュタイマ、１５はリフレッシュ
タイマ１４のカウントＵＰ信号を受けて、メモリへのリ
フレッシュ要求を行うリフレッシュ要求回路、１６はＣ
ＰＵＲＥＱ信号及び、リフレッシュ要求を受けてどちら
か一方の動作を受け付ける調停回路、１７は調停回路１
６のＣＰＵアクセスを受けてメモリにアクセス制御信号
を、リフレッシュ要求を受けてメモリへリフレッシュ制
御信号を出力するメモリコントローラ、１８はリフレッ
シュ信号を受けたメモリコントローラ１７がどこまでメ
モリリフレッシュ動作を進行中かを検出し、メモリリフ
レッシュ動作の進行中にＣＰＵアクセス要求が発生した
時、メモリリフレッシュ動作をメモリの内容を破壊する
ことなく中断可能ならば止めて、ＣＰＵアクセスを行わ
せるリフレッシュ検出回路、１９はＤＲＡＭで構成され
るメモリアレイ、２０は調停回路１６，メモリコントロ
ーラ１７，リフレッシュ検出回路１８の同期をとるため
の動作基準となるクロックを発生する発振器である。

【００１９】図４は本発明の第２の実施例におけるメモ
リ装置の通常メモリリフレッシュ動作時のタイムチャー
ト、図５は本発明の第２の実施例におけるメモリ装置の
メモリリフレッシュ動作を中断する時のタイムチャート
である。なお、第２の実施例ではＤＲＡＭのメモリリフ
レッシュ動作はＣＡＳ Ｂｅｆｏｒｅ ＲＡＳを行うも
のとする。

【００２０】図４について動作を説明する。まず、リフ
レッシュ要求信号が図４に示すタイミングで発生したと
すると、Ｃ点のＣＬＫ（図３の発振器２０が出力する）
の立ち上がりとＤ点のＣＬＫの立ち上がりでサンプリン
グされて、Ｄ点のＣＬＫの立ち上がりでリフレッシュ信
号をアクティブにする。ここでリフレッシュ要求信号を
ＣＬＫの立ち上がりで２回サンプリングするのはリフレ
ッシュ信号にノイズを発生させないためである。

【００２１】その後、リフレッシュ信号は次のＣＬＫの
立ち上がりＥ点でサンプリングされ、＊ＣＡＳがアクテ
ィブによりメモリチップへのメモリリフレッシュ動作が
開始される。そして、次のＣＬＫの立ち上がりＦ点で＊
ＲＡＳ信号がアクティブに、Ｇ点で＊ＣＡＳがノンアク
ティブに、Ｈ点で＊ＲＡＳがノンアクティブになり、メ
モリチップへのメモリリフレッシュ動作は終了する。そ
して、Ｊ点でリフレッシュ要求信号、及び、リフレッシ
ュ信号がノンアクティブになり全てのリフレッシュシー
ケンスが終了する。

【００２２】次に、メモリリフレッシュ動作中にＣＰＵ
アクセスが発生し、メモリリフレッシュ動作を中断して
ＣＰＵアクセスを行う場合を図５を参照しながら説明す
る。

【００２３】リフレッシュ要求が図５のタイミングで発
生すると、ＣＬＫの立ち上がりのＫ点，Ｌ点でサンプリ
ングされ、Ｌ点でリフレッシュ信号がアクティブにな
る。しかし、ＣＰＵ１３のメモリアクセス要求信号のＣ
ＰＵＲＥＱ信号がＳ点でアクティブになると、Ｌ点とそ
の直後のＣＬＫの立ち上がりＭ点で受け付けられて、Ｃ
ＰＵアクセス信号とリフレッシュストップ信号をアクテ
ィブにする。そして、次のＣＬＫの立ち上がりＮ点で、
メモリリフレッシュ動作開始の＊ＣＡＳがアクティブに
ならずにリフレッシュ信号がノンアクティブ（メモリリ
フレッシュ中止）になり、かわりにＣＰＵアクセスのた
めの＊ＲＡＳ信号がアクティブになる。ここで、メモリ
リフレッシュ動作用の＊ＣＡＳがアクティブにならない
のでメモリの内容は破壊されない。その直後のＯ点では
ＣＰＵアクセスのための＊ＣＡＳ信号がアクティブにな
る。そして、Ｐ点で＊ＲＡＳ信号がノンアクティブに、
Ｑ点で＊ＣＡＳ信号がノンアクティブになりＣＰＵ１３
のメモリアクセスは終了する。次のＣＬＫの立ち上がり
Ｒ点では中断中のメモリリフレッシュ動作が受け付けら
れ、リフレッシュ信号がアクティブになると同時に、Ｃ
ＰＵアクセス信号及び、リフレッシュストップ信号がノ
ンアクティブになる。その後、引き続きメモリリフレッ
シュ動作が開始される。

【００２４】

【発明の効果】本発明は、ＤＲＡＭで構成され、ＣＰＵ
のプログラムを格納するメモリ装置であって、連続する
メモリアドレスで構成される複数のメモリバンクと、Ｃ
ＰＵからのメモリアクセス要求に対し各メモリバンクに
読み出し制御信号を出力するメモリコントローラと、Ｃ
ＰＵのメモリアクセス要求時のＣＰＵアドレスの下位ビ
ットを監視し、ＣＰＵアクセス要求中以外の各メモリバ
ンクを検出するアドレスデコーダと、ＣＰＵのメモリア
クセスと同時にアドレスデコーダの出力の各メモリバン
クのメモリリフレッシュを行い、また、ＣＰＵアクセス
と同時に行われる各メモリバンクのメモリリフレッシュ
動作後、最長の次の各メモリバンクのメモリリフレッシ
ュ時期までに、各メモリバンクのメモリリフレッシュ動
作が行われない場合、メモリ内容保持のために、各メモ
リバンクに強制リフレッシュタイミングを知らせるタイ
マを各メモリバンク数だけ持ち、各メモリバンクに対応
したタイマ出力で各メモリバンクのメモリリフレッシュ
を行うリフレッシュコントローラとを有するので、同一
メモリバンク内でのメモリリフレッシュ動作とＣＰＵの
メモリアクセス要求の同時発生を回避し、しかもＣＰＵ
がメモリアクセスしようとするメモリバンクはメモリリ
フレッシュがすんでいるので、メモリリフレッシュ動作
待ちによるＣＰＵのメモリアクセスタイムの速度低下の
ない高速なメモリ装置を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるメモリ装置のブ
ロック図

【図２】本発明の第１の実施例におけるメモリ装置のタ
イミングチャート

【図３】本発明の第２の実施例におけるメモリ装置のブ
ロック図

【図４】本発明の第２の実施例におけるメモリ装置の通
常メモリリフレッシュ動作時のタイムチャート

【図５】本発明の第２の実施例におけるメモリ装置のメ
モリリフレッシュ動作を中断する時のタイムチャート

【符号の説明】

１ ＣＰＵ ２ メモリコントローラ ３ アドレスデコーダ ４ 第１メモリバンク ５ 第２メモリバンク ６ 第３メモリバンク ７ 第４メモリバンク ８ リフレッシュコントローラ ９ 第１リフレッシュタイマ １０ 第２リフレッシュタイマ １１ 第３リフレッシュタイマ １２ 第４リフレッシュタイマ １３ ＣＰＵ １４ リフレッシュタイマ １５ リフレッシュ要求回路 １６ 調停回路 １７ メモリコントローラ １８ リフレッシュ検出回路 １９ メモリアレイ ２０ 発振器

Claims (2)

【特許請求の範囲】
1. 【請求項１】ＤＲＡＭで構成され、ＣＰＵのプログラム
   を格納するメモリ装置であって、連続するメモリアドレ
   スで構成される複数のメモリバンクと、前記ＣＰＵから
   のメモリアクセス要求に対し前記各メモリバンクに読み
   出し制御信号を出力するメモリコントローラと、前記Ｃ
   ＰＵのメモリアクセス要求時のＣＰＵアドレスの下位ビ
   ットを監視し、ＣＰＵアクセス要求中以外の前記各メモ
   リバンクを検出するアドレスデコーダと、前記ＣＰＵの
   メモリアクセスと同時に前記アドレスデコーダの出力の
   前記各メモリバンクのメモリリフレッシュを行い、ま
   た、ＣＰＵアクセスと同時に行われる前記各メモリバン
   クメモリのリフレッシュ動作後、最長の次の前記各メモ
   リバンクのメモリリフレッシュ時期までに、前記各メモ
   リバンクのメモリリフレッシュ動作が行われない場合、
   メモリ内容保持のために、前記各メモリバンクに強制リ
   フレッシュタイミングを知らせるタイマを各メモリバン
   ク数だけ持ち、前記各メモリバンクに対応したタイマ出
   力で前記各メモリバンクのメモリリフレッシュを行うリ
   フレッシュコントローラとを有することを特徴とするメ
   モリ装置。
2. 【請求項２】ＤＲＡＭで構成されるメモリ装置であっ
   て、ＣＰＵからのメモリアクセス要求に対し、メモリに
   読み出し制御信号を出力するメモリコントローラと、前
   記メモリの内容を保持するためにメモリリフレッシュを
   定期的に要求するリフレッシュタイマと、メモリリフレ
   ッシュ動作中にメモリリフレッシュ動作がどこまで進行
   しているかを検出するリフレッシュ検出回路と、ＣＰＵ
   アクセスとメモリリフレッシュを調停し、前記メモリに
   対してＣＰＵアクセスかメモリリフレッシュかのどちら
   かの動作を行わせる調停回路とを持ち、前記リフレッシ
   ュ検出回路により、メモリリフレッシュ動作中にＣＰＵ
   アクセス要求が発生した時に、メモリリフレッシュ動作
   を中断してもメモリの内容が破壊されない所までしかメ
   モリリフレッシュ動作が進行していない場合は、メモリ
   リフレッシュ動作を中断し、ＣＰＵアクセス終了後にメ
   モリリフレッシュ動作を新たに行うようにしたことを特
   徴とするメモリ装置。