JPH01290186A - メモリのアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ページモード機能を存した読み書き可能なメモリのアク
セス方式に関し、 ページモードの利点を生かし簡単な構成及び制御によっ
て高速なアクセスを可能にするとともに、従来のような
ページモード動作時におけるプログラムの暴走を防止し
て用途の拡大を図ることを目的とし、 メモリに対して与えられるロウアドレスの変化を検出す
るロウアドレス検出手段を備え、前記メモリをページモ
ードによってアクセスを行うとともに、前記ロウアドレ
ス検出手段がロウアドレスの変化を検出したときには、
そのサイクルにおける前記メモリへのアクセスを中断し
、前記メモリへのアドレス指定をロウアドレスから行う
ように構成する。

〔産業上の利用分野〕

本発明は、ページモード機能を有した読み書き可能なメ
モリのアクセス方式に関する。

近年においては、ＣＰＵ　（中央処理装置）の処理速度
の向上と扱うデータ量の膨大化にともなって、ＳＲＡＭ
（スタティックランダムアクセスメモリ）に比較して大
容量で且つ低価格なりＲＡＭ（ダイナミックランダムア
クセスメモリ）が頻繁に用いられている。

ＤＲＡＭでは、アドレスをロウ（行）とカラム（列）と
に時分割して与えなくてはならず、またプリチャージ時
間が必要であるため、それだけアクセスに時間を要し高
速化の点で不利である。

しかし、価格の点ではＳＲＡＭに比して圧倒的に優位で
あるため、ベージモードでの使用やキャッシュメモリ方
式の採用など、ＤＲＡＭを高速にアクセスするための種
々の努力が行われている。

しかし、これらの方式は、特殊な用途に限定されたり、
構成や制御が複雑であったりするため、高速な他のアク
セス方式がさらに要求されている。

〔従来の技術〕

第３図は、ＤＲＡＭの通常動作による従来のアクセス方
式を説明するタイミングチャートである。

第３図において、メモリアドレスは、ロウアドレスとカ
ラムアドレスとを時分割によりベアーで与えられる。

ロウアドレスは、ローアクティブであるロウアドレスス
トローブ信号（−ＲＡＳ）の立ち下がり時に、カラムア
ドレスは、同じくローアクティブであるカラムアドレス
ストローブ信号（−ＣＡＳ）の立ち下がり時に、それぞ
れ指定される。

アウトプットイネーブル信号（−０Ｅ）がアクティブ（
ロー）の間にデータが読み出され、ライトイネーブル信
号（−ＷＥ）の立ち下がりエツジにおいて書き込まれる
。

ＤＲＡＭでは、１回のアクセスを行ってから次のアクセ
スを行うまでの間にプリチャージ時間が必要であり、し
たがって上述の場合には、信号（−ＲＡＳ）の立ち下が
りの前にロウプリチャージ時間ｔｌｌＦが必要となる。

ロウプリチャージ時間ｔ□は、例えば約１００ナノセカ
ンドである。

第４図は、ＤＲＡＭのベージモードによる従来のアクセ
ス方式を説明するタイミングチャートである。

ベージモードでは、１回目のアクセスは第３図に示す通
常動作の場合と同一であるが、２回目以降のアクセスで
は、ロウアドレスを与えることなく、カラムアドレスの
みを連続して与える。

つまり、１回目のアクセスで信号（−ＲＡＳ）を立ち下
げた後は、この信号（−ＲＡＳ）をそのままアクティブ
（ロー）の状態に保持しておき、信号（−ＣＡＳ）のみ
を立ち下げてカラムアドレスを指定する。

したがって、ロウプリチャージ時間Ｌ□は不要となり、
これに代えてカラムプリチャージ時間ｔ、Ｐが必要とな
る。

しかし、カラムプリチャージ時間ｔｃｐは、例えば約３
０ナノセカンドであり、ロウプリチャージ時間ｔｌｌＦ
に比較して非常に短い。

したがって、ベージモードでは、ロウアドレスを指定す
るための時間が不要であり且つカラムプリチャージ時間
ｔｃＰが短いことから、高速なアクセスが可能である。

〔発明が解決しようとする課題〕

ところが、従来のベージモードによるＤＲＡＭのアクセ
ス方式では、ＤＲＡＭにロウアドレスを１回与えた後は
、ロウアドレスがしばらくは変化しないとの前提の下に
、カラムアドレスを連続して与えている。

つまり、ベージモードでは、アドレス指定が順次連続し
てシーケンシャルに行われることが必要条件である。

−ａに、例えばメモリに格納されたデータを読み出す場
合には、アドレスはランダムに指定されることが常であ
る。また、命令を読み出す場合には、データを読み出す
場合に比較して連続してはいるが、ジャンプ命令などに
よってアドレス指定が不連続となることがしばしば起こ
る。

したがって、ＤＲＡＭに格納されたデータや命令を、上
述したベージモードで読み出した場合には、ロウアドレ
スが変化したにもかかわらず変化していないものとして
次のアドレスにアクセスされ、その結果圧しいデータ又
は命令とは全く関係のないデータ又は命令が読み出され
ることとなり、プログラムが暴走してしまうという問題
があった。

したがって、ページモードは、画像メモリの読み出し用
など、アドレス指定が全くのシーケンシャルに行われる
場合に限定されていた。

また、キャッシェメモリ方式では、ページモードのよう
な用途の限定はないが、構成及び制御が共に複雑であり
、価格的にも割高となってしまうという問題がある。

本発明は、上述の問題に鑑み、ページモードの利点を生
かし簡単な構成及び制御によって高速なアクセスを可能
にするとともに、従来のようなページモード動作時にお
けるプログラムの暴走を防止して用途の拡大を図ること
を目的としている。

〔課題を解決するための手段〕

本発明は、上述の課題を解決するため、第１図に示すよ
うに、ページモード機能を有した読み書き可能なメモリ
２のアクセス方式であって、前記メモリ２に対して与え
られるロウアドレスの変化を検出するロウアドレス検出
手段５．６を備え、前記メモリ２をページモードによっ
てアクセスを行うとともに、前記ロウアドレス検出手段
５．６がロウアドレスの変化を検出したときには、その
サイクルにおける前記メモリ２へのアクセスを中断し、
前記メモリ２へのアドレス指定をロウアドレスから行う
ようにしたことを特徴とする。

〔作　用〕

ロウアドレス検出手段５，６は、メモリに与えられるロ
ウアドレスを監視し、ロウアドレスの変化の有無を検出
する。

メモリ２は、ページモードによってアクセスが行われ、
アクセス中にロウアドレスが変化した場合には、そのサ
イクルにおけるメモリ２への読み書きが中断され、メモ
リ２へのアドレス指定が再びロウアドレスから行われて
正しいアドレスが指定される。

〔実施例］ 以下、本発明の実施例を図面を参照しつつ説明する。

第１図は本発明のアクセス方式によるメモリ回路のブロ
ック図、第２図は第１図のメモリ回路の動作タイミング
チャートである。

メモリ回路は、ＣＰＵ　（中央処理装置）１、ページモ
ード機能を有したＤＲＡＭからなるメモリ２、メモリ２
へ各種制御信号を与えるメモリ制御回路３、ロウアドレ
スとカラムアドレスとを時分割するマルチプレクサ４、
ロウアドレスを保持するラッチ５、ラッチ５に保持され
たロウアドレスとアドレスバス９に出力されたロウアド
レスとを比較してこれらが互いに不一致となったときに
不一致信号ＳＡＮを出力するコンパレータ６、不一致信
号ＳＡＮによって後述するレディ信号（−ＲＥＡＤＹ）
を制御するレディ制御回路７、データバス８、ロウアド
レスバス９ａとカラムアドレスバス９ｂとを有するアド
レスバス９、及び、メモＩ７２のアドレスを指定するメ
モリアドレスライン１０などから構成されている。

ＣＰＵＩは、基本的にはＡサイクル及びＢサイクルの２
サイクルでバスサイクルを完了するが、必要に応じてウ
ェイトサイクル（Ｗサイクル）が追加される。

ＣＰＵＩは、クロック信号ＣＬＫの立ち下がりでレディ
制御回路７からのレディ信号（−ＲＥＡＤＹ）をサンプ
リングし、レディ信号がインアクティブ（ハイ）である
ときにはウェイトサイクルを、レディ信号がアクティブ
（ロー）であるときにはＢサイクルを、それぞれ行って
バスサイクルを完了する。メモリ２からの読み出しサイ
クル（リードサイクル）である場合には、そのバスサイ
クルの完了時に、データバス８上に出力されたデータを
取り込む。

また、ＣＰＵＩは、制御ライン１１によって、メモリ２
へのアクセスと図示しない１０回路へのアクセスとを選
択するためのメモリアイオー信号（Ｍ／１０）、及びリ
ード（読み出し）とライト（書き込み）とを選択指示す
るためのリードライト信号（Ｒ／Ｗ）とを、メモリ制御
回路３へ出力する。

メモリ２には、ＣＰＵＩによって実行されるプログラム
が格納されており、それぞれの命令が順序にしたがって
アドレス指定されて読み出され又は書き込まれる。

メモリ制御回路３からは、ロウアドレスとカラムアドレ
スとを時分割するためのローカラム信号（Ｒ／Ｃ）がマ
ルチプレクサ４へ出力され、また、ロウアドレスストロ
ーブ信号（−ＲＡＳ）、カラムアドレスストローブ信号
（−ＣＡＳ）、アウトプットイネーブル信号（−０Ｅ）
、及びライトイネーブル信号（−ＷＥ）がメモリ２へ出
力される。

ロウアドレスストローブ信号（−ＲＡＳ）はラッチ５に
も出力され、ラッチ５は信号（−ＲＡＳ）の立ち下がり
によってそのときのロウアドレスを保持する。

コンパレータ６は、上述したようにロウアドレスを監視
し、ロウアドレスが変化したときには不一致信号ＳＡＮ
を出力するが、この不一致信号ＳＡＮは、メモリ制御回
路３からのリセット信号ＳＲＨによってリセットされる
。

レディ制御回路７は、ＣＰＵＩに対して上述のレディ信
号（−ＲＥＡＤＹ）を出力するが、不一致信号ＳＡＮが
アクティブ（ハイ）である場合には、レディ信号（−Ｒ
ＥＡＤＹ）は出力されず、したがってＣＰＵＩによるデ
ータの取り込みは行われない。

また、不一致信号ＳＡＮはメモリ制御回路３にも入力さ
れており、不一致信号ＳＡＮがアクティブ（ハイ）であ
る場合には、メモリ制御回路３からライトイネーブル信
号（−ＷＥ）は出力されず、したがってメモリ２への書
き込みは行われない。

次に、メモリ回路の動作を第２図のタイミングチャート
にしたがって説明する。なお第２図において、斜線部分
は不定状態を示す。

１回目のメモリアクセス（リードサイクル）では、信号
（−ＲＡＳ）の立ち下がりによってロウアドレスが、信
号（−ＣＡＳ）の立ち下がりによってカラムアドレスが
、それぞれ指定され、信号（−０Ｅ）がアクティブ（ロ
ー）になることによって、メモリ２内の指定されたアド
レスのデータがデータバス８上に出力され、ＣＰ、Ｕ　
１のＢサイクルでそのデータが読み取られる。

１回目のメモリアクセスで信号（−ＲＡＳ）を立ち下げ
た後は、この信号（−ＲＡＳ）をそのままアクティブ（
ロー）の状態に維持しておき、２回目以降においては信
号（−ＣＡＳ）のみを立ち下げ、カラムアドレスのみを
指定する。その際のカラムプリチャージ時間ｔｃＰは、
メモリ２に必要なプリチャージ時間よりも長い。

２回目のメモリアクセス（ライトサイクル）では、信号
（−ＷＥ）がアクティブ（ロー）となることによって、
メモリ２内の指定されたアドレスにデータが書き込まれ
る。

その後、３〜５回目のメモリアクセスでは、上述と同様
に、書き込み、読み出し、及び書き込みが実行される。

６回目のメモリアクセス（リードサイクル）では、ロウ
アドレスが変化したためにコンパレータ６から不一致信
号ＳＡＮが出力され、レディ制御回路７からはレディ信
号（−ＲＥＡＤＹ）が出力されない。

そのため、信号（−ＣＡＳ）が立ち下がってアドレスが
一応指定されデータバス８上にデータが出力されるが、
ＣＰＵ１はそのデータを読み込まない。

不一致信号ＳＡＮが出力されると、信号（−ＲＡＳ）が
インアクティブ（ハイ）となり、その後ロウプリチャー
ジ時間ｔ□を経過してから再びアクティブ（ロー）とな
る。これ以降のメモリアクセスは、１回目のメモリアク
セスと同様である。

つまり、信号（−ＲＡＳ）の立ち下がりでロウアドレス
が指定され、その後の信号（−ＣＡＳ）の立ち下がりで
カラムアドレスが指定され、これによって新しく指定さ
れたアドレスの正しいデータが、ｃｐｕｉによって読み
込まれる。

不一致信号ＳＡＮは、信号（−ＲＡＳ）が立ち下がって
、ラッチ５が新しいロウアドレスをラッチした後に、メ
モリ制御回路３から出力されるリセット信号ＳＲＮによ
ってリセットされる。

不一致信号ＳＡＮが出力されたときのバスサイクルは、
正しいアドレスが指定されるまでウェイトサイクルが繰
り返される。

また、Ｎ回目のメモリアクセス（ライトサイクル）では
、６回目のメモリアクセスと同様にロウアドレスが変化
し、コンパレータ６から不一致信号ＳＡＮが出力され、
レディ制御回路７からレディ信号（−ＲＥＡＤＹ）が出
力されないとともに、信号（−ＣＡＳ）が立ち下がって
アドレスが一応指定されるが、信号（−ＷＥ）が出力さ
れないためメモリ２への書き込みは行われない。

そして、上述の６回目のメモリサイクルと同様に、信号
（−ＲＡＳ）がインアクティブ（ハイ）となり、その後
ロウプリチャージ時間ｔ□を経過してから再びアクティ
ブ（ロー）となって、改めてロウアドレス及びカラムア
ドレスが指定され、正しいデータがメモリ２に書き込ま
れ名。

つまり、上述のメモリ回路によると、メモリ２がページ
モードによりアクセスされるとともに、ロウアドレスが
ラッチ５とコンパレータ６とによって常に監視され、ロ
ウアドレスに変化があった場合には、コンパレータ６か
ら不一致信号ＳＡＮが出力され、これによってそのサイ
クルにおけるメモリ２へのアクセスが中断され、アドレ
ス指定がロウアドレスから改めて行われ、正しいアドレ
スが指定された後にメモリ２へのアクセスが行われる。

したがって、ロウアドレスを指定するための時間が不要
であり且つカラムプリチャージ時間ｔＣＰを短くするこ
とができ、メモリ２への高速なアクセスが可能であると
いうページモードの利点が生かされる。

しかも、ロウアドレスが変化した場合においても、その
変化を検出して誤アクセスを防止し、正しいアドレスに
アクセスされるので、従来のようにプログラムが暴走す
るということがない。

したがって、このアクセス方式は、画像メモリの読み出
しだけでなく、上述の実施例のようにプログラムの読み
出しなどにも適用することができ、用途が拡大される。

また、上述のメモリ回路は、従来のページモードで動作
するメモリ回路にラッチ５及びコンパレータ６などを追
加することによって構成することができ、キャッシュメ
モリ方式に比較してその構成及び制御が簡単である。

なお、上述の実施例において、メモリアイオー信号（Ｍ
／１０）がローとなって１０回路へのアクセスがはいっ
た場合において、その次にメモリ２へのアクセスが行わ
れる際には、上述の１回目のメモリアクセスのようにロ
ウアドレスからアドレス指定される。

また、メモリ２のリフレッシュサイクルは、信号（−Ｒ
ＡＳ）を−旦インアクティブ（ハイ）にしてから行われ
る。

一般に、信号（−ＲＡＳ）をアクティブ（ロー）にして
おける時間、つまりページモードでカラムアドレスのみ
を連続して指定することのできる時間には限界があるが
、その最大の限界時間をｔ口３とし、リフレッシュをシ
ングルモードで行うこととした場合においては、１回の
リフレッシュ間隔は限界時間ｔ　ＲＡＳよりも小さ（な
る。

そのため、ページモードでの動作中において、限界時間
を胃ｌに達するまでにはリフレッシュサイクルが入って
くるので、カラムアドレスの連続指定がその限界時間ｔ
□、のいっばいまで行われることはない。

したがって、メモリ２のリフレッシュをシングルモード
で行う場合においては、限界時間ｔ　ｌｌＡｌを管理す
る必要がない。

また、上述の実施例において、ロウアドレスが変化した
とき、ＩＯアクセスが行われたとき、又はリフレッシュ
サイクルが行われたときには、信号（−ＲＡＳ）を−旦
インアクティブ（ハイ）として再度ロウアドレスから指
定し直すため、この場合にのみメモリアクセス時間が長
くなるが、その全体に対する割合は非常に小さいので、
高速なアクセスが行われるという利点は失われない。

上述の実施例においては、ロウアドレスの変化を検出す
るためにラッチ５及びコンパレータ６を用いたが、これ
以外の素子又は回路により構成してもよい。

上述の実施例においては、メモリ２にプログラムが格納
されている場合について説明したが、これ以外にも、ア
ドレスが比較的連続しているデータが格納されている場
合などにも適用できる。

上述の実施例においては、メモリ２への読み書きを行う
場合について説明したが、本発明のアクセス方式によっ
て、メモリ２からの読み出しのみ、又はメモリ２への書
き込みの今を行うようにしてもよい。

〔発明の効果〕

本発明によると、ページモードの利点を生かし、簡単な
構成及び制御によってメモリへの高速なアクセスが可能
となるとともに、従来のようなページモード動作時にお
けるプログラムの暴走を防止することができ、ページモ
ード動作の用途の拡大を図ることができる。

【図面の簡単な説明】

第１図は本発明のアクセス方式によるメモリ回路のブロ
ック図、 第２図は第１図のメモリ回路の動作タイミングチャート
、 第３図はＤＲＡＭの通常動作による従来のアクセス方式
のタイミングチャート、 第４図はＤＲＡＭのページモードによる従来のアクセス
方式のタイミングチャートである。 図において、 １はＣＰＵ。 ２はメモリ、 ３はメモリ制御回路、 ５はラッチ（ロウアドレス検出手段）、６はコンパレー
タ（ロウアドレス検出手段）、７はレディ制御回路、 ＳＡＮは不一致信号である。

Claims (1)

1. 【特許請求の範囲】 ［１］ページモード機能を有した読み書き可能なメモリ
   （２）のアクセス方式であって、 前記メモリ（２）に対して与えられるロウ アドレスの変化を検出するロウアドレス検出手段（５）
   、（６）を備え、 前記メモリ（２）をページモードによって アクセスを行うとともに、 前記ロウアドレス検出手段（５）、（６） がロウアドレスの変化を検出したときには、そのサイク
   ルにおける前記メモリ（２）へのアクセスを中断し、前
   記メモリ（２）へのアドレス指定をロウアドレスから行
   うようにした ことを特徴とするメモリのアクセス方式。