JPH02178745A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JPH02178745A JPH02178745A JP63331524A JP33152488A JPH02178745A JP H02178745 A JPH02178745 A JP H02178745A JP 63331524 A JP63331524 A JP 63331524A JP 33152488 A JP33152488 A JP 33152488A JP H02178745 A JPH02178745 A JP H02178745A
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- JP
- Japan
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- counter
- memory
- data
- writing
- central processing
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- Granted
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- 230000000737 periodic effect Effects 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000012360 testing method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シングルチップマイクロコンピュータに関し
、特にメモリを持ったシングルチップマイクロコンピュ
ータのメモリへのデータの書き込みに関する。
、特にメモリを持ったシングルチップマイクロコンピュ
ータのメモリへのデータの書き込みに関する。
従来、この種のシングルチップマイクロコンピュータは
第３図に示すようなブロック構成となっており、ＲＡＭ
３０１はデータを記録するランダムアクセスメモリ、Ｃ
ＰＵ３０２は中央処理装置で、ＲＡＭ３０１はアドレス
バス３０３とデータバス３０４，３０５によりＣＰＵ３
０２と接続され、ＲＡＭ３０１の書き込み信号はＣＰＵ
３０２により制御されている。ＲＡＭに連続データを書
き込む場合、第４図に示すようなフローチャートに従い
、データバス３０６からＣＰＵ３０２ヘデータの読み込
み、書き込みアドレスの計算、ＣＰＵ３０２からＲＡＭ
３０１の指定アドレスへのデータの書き込みなどの動作
なＣＰＵ３０２のプログラム上の命令実行により行って
いた。
第３図に示すようなブロック構成となっており、ＲＡＭ
３０１はデータを記録するランダムアクセスメモリ、Ｃ
ＰＵ３０２は中央処理装置で、ＲＡＭ３０１はアドレス
バス３０３とデータバス３０４，３０５によりＣＰＵ３
０２と接続され、ＲＡＭ３０１の書き込み信号はＣＰＵ
３０２により制御されている。ＲＡＭに連続データを書
き込む場合、第４図に示すようなフローチャートに従い
、データバス３０６からＣＰＵ３０２ヘデータの読み込
み、書き込みアドレスの計算、ＣＰＵ３０２からＲＡＭ
３０１の指定アドレスへのデータの書き込みなどの動作
なＣＰＵ３０２のプログラム上の命令実行により行って
いた。
上述した従来のシングルチップマイクロコンピュータは
、中央処理装置の命令実行によりメモリへの連続データ
の書き込みを行っているので、中央処理装置の命令実行
サイクル（数クロック）以上に速くメモリにデータを書
き込むことができないという欠点がある。
、中央処理装置の命令実行によりメモリへの連続データ
の書き込みを行っているので、中央処理装置の命令実行
サイクル（数クロック）以上に速くメモリにデータを書
き込むことができないという欠点がある。
本発明のシングルチップマイクロコンピュータは、周期
信号を計数するカウンタと、前記カウンタに任意の値を
設定する手段を有し、中央処理装置によりメモリの書き
込み読み出しを制御する手段と、前記カウンタと外部端
子信号により前記メモリの書き込み読み出しを制御する
手段とを選択的に付勢する手段とを有している。
信号を計数するカウンタと、前記カウンタに任意の値を
設定する手段を有し、中央処理装置によりメモリの書き
込み読み出しを制御する手段と、前記カウンタと外部端
子信号により前記メモリの書き込み読み出しを制御する
手段とを選択的に付勢する手段とを有している。
したがって、本発明では、中央処理装置の命令実行を供
なわず、ハードウェアのみによってＲＡＭへのデータの
書き込みができる。
なわず、ハードウェアのみによってＲＡＭへのデータの
書き込みができる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
ＲＡＭｌ０Ｉはランダムアクセスメモリ、ＣＰＵ１０２
は中央処理装置、カウンタ１０４はＲＡＭ１０１のアド
レス指定用のカウンタで初期値入力端子をデータバス１
１２と接続しており、外部制御信号Ｓ０がＬｏｗの間は
、カウンタはディスイネーブルでインクリメントは行な
わず、カウンタ出力は入力データであるデータバス１１
２の値となる。前記制御信号Ｓ０がＨｉ ｇ ｈとなる
とデータバス１１２の値をカウンタの初期値とし、クロ
ックの立ち下りに同期してインクリメントを行う、マル
チプレクサ１０３は制御信号Ｓ０により中央処理装置の
アドレスバス１０８かカウンタ出力１０９を選択してメ
モリのアドレスバス１０７に接続するバス切換回路であ
る。アンドゲート１０５は前記外部制御信号Ｓ０とシス
テムクロックＣＬＫの論理積を作り、カウンタ接続時の
メモリへの書き込み信号を作る。オアゲート１０６は前
記カウンタ接続時の書き込み信号と中央処理装置からの
書き込み信号の論理和をとりＲＡＭｌ０Ｉの書き込み信
号を作っている。
は中央処理装置、カウンタ１０４はＲＡＭ１０１のアド
レス指定用のカウンタで初期値入力端子をデータバス１
１２と接続しており、外部制御信号Ｓ０がＬｏｗの間は
、カウンタはディスイネーブルでインクリメントは行な
わず、カウンタ出力は入力データであるデータバス１１
２の値となる。前記制御信号Ｓ０がＨｉ ｇ ｈとなる
とデータバス１１２の値をカウンタの初期値とし、クロ
ックの立ち下りに同期してインクリメントを行う、マル
チプレクサ１０３は制御信号Ｓ０により中央処理装置の
アドレスバス１０８かカウンタ出力１０９を選択してメ
モリのアドレスバス１０７に接続するバス切換回路であ
る。アンドゲート１０５は前記外部制御信号Ｓ０とシス
テムクロックＣＬＫの論理積を作り、カウンタ接続時の
メモリへの書き込み信号を作る。オアゲート１０６は前
記カウンタ接続時の書き込み信号と中央処理装置からの
書き込み信号の論理和をとりＲＡＭｌ０Ｉの書き込み信
号を作っている。
第２図は本発明の書き込み動作のタイミングチャートで
ある。外部制御信号Ｌｏｗでカウンタ１０４をインクリ
メント停止状態とし、データバス１１２に書込み先頭ア
ドレスＤ０を乗せることによりカウンタ１０４に書込先
頭アドレスを設定する。次に、前記外部制御信号をクロ
ックの立ち下りでＨｉ ｇｈとし、カウンタ１０４をイ
ンクリメント可能とし、マルチプレクサ１０３でＲＡＭ
１０１のアドレスバス１０７にカウンタ出力バス１０９
が接続されるようにし、ＲＡＭＩ Ｏ１の書き込み信号
にクロック信号ＣＬＫが入力されるようにする０次にク
ロックＣＬＫの立ち上り時、データバス１１２に書き込
みデータＤ１を乗せると同時に書き込み信号をＨｉ ｇ
ｈとし、ＲＡＭ１０１のＤ０番地にデータＤＩを書き込
む０次に、クロックの立ち下りでカウンタ１０３をイン
クリメントし、次の書き込みアドレスとする。以後クロ
ックに同期してデータバスのデータをＤよｌ Ｄｌ・・
・・・・Ｄ、と連続的に変化させてデータの書き込みを
行う、書き込み終了後、外部制御信号Ｓ、をＬｏｗとし
、マルチプレクサ１０３により、ＲＡＭＩ Ｏ１のアド
レスにＣＰＵ１０２のアドレスバス１０８を接続する。
ある。外部制御信号Ｌｏｗでカウンタ１０４をインクリ
メント停止状態とし、データバス１１２に書込み先頭ア
ドレスＤ０を乗せることによりカウンタ１０４に書込先
頭アドレスを設定する。次に、前記外部制御信号をクロ
ックの立ち下りでＨｉ ｇｈとし、カウンタ１０４をイ
ンクリメント可能とし、マルチプレクサ１０３でＲＡＭ
１０１のアドレスバス１０７にカウンタ出力バス１０９
が接続されるようにし、ＲＡＭＩ Ｏ１の書き込み信号
にクロック信号ＣＬＫが入力されるようにする０次にク
ロックＣＬＫの立ち上り時、データバス１１２に書き込
みデータＤ１を乗せると同時に書き込み信号をＨｉ ｇ
ｈとし、ＲＡＭ１０１のＤ０番地にデータＤＩを書き込
む０次に、クロックの立ち下りでカウンタ１０３をイン
クリメントし、次の書き込みアドレスとする。以後クロ
ックに同期してデータバスのデータをＤよｌ Ｄｌ・・
・・・・Ｄ、と連続的に変化させてデータの書き込みを
行う、書き込み終了後、外部制御信号Ｓ、をＬｏｗとし
、マルチプレクサ１０３により、ＲＡＭＩ Ｏ１のアド
レスにＣＰＵ１０２のアドレスバス１０８を接続する。
以上説明したように本発明は周期信号を計数するカウン
タと、前記カウンタに任意の値を設定する手段を備え、
中央処理装置により前記メモリの書き込み、読み出しを
制御する手段と、前記カウンタと外部端子信号により前
記メモリの書き込み読み出しを制御する手段とを選択的
に付勢する手段とを有することにより、１クロツクでＲ
ＡＭに連続的にデータを書き込め、中央処理装置の命令
実行サイクル（数クロック）以上に高速に書き込みがで
きる。従ってマイクロコンピュータの試験を実施する場
合、ＬＳＩテスタのテストパターン数が減少し、テスト
時間が短縮されるためテストコストが低減でき、安価に
シングルチップマイクロコンピュータが提供できる効果
がある。
タと、前記カウンタに任意の値を設定する手段を備え、
中央処理装置により前記メモリの書き込み、読み出しを
制御する手段と、前記カウンタと外部端子信号により前
記メモリの書き込み読み出しを制御する手段とを選択的
に付勢する手段とを有することにより、１クロツクでＲ
ＡＭに連続的にデータを書き込め、中央処理装置の命令
実行サイクル（数クロック）以上に高速に書き込みがで
きる。従ってマイクロコンピュータの試験を実施する場
合、ＬＳＩテスタのテストパターン数が減少し、テスト
時間が短縮されるためテストコストが低減でき、安価に
シングルチップマイクロコンピュータが提供できる効果
がある。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の信号のタイミングチャート、第３図は従来のＲＡ
Ｍへの書き込を示すブロック図、第４図は従来のＲＡＭ
へのデータ書き込みのフローチャートである。 １０１．３０１・・・・・・ＲＡＭ、１０２，３０２・
・・・・・ＣＰＵ、１０７，１０８，１０９，３０３・
・・・・・アドレスバス、１１０，１１１，１１２，３
０４゜３０５．３０６・・・・・・データバス、１１３
，３０７・・・・・・ＲＡＭの書き込み信号、１０４・
・・・・・カウンタ、１０３・・・・・・マルチプレク
サ、１０５・・・・・・アンドゲート、１０６・・・・
・・オアゲート。 代理人 弁理士 内 原 晋 牛
１図の信号のタイミングチャート、第３図は従来のＲＡ
Ｍへの書き込を示すブロック図、第４図は従来のＲＡＭ
へのデータ書き込みのフローチャートである。 １０１．３０１・・・・・・ＲＡＭ、１０２，３０２・
・・・・・ＣＰＵ、１０７，１０８，１０９，３０３・
・・・・・アドレスバス、１１０，１１１，１１２，３
０４゜３０５．３０６・・・・・・データバス、１１３
，３０７・・・・・・ＲＡＭの書き込み信号、１０４・
・・・・・カウンタ、１０３・・・・・・マルチプレク
サ、１０５・・・・・・アンドゲート、１０６・・・・
・・オアゲート。 代理人 弁理士 内 原 晋 牛
Claims (1)
- 同一半導体上に中央処理装置と前記中央処理のプログラ
ム及びデータを格納するメモリとを備えるシングルチッ
プマイクロコンピュータにおいて、周期信号を計数する
カウンタと、前記カウンタに任意の値を設定する手段と
、前記中央処理装置により前記メモリの書き込み、読み
出しを制御する手段と、前記カウンタと外部端子信号に
より前記メモリの書き込み読み出しを制御する手段とを
選択的に付勢する手段とを設けたことを特徴とするシン
グルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331524A JP2634893B2 (ja) | 1988-12-29 | 1988-12-29 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331524A JP2634893B2 (ja) | 1988-12-29 | 1988-12-29 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02178745A true JPH02178745A (ja) | 1990-07-11 |
| JP2634893B2 JP2634893B2 (ja) | 1997-07-30 |
Family
ID=18244616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331524A Expired - Lifetime JP2634893B2 (ja) | 1988-12-29 | 1988-12-29 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634893B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197612A (ja) * | 1992-01-22 | 1993-08-06 | Nec Ic Microcomput Syst Ltd | データ・アクセス回路 |
| US6263413B1 (en) | 1997-04-30 | 2001-07-17 | Nec Corporation | Memory integrated circuit and main memory and graphics memory systems applying the above |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5992483A (ja) * | 1982-11-19 | 1984-05-28 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-12-29 JP JP63331524A patent/JP2634893B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5992483A (ja) * | 1982-11-19 | 1984-05-28 | Hitachi Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197612A (ja) * | 1992-01-22 | 1993-08-06 | Nec Ic Microcomput Syst Ltd | データ・アクセス回路 |
| US6263413B1 (en) | 1997-04-30 | 2001-07-17 | Nec Corporation | Memory integrated circuit and main memory and graphics memory systems applying the above |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2634893B2 (ja) | 1997-07-30 |
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