JPH06214870A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH06214870A JPH06214870A JP2070693A JP2070693A JPH06214870A JP H06214870 A JPH06214870 A JP H06214870A JP 2070693 A JP2070693 A JP 2070693A JP 2070693 A JP2070693 A JP 2070693A JP H06214870 A JPH06214870 A JP H06214870A
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Abstract
(57)【要約】
【目的】 回路内部に専用回路を設けることなく、スピ
ードの異なるダイナミック型メモリの制御を可能とし、
回路規模を縮小する。 【構成】 ＣＰＵデコーダサイクルトレーサ１はＣＰＵ
５でのサイクルの起動を検出すると、外部信号を基にダ
イナミックメモリ６ａ，６ｂの種別を判定する。メモリ
シーケンサ２はＣＰＵデコーダサイクルトレーサ１から
の種別情報に応じた信号をダイナミックメモリ６ａ，６
ｂに出力するとともに、その種別情報に対応するタイミ
ングパラメータのアドレスを生成してＲＯＭ３に出力
し、必要なタイミングでカウンタ４にタイミングパラメ
ータのロードを指示する。カウンタ４はＲＯＭ３からの
タイミングパラメータの値までカウントを行うと、カウ
ント動作の終了をメモリシーケンサ２に通知する。メモ
リシーケンサ２は一連のメモリ制御が終了したことをＣ
ＰＵデコーダサイクルトレーサ１に通知する。
ードの異なるダイナミック型メモリの制御を可能とし、
回路規模を縮小する。 【構成】 ＣＰＵデコーダサイクルトレーサ１はＣＰＵ
５でのサイクルの起動を検出すると、外部信号を基にダ
イナミックメモリ６ａ，６ｂの種別を判定する。メモリ
シーケンサ２はＣＰＵデコーダサイクルトレーサ１から
の種別情報に応じた信号をダイナミックメモリ６ａ，６
ｂに出力するとともに、その種別情報に対応するタイミ
ングパラメータのアドレスを生成してＲＯＭ３に出力
し、必要なタイミングでカウンタ４にタイミングパラメ
ータのロードを指示する。カウンタ４はＲＯＭ３からの
タイミングパラメータの値までカウントを行うと、カウ
ント動作の終了をメモリシーケンサ２に通知する。メモ
リシーケンサ２は一連のメモリ制御が終了したことをＣ
ＰＵデコーダサイクルトレーサ１に通知する。
Description
【０００１】
【産業上の利用分野】本発明はメモリ制御装置に関し、
特にダイナミック型メモリを制御するためのメモリ制御
方法に関する。
特にダイナミック型メモリを制御するためのメモリ制御
方法に関する。
【０００２】
【従来の技術】従来、この種のメモリ制御方法において
は、メモリコントローラによってダイナミック型メモリ
のメモリ制御を行っている。このメモリコントローラ内
部には固定化された専用回路あるいはタイミングカウン
タがタイミング回路として設けられている。
は、メモリコントローラによってダイナミック型メモリ
のメモリ制御を行っている。このメモリコントローラ内
部には固定化された専用回路あるいはタイミングカウン
タがタイミング回路として設けられている。
【０００３】つまり、メモリコントローラはこれらのタ
イミング回路を用いて、ダイナミック型メモリに対する
読出し制御や書込み制御、およびリフレッシュ動作など
におけるＲＡＳ信号、ＣＡＳ信号、アドレス信号の保持
時間などを制御している。
イミング回路を用いて、ダイナミック型メモリに対する
読出し制御や書込み制御、およびリフレッシュ動作など
におけるＲＡＳ信号、ＣＡＳ信号、アドレス信号の保持
時間などを制御している。
【０００４】
【発明が解決しようとする課題】上述した従来のメモリ
コントローラでは、ダイナミック型メモリのメモリ制御
を行うためのタイミング回路が内部に設けられているの
で、回路規模が膨大になるという欠点がある。
コントローラでは、ダイナミック型メモリのメモリ制御
を行うためのタイミング回路が内部に設けられているの
で、回路規模が膨大になるという欠点がある。
【０００５】また、スピード（アクセスタイム）の異な
るダイナミック型メモリを制御する場合、そのダイナミ
ック型メモリのメモリ制御専用のタイミング回路を内部
に設けなければならないため、メモリコントローラ自体
を作り直さなければならないという欠点がある。
るダイナミック型メモリを制御する場合、そのダイナミ
ック型メモリのメモリ制御専用のタイミング回路を内部
に設けなければならないため、メモリコントローラ自体
を作り直さなければならないという欠点がある。
【０００６】そこで、本発明の目的は上記の欠点を解消
し、回路内部に専用回路を設けることなく、スピードの
異なるダイナミック型メモリの制御を可能とし、回路規
模を縮小することができるメモリ制御装置を提供するこ
とにある。
し、回路内部に専用回路を設けることなく、スピードの
異なるダイナミック型メモリの制御を可能とし、回路規
模を縮小することができるメモリ制御装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明によるメモリ制御
装置は、メモリに対するデータの読出し書込みを制御す
るメモリコントローラを含むメモリ制御装置であって、
前記メモリの制御に必要なタイミングパラメータ情報を
予め格納する格納手段と、前記メモリコントローラに設
けられ、外部からの情報を基に前記メモリの種別を判別
する判別手段と、前記メモリコントローラに設けられ、
前記判別手段で判別された種別に対応する前記タイミン
グパラメータ情報を前記格納手段から読出す読出し手段
と、前記メモリコントローラに設けられ、前記読出し手
段によって前記格納手段から読出された前記タイミング
パラメータ情報にしたがって前記メモリを制御する手段
とを備えている。
装置は、メモリに対するデータの読出し書込みを制御す
るメモリコントローラを含むメモリ制御装置であって、
前記メモリの制御に必要なタイミングパラメータ情報を
予め格納する格納手段と、前記メモリコントローラに設
けられ、外部からの情報を基に前記メモリの種別を判別
する判別手段と、前記メモリコントローラに設けられ、
前記判別手段で判別された種別に対応する前記タイミン
グパラメータ情報を前記格納手段から読出す読出し手段
と、前記メモリコントローラに設けられ、前記読出し手
段によって前記格納手段から読出された前記タイミング
パラメータ情報にしたがって前記メモリを制御する手段
とを備えている。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例の構成を示すブロ
ック図であり、図２は本発明の一実施例のシステム構成
を示すブロック図である。これらの図において、本発明
の一実施例ではメモリ制御タイミングパラメータ格納の
データストレージ装置としてＲＯＭ（データメモリ）３
を使用している。
ック図であり、図２は本発明の一実施例のシステム構成
を示すブロック図である。これらの図において、本発明
の一実施例ではメモリ制御タイミングパラメータ格納の
データストレージ装置としてＲＯＭ（データメモリ）３
を使用している。
【００１０】ＣＰＵ５はサイクルを起動したときにアド
レス及びステータスをＣＰＵアドレスステータス信号線
１０１に出力すると同時に、サイクルの起動をＣＰＵサ
イクル信号線１０２を介してＣＰＵデコーダサイクルト
レーサ１に通知する。
レス及びステータスをＣＰＵアドレスステータス信号線
１０１に出力すると同時に、サイクルの起動をＣＰＵサ
イクル信号線１０２を介してＣＰＵデコーダサイクルト
レーサ１に通知する。
【００１１】ＣＰＵデコーダサイクルトレーサ１はＣＰ
Ｕアドレスステータス信号線１０１を常に監視してお
り、ＣＰＵ５からのアドレス及びステータスの出力を検
出すると、図示せぬレジスタまたは信号線を介して外部
から入力された信号（例えば、ダイナミックメモリ６
ａ，６ｂの動作クロックやダイナミックメモリ６ａ，６
ｂの種別を示す情報）を基にダイナミックメモリ６ａ，
６ｂの種別を判定する。
Ｕアドレスステータス信号線１０１を常に監視してお
り、ＣＰＵ５からのアドレス及びステータスの出力を検
出すると、図示せぬレジスタまたは信号線を介して外部
から入力された信号（例えば、ダイナミックメモリ６
ａ，６ｂの動作クロックやダイナミックメモリ６ａ，６
ｂの種別を示す情報）を基にダイナミックメモリ６ａ，
６ｂの種別を判定する。
【００１２】ＣＰＵデコーダサイクルトレーサ１はその
判定結果にしたがってサイクルのメモリ制御方式を決定
し、このメモリ制御方式をメモリ制御種別信号線１１４
に出力する。尚、ＣＰＵデコーダサイクルトレーサ１及
びＣＰＵ５はＣＰＵクロック線１１３を通して供給され
るＣＰＵクロック信号で動作している。
判定結果にしたがってサイクルのメモリ制御方式を決定
し、このメモリ制御方式をメモリ制御種別信号線１１４
に出力する。尚、ＣＰＵデコーダサイクルトレーサ１及
びＣＰＵ５はＣＰＵクロック線１１３を通して供給され
るＣＰＵクロック信号で動作している。
【００１３】また、ＣＰＵデコーダサイクルトレーサ１
はＣＰＵサイクル信号線１０２を介してＣＰＵ５からの
サイクルの起動の通知を受取ると、メモリスタート信号
線１１１を介してメモリシーケンサ２に対してメモリ制
御の開始を通知する。
はＣＰＵサイクル信号線１０２を介してＣＰＵ５からの
サイクルの起動の通知を受取ると、メモリスタート信号
線１１１を介してメモリシーケンサ２に対してメモリ制
御の開始を通知する。
【００１４】メモリシーケンサ２はメモリ制御種別信号
線１１４を常に監視しており、ＣＰＵデコーダサイクル
トレーサ１からのメモリ制御方式の出力を検出すると、
そのメモリ制御方式に対応するメモリ制御のタイミング
パラメータが格納されているアドレスを生成する。メモ
リシーケンサ２は生成したアドレスをＲＯＭアドレス信
号線１２１を通してＲＯＭ３に出力する。
線１１４を常に監視しており、ＣＰＵデコーダサイクル
トレーサ１からのメモリ制御方式の出力を検出すると、
そのメモリ制御方式に対応するメモリ制御のタイミング
パラメータが格納されているアドレスを生成する。メモ
リシーケンサ２は生成したアドレスをＲＯＭアドレス信
号線１２１を通してＲＯＭ３に出力する。
【００１５】ＲＯＭ３からはＲＯＭアドレス信号線１２
１を通して受取ったアドレスに格納されているタイミン
グパラメータが読出され、このタイミングパラメータが
カウントデータ信号線１３１上に出力される。ここで、
ＲＯＭ３にはスピードの異なるダイナミックメモリ６
ａ，６ｂ各々のメモリ制御に必要なタイミングパラメー
タが格納されている。
１を通して受取ったアドレスに格納されているタイミン
グパラメータが読出され、このタイミングパラメータが
カウントデータ信号線１３１上に出力される。ここで、
ＲＯＭ３にはスピードの異なるダイナミックメモリ６
ａ，６ｂ各々のメモリ制御に必要なタイミングパラメー
タが格納されている。
【００１６】メモリシーケンサ２はＣＰＵデコーダサイ
クルトレーサ１からメモリスタート信号線１１１及びメ
モリ制御種別信号線１１４を介してメモリ制御の開始と
メモリ制御方式とを受取ると、メモリ制御方式に応じた
信号をメモリ制御信号線１４１を通してダイナミックメ
モリ６ａ，６ｂに出力する。
クルトレーサ１からメモリスタート信号線１１１及びメ
モリ制御種別信号線１１４を介してメモリ制御の開始と
メモリ制御方式とを受取ると、メモリ制御方式に応じた
信号をメモリ制御信号線１４１を通してダイナミックメ
モリ６ａ，６ｂに出力する。
【００１７】このとき、メモリシーケンサ２は必要なタ
イミングでカウンタデータロード信号線１３２を通して
カウンタ４にタイミングパラメータのロードを指示す
る。その後に、メモリシーケンサ２はＲＯＭ３に対して
次のメモリ制御動作に必要なタイミングパラメータが格
納されているアドレスを生成してＲＯＭアドレス信号線
１２１に出力し、次のメモリ制御動作に備える。
イミングでカウンタデータロード信号線１３２を通して
カウンタ４にタイミングパラメータのロードを指示す
る。その後に、メモリシーケンサ２はＲＯＭ３に対して
次のメモリ制御動作に必要なタイミングパラメータが格
納されているアドレスを生成してＲＯＭアドレス信号線
１２１に出力し、次のメモリ制御動作に備える。
【００１８】これは、例えば最初にＲＯＭ３から読出し
たタイミングパラメータがダイナミックメモリ６ａ，６
ｂにおけるＲＡＳ信号のプリチャージ時間とすると、ダ
イナミックメモリ６ａ，６ｂにおけるＲＡＳ信号及びア
ドレス信号のホールド時間が次のメモリ制御動作に必要
なタイミングパラメータとなるので、メモリシーケンサ
２はこのタイミングパラメータが格納されているアドレ
スを生成してＲＯＭアドレス信号線１２１に出力するこ
とで次のメモリ制御動作に備える。
たタイミングパラメータがダイナミックメモリ６ａ，６
ｂにおけるＲＡＳ信号のプリチャージ時間とすると、ダ
イナミックメモリ６ａ，６ｂにおけるＲＡＳ信号及びア
ドレス信号のホールド時間が次のメモリ制御動作に必要
なタイミングパラメータとなるので、メモリシーケンサ
２はこのタイミングパラメータが格納されているアドレ
スを生成してＲＯＭアドレス信号線１２１に出力するこ
とで次のメモリ制御動作に備える。
【００１９】カウンタ４はカウンタデータロード信号線
１３２を通してタイミングパラメータのロードが指示さ
れると、カウントデータ信号線１３１上のカウントデー
タをロードし、メモリクロック線１１３を通して供給さ
れるメモリクロック信号を基にカウント動作を開始す
る。カウンタ４はカウントデータの値までカウントを行
うと、カウントエンド信号線１１２を通してメモリシー
ケンサ２にカウント動作の終了を通知する。
１３２を通してタイミングパラメータのロードが指示さ
れると、カウントデータ信号線１３１上のカウントデー
タをロードし、メモリクロック線１１３を通して供給さ
れるメモリクロック信号を基にカウント動作を開始す
る。カウンタ４はカウントデータの値までカウントを行
うと、カウントエンド信号線１１２を通してメモリシー
ケンサ２にカウント動作の終了を通知する。
【００２０】メモリシーケンサ２はカウントエンド信号
線１１２を通してカウント動作の終了が通知されると、
メモリ制御信号線１４１の状態を次のメモリ動作の状態
に変更するとともに、カウンタデータロード信号線１３
２を通してカウンタ４に次のタイミングパラメータのロ
ードを指示する。
線１１２を通してカウント動作の終了が通知されると、
メモリ制御信号線１４１の状態を次のメモリ動作の状態
に変更するとともに、カウンタデータロード信号線１３
２を通してカウンタ４に次のタイミングパラメータのロ
ードを指示する。
【００２１】カウンタ４はカウンタデータロード信号線
１３２を通して次のタイミングパラメータのロードが指
示されると、カウントデータ信号線１３１上の次のカウ
ントデータをロードしてカウント動作を開始する。カウ
ンタ４はそのカウントデータの値までカウントを行う
と、カウントエンド信号線１１２を通してメモリシーケ
ンサ２にカウント動作の終了を通知する。
１３２を通して次のタイミングパラメータのロードが指
示されると、カウントデータ信号線１３１上の次のカウ
ントデータをロードしてカウント動作を開始する。カウ
ンタ４はそのカウントデータの値までカウントを行う
と、カウントエンド信号線１１２を通してメモリシーケ
ンサ２にカウント動作の終了を通知する。
【００２２】上述した動作を必要な回数繰り返し行うこ
とによって最後の動作が終了すると、メモリシーケンサ
２はメモリエンド信号線１０４を通して一連のメモリ制
御が終了したことをＣＰＵデコーダサイクルトレーサ１
に通知する。
とによって最後の動作が終了すると、メモリシーケンサ
２はメモリエンド信号線１０４を通して一連のメモリ制
御が終了したことをＣＰＵデコーダサイクルトレーサ１
に通知する。
【００２３】ＣＰＵデコーダサイクルトレーサ１はメモ
リエンド信号線１０４を通してメモリシーケンサ２から
一連のメモリ制御の終了通知を受取ると、ＣＰＵサイク
ル信号線１０２を通してＣＰＵ５にサイクルの終了を通
知する。
リエンド信号線１０４を通してメモリシーケンサ２から
一連のメモリ制御の終了通知を受取ると、ＣＰＵサイク
ル信号線１０２を通してＣＰＵ５にサイクルの終了を通
知する。
【００２４】ＣＰＵ５はＣＰＵサイクル信号線１０２を
通してＣＰＵデコーダサイクルトレーサ１からサイクル
の終了通知を受取ると、新たに次のサイクルの起動を開
始する。
通してＣＰＵデコーダサイクルトレーサ１からサイクル
の終了通知を受取ると、新たに次のサイクルの起動を開
始する。
【００２５】ここで、メモリコントローラ７はＣＰＵデ
コーダサイクルトレーサ１とメモリシーケンサ２とから
構成されており、従来用いられていた専用回路などのタ
イミング回路が不要となっている。
コーダサイクルトレーサ１とメモリシーケンサ２とから
構成されており、従来用いられていた専用回路などのタ
イミング回路が不要となっている。
【００２６】図３は図１のＲＯＭ３の構成を示す図であ
る。図において、ＲＯＭ３のアドレス‘０’には５０ｎ
ｓＤＲＡＭのＲＡＳプリチャージ時間「１０」が格納さ
れており、アドレス‘１’には７０ｎｓＤＲＡＭのＲＡ
Ｓプリチャージ時間「１２」が格納されており、アドレ
ス‘２’には１００ｎｓＤＲＡＭのＲＡＳプリチャージ
時間「１５」が格納されている。
る。図において、ＲＯＭ３のアドレス‘０’には５０ｎ
ｓＤＲＡＭのＲＡＳプリチャージ時間「１０」が格納さ
れており、アドレス‘１’には７０ｎｓＤＲＡＭのＲＡ
Ｓプリチャージ時間「１２」が格納されており、アドレ
ス‘２’には１００ｎｓＤＲＡＭのＲＡＳプリチャージ
時間「１５」が格納されている。
【００２７】また、ＲＯＭ３のアドレス‘３’には５０
ｎｓＤＲＡＭのＲＡＳ−ＡＤＲホールド時間「０２」が
格納されており、アドレス‘４’には７０ｎｓＤＲＡＭ
のＲＡＳ−ＡＤＲホールド時間「０３」が格納されてお
り、アドレス‘５’には１００ｎｓＤＲＡＭのＲＡＳ−
ＡＤＲホールド時間「０５」が格納されている。
ｎｓＤＲＡＭのＲＡＳ−ＡＤＲホールド時間「０２」が
格納されており、アドレス‘４’には７０ｎｓＤＲＡＭ
のＲＡＳ−ＡＤＲホールド時間「０３」が格納されてお
り、アドレス‘５’には１００ｎｓＤＲＡＭのＲＡＳ−
ＡＤＲホールド時間「０５」が格納されている。
【００２８】尚、ＲＯＭ３には上記のＲＡＳプリチャー
ジ時間やＲＡＳ−ＡＤＲホールド時間以外のタイミング
パラメータも、つまりメモリシーケンサ２によるメモリ
制御に必要なタイミングパラメータも格納される。
ジ時間やＲＡＳ−ＡＤＲホールド時間以外のタイミング
パラメータも、つまりメモリシーケンサ２によるメモリ
制御に必要なタイミングパラメータも格納される。
【００２９】図４は本発明の一実施例の動作を示すタイ
ミングチャートである。これら図１〜図４を用いて本発
明の一実施例の動作について説明する。
ミングチャートである。これら図１〜図４を用いて本発
明の一実施例の動作について説明する。
【００３０】メモリシーケンサ２はメモリ制御種別信号
線１１４を通してＣＰＵデコーダサイクルトレーサ１か
らメモリ制御方式を受取ると、そのメモリ制御方式に対
応するメモリ制御のタイミングパラメータが格納されて
いるアドレスを生成し、そのアドレスをＲＯＭアドレス
信号線１２１を通してＲＯＭ３に出力する。同時に、メ
モリシーケンサ２はメモリ制御方式に応じた信号（ＲＡ
Ｓ信号及びアドレス信号）をメモリ制御信号線１４１を
通してダイナミックメモリ６ａ，６ｂに出力する。
線１１４を通してＣＰＵデコーダサイクルトレーサ１か
らメモリ制御方式を受取ると、そのメモリ制御方式に対
応するメモリ制御のタイミングパラメータが格納されて
いるアドレスを生成し、そのアドレスをＲＯＭアドレス
信号線１２１を通してＲＯＭ３に出力する。同時に、メ
モリシーケンサ２はメモリ制御方式に応じた信号（ＲＡ
Ｓ信号及びアドレス信号）をメモリ制御信号線１４１を
通してダイナミックメモリ６ａ，６ｂに出力する。
【００３１】このとき、ＲＯＭ３からはＲＯＭアドレス
信号線１２１を通して供給されたアドレスに格納されて
いるタイミングパラメータ「３」が読出され、カウント
データ信号線１３１上に出力される。
信号線１２１を通して供給されたアドレスに格納されて
いるタイミングパラメータ「３」が読出され、カウント
データ信号線１３１上に出力される。
【００３２】メモリシーケンサ２はＣＰＵデコーダサイ
クルトレーサ１からメモリスタート信号線１１１を介し
てメモリ制御の開始を受取ると、必要なタイミングでカ
ウンタデータロード信号線１３２を通してカウンタ４に
タイミングパラメータ「３」のロードを指示する。その
後、メモリシーケンサ２はＲＯＭ３に対して次のメモリ
制御動作に必要なタイミングパラメータが格納されてい
るアドレスを生成してＲＯＭアドレス信号線１２１に出
力し、次のメモリ制御動作に備える。
クルトレーサ１からメモリスタート信号線１１１を介し
てメモリ制御の開始を受取ると、必要なタイミングでカ
ウンタデータロード信号線１３２を通してカウンタ４に
タイミングパラメータ「３」のロードを指示する。その
後、メモリシーケンサ２はＲＯＭ３に対して次のメモリ
制御動作に必要なタイミングパラメータが格納されてい
るアドレスを生成してＲＯＭアドレス信号線１２１に出
力し、次のメモリ制御動作に備える。
【００３３】このとき、ＲＯＭ３からはＲＯＭアドレス
信号線１２１を通して供給されたアドレスに格納されて
いる次のタイミングパラメータ「２」が読出され、カウ
ントデータ信号線１３１上に出力される。
信号線１２１を通して供給されたアドレスに格納されて
いる次のタイミングパラメータ「２」が読出され、カウ
ントデータ信号線１３１上に出力される。
【００３４】カウンタ４はカウンタデータロード信号線
１３２を通してタイミングパラメータのロードが指示さ
れると、カウントデータ信号線１３１上のカウントデー
タ「３」をロードし、メモリクロック線１１３を通して
供給されるメモリクロック信号を基にカウント動作を開
始する。カウンタ４はカウントデータの値「３」までカ
ウントを行うと、カウントエンド信号線１１２を通して
メモリシーケンサ２にカウント動作の終了を通知する。
１３２を通してタイミングパラメータのロードが指示さ
れると、カウントデータ信号線１３１上のカウントデー
タ「３」をロードし、メモリクロック線１１３を通して
供給されるメモリクロック信号を基にカウント動作を開
始する。カウンタ４はカウントデータの値「３」までカ
ウントを行うと、カウントエンド信号線１１２を通して
メモリシーケンサ２にカウント動作の終了を通知する。
【００３５】メモリシーケンサ２はカウントエンド信号
線１１２を通してカウント動作の終了が通知されると、
メモリ制御信号線１４１の状態を次のメモリ動作の状態
に変更するとともに、カウンタデータロード信号線１３
２を通してカウンタ４に次のタイミングパラメータ
「２」のロードを指示する。
線１１２を通してカウント動作の終了が通知されると、
メモリ制御信号線１４１の状態を次のメモリ動作の状態
に変更するとともに、カウンタデータロード信号線１３
２を通してカウンタ４に次のタイミングパラメータ
「２」のロードを指示する。
【００３６】カウンタ４はカウンタデータロード信号線
１３２を通して次のタイミングパラメータ「２」のロー
ドが指示されると、カウントデータ信号線１３１上の次
のカウントデータ「２」をロードしてカウント動作を開
始する。カウンタ４はそのカウントデータの値「２」ま
でカウントを行うと、カウントエンド信号線１１２を通
してメモリシーケンサ２にカウント動作の終了を通知す
る。
１３２を通して次のタイミングパラメータ「２」のロー
ドが指示されると、カウントデータ信号線１３１上の次
のカウントデータ「２」をロードしてカウント動作を開
始する。カウンタ４はそのカウントデータの値「２」ま
でカウントを行うと、カウントエンド信号線１１２を通
してメモリシーケンサ２にカウント動作の終了を通知す
る。
【００３７】上述した動作を必要な回数繰り返し行うこ
とによって最後の動作が終了すると、メモリシーケンサ
２はメモリエンド信号線１０４を通して一連のメモリ制
御が終了したことをＣＰＵデコーダサイクルトレーサ１
に通知する。ＣＰＵデコーダサイクルトレーサ１はメモ
リシーケンサ２から一連のメモリ制御の終了通知を受取
ると、ＣＰＵサイクル信号線１０２を通してＣＰＵ５に
サイクルの終了を通知する。ＣＰＵ５はＣＰＵデコーダ
サイクルトレーサ１からサイクルの終了通知を受取る
と、新たに次のサイクルの起動を開始する。
とによって最後の動作が終了すると、メモリシーケンサ
２はメモリエンド信号線１０４を通して一連のメモリ制
御が終了したことをＣＰＵデコーダサイクルトレーサ１
に通知する。ＣＰＵデコーダサイクルトレーサ１はメモ
リシーケンサ２から一連のメモリ制御の終了通知を受取
ると、ＣＰＵサイクル信号線１０２を通してＣＰＵ５に
サイクルの終了を通知する。ＣＰＵ５はＣＰＵデコーダ
サイクルトレーサ１からサイクルの終了通知を受取る
と、新たに次のサイクルの起動を開始する。
【００３８】この新たな次のサイクルの起動において、
レジスタまたは信号線を介して外部から前のサイクルと
はスピードの異なるダイナミックメモリ６ｂ，６ａの動
作クロックや種別情報を信号として入力すれば、スピー
ドの異なるダイナミックメモリ６ａ，６ｂに対する制御
を連続して行うことができる。
レジスタまたは信号線を介して外部から前のサイクルと
はスピードの異なるダイナミックメモリ６ｂ，６ａの動
作クロックや種別情報を信号として入力すれば、スピー
ドの異なるダイナミックメモリ６ａ，６ｂに対する制御
を連続して行うことができる。
【００３９】図５は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例はＲ
ＯＭ３の代わりにスタティック型ＲＡＭ９を用いた以外
は本発明の一実施例と同様の構成となっており、同一構
成要素には同一符号を付してある。また、それら同一構
成要素の動作は本発明の一実施例と同様である。
ロック図である。図において、本発明の他の実施例はＲ
ＯＭ３の代わりにスタティック型ＲＡＭ９を用いた以外
は本発明の一実施例と同様の構成となっており、同一構
成要素には同一符号を付してある。また、それら同一構
成要素の動作は本発明の一実施例と同様である。
【００４０】システムの電源投入後、ダイナミックメモ
リ６ａ，６ｂの制御を行う前にスタティック型ＲＡＭ９
に対してメモリ制御タイミングデータを格納する必要が
あり、このスタティック型ＲＡＭ９へのメモリ制御タイ
ミングデータの格納は以下のようにして行う。
リ６ａ，６ｂの制御を行う前にスタティック型ＲＡＭ９
に対してメモリ制御タイミングデータを格納する必要が
あり、このスタティック型ＲＡＭ９へのメモリ制御タイ
ミングデータの格納は以下のようにして行う。
【００４１】システムの電源投入後、バッファ８はＣＰ
Ｕデータバス１５１の信号をスタティックＲＡＭライト
データ線１６１に出力するようになっている。このと
き、ＣＰＵ５は特定のアドレスに対してデータライトを
行うように予めプログラミングされているものとする。
Ｕデータバス１５１の信号をスタティックＲＡＭライト
データ線１６１に出力するようになっている。このと
き、ＣＰＵ５は特定のアドレスに対してデータライトを
行うように予めプログラミングされているものとする。
【００４２】ＣＰＵ５が予めプログラミングされたアド
レスに対してデータライトを行うと、ＣＰＵデコーダサ
イクルトレーサ１及びメモリシーケンサ２はスタティッ
ク型ＲＡＭ９へのデータ書込み状態であることを検出す
る。すると、メモリシーケンサ２はＲＯＭアドレス信号
線１２１を通してスタティック型ＲＡＭ９に対してメモ
リ制御タイミングデータを格納するためのアドレスを供
給する。
レスに対してデータライトを行うと、ＣＰＵデコーダサ
イクルトレーサ１及びメモリシーケンサ２はスタティッ
ク型ＲＡＭ９へのデータ書込み状態であることを検出す
る。すると、メモリシーケンサ２はＲＯＭアドレス信号
線１２１を通してスタティック型ＲＡＭ９に対してメモ
リ制御タイミングデータを格納するためのアドレスを供
給する。
【００４３】メモリシーケンサ２はスタティック型ＲＡ
Ｍ９がデータ書込み可能なタイミングになると、スタテ
ィックＲＡＭ制御信号線１６２を通してスタティック型
ＲＡＭ９に対してデータ書込みタイミングを出力する。
Ｍ９がデータ書込み可能なタイミングになると、スタテ
ィックＲＡＭ制御信号線１６２を通してスタティック型
ＲＡＭ９に対してデータ書込みタイミングを出力する。
【００４４】スタティック型ＲＡＭ９はスタティックＲ
ＡＭ制御信号線１６２を通してデータ書込みタイミング
が通知されると、スタティックＲＡＭライトデータ線１
６１上のデータをＲＯＭアドレス信号線１２１を通して
メモリシーケンサ２から供給されるアドレスに書込む。
ＡＭ制御信号線１６２を通してデータ書込みタイミング
が通知されると、スタティックＲＡＭライトデータ線１
６１上のデータをＲＯＭアドレス信号線１２１を通して
メモリシーケンサ２から供給されるアドレスに書込む。
【００４５】上述の手順で、ダイナミックメモリ６ａ，
６ｂの制御に必要なメモリ制御タイミングデータがスタ
ティック型ＲＡＭ９に書込まれる。このスタティック型
ＲＡＭ９への書込みが終了すると、メモリシーケンサ２
はバッファ８に対してスタティックＲＡＭライトデータ
線１６１へのデータ出力の中止を指示する。
６ｂの制御に必要なメモリ制御タイミングデータがスタ
ティック型ＲＡＭ９に書込まれる。このスタティック型
ＲＡＭ９への書込みが終了すると、メモリシーケンサ２
はバッファ８に対してスタティックＲＡＭライトデータ
線１６１へのデータ出力の中止を指示する。
【００４６】スタティック型ＲＡＭ９へのメモリ制御タ
イミングデータの書込みが終了した後に、ＣＰＵ５がサ
イクルを起動すると、上述した本発明の一実施例の処理
動作と同様にしてダイナミックメモリ６ａ，６ｂの制御
が行われる。
イミングデータの書込みが終了した後に、ＣＰＵ５がサ
イクルを起動すると、上述した本発明の一実施例の処理
動作と同様にしてダイナミックメモリ６ａ，６ｂの制御
が行われる。
【００４７】このように、ダイナミックメモリ６ａ，６
ｂの制御に必要なタイミング回路を予めタイミングパラ
メータが格納されたデータストレージ装置（ＲＯＭ３ま
たはスタティック型ＲＡＭ９）とタイミングパラメータ
にしたがってカウント動作を行うカウンタ４とから構成
し、データストレージ装置をメモリコントローラ７の外
部に置くことによって、データストレージ装置内に格納
したタイミングパラメータの交換だけで、スピードの異
なるダイナミックメモリ６ａ，６ｂの制御が可能とな
る。
ｂの制御に必要なタイミング回路を予めタイミングパラ
メータが格納されたデータストレージ装置（ＲＯＭ３ま
たはスタティック型ＲＡＭ９）とタイミングパラメータ
にしたがってカウント動作を行うカウンタ４とから構成
し、データストレージ装置をメモリコントローラ７の外
部に置くことによって、データストレージ装置内に格納
したタイミングパラメータの交換だけで、スピードの異
なるダイナミックメモリ６ａ，６ｂの制御が可能とな
る。
【００４８】また、タイミングパラメータは全てデータ
ストレージ装置内に格納されているため、メモリコント
ローラ７内に複雑なタイミング発生回路を設ける必要が
なくなるので、メモリコントローラ７の回路規模を縮小
することができる。
ストレージ装置内に格納されているため、メモリコント
ローラ７内に複雑なタイミング発生回路を設ける必要が
なくなるので、メモリコントローラ７の回路規模を縮小
することができる。
【００４９】尚、本発明の一実施例ではスピードの異な
るダイナミックメモリ６ａ，６ｂの制御について述べた
が、スピードの同じダイナミックメモリに対しても、ま
たタイミング制御が必要な他のメモリチップに対しても
適用できるのは明白であり、これらに限定されない。
るダイナミックメモリ６ａ，６ｂの制御について述べた
が、スピードの同じダイナミックメモリに対しても、ま
たタイミング制御が必要な他のメモリチップに対しても
適用できるのは明白であり、これらに限定されない。
【００５０】
【発明の効果】以上説明したように本発明によれば、メ
モリの制御に必要なタイミングパラメータ情報をメモリ
コントローラ外部に予め格納しておき、メモリコントロ
ーラ内で判別されたメモリの種別に対応するタイミング
パラメータ情報を読出してメモリを制御することによっ
て、回路内部に専用回路を設けることなく、スピードの
異なるダイナミック型メモリの制御を可能とし、回路規
模を縮小することができるという効果がある。
モリの制御に必要なタイミングパラメータ情報をメモリ
コントローラ外部に予め格納しておき、メモリコントロ
ーラ内で判別されたメモリの種別に対応するタイミング
パラメータ情報を読出してメモリを制御することによっ
て、回路内部に専用回路を設けることなく、スピードの
異なるダイナミック型メモリの制御を可能とし、回路規
模を縮小することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例のシステム構成を示すブロッ
ク図である。
ク図である。
【図３】図１のＲＯＭの構成を示す図である。
【図４】本発明の一実施例の動作を示すタイミングチャ
ートである。
ートである。
【図５】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
１ ＣＰＵデコーダサイクルトレーサ ２ メモリシーケンサ ３ ＲＯＭ ４ カウンタ ６ａ，６ｂ ダイナミックメモリ ７ メモリコントローラ ８ バッファ ９ スタティック型ＲＡＭ
Claims (1)
- 【請求項１】 メモリに対するデータの読出し書込みを
制御するメモリコントローラを含むメモリ制御装置であ
って、前記メモリの制御に必要なタイミングパラメータ
情報を予め格納する格納手段と、前記メモリコントロー
ラに設けられ、外部からの情報を基に前記メモリの種別
を判別する判別手段と、前記メモリコントローラに設け
られ、前記判別手段で判別された種別に対応する前記タ
イミングパラメータ情報を前記格納手段から読出す読出
し手段と、前記メモリコントローラに設けられ、前記読
出し手段によって前記格納手段から読出された前記タイ
ミングパラメータ情報にしたがって前記メモリを制御す
る手段とを有することを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070693A JPH06214870A (ja) | 1993-01-13 | 1993-01-13 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070693A JPH06214870A (ja) | 1993-01-13 | 1993-01-13 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06214870A true JPH06214870A (ja) | 1994-08-05 |
Family
ID=12034594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070693A Pending JPH06214870A (ja) | 1993-01-13 | 1993-01-13 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06214870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002181902A (ja) * | 2000-12-19 | 2002-06-26 | Advantest Corp | 半導体デバイス試験装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6462741A (en) * | 1987-09-02 | 1989-03-09 | Mitsubishi Electric Corp | Main storage device |
-
1993
- 1993-01-13 JP JP2070693A patent/JPH06214870A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6462741A (en) * | 1987-09-02 | 1989-03-09 | Mitsubishi Electric Corp | Main storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002181902A (ja) * | 2000-12-19 | 2002-06-26 | Advantest Corp | 半導体デバイス試験装置 |
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