JP3438503B2 - 表示制御装置 - Google Patents
表示制御装置Info
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- JP3438503B2 JP3438503B2 JP34485296A JP34485296A JP3438503B2 JP 3438503 B2 JP3438503 B2 JP 3438503B2 JP 34485296 A JP34485296 A JP 34485296A JP 34485296 A JP34485296 A JP 34485296A JP 3438503 B2 JP3438503 B2 JP 3438503B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵおよびメモ
リに対してデータ処理を行う方法、もしくは例えばワー
ドプロセッサ等の表示部を備える機器の表示制御装置に
関するものである。
リに対してデータ処理を行う方法、もしくは例えばワー
ドプロセッサ等の表示部を備える機器の表示制御装置に
関するものである。
【０００２】
【従来の技術】図３は従来のデータ処理装置の構成を示
したブロック図である。図３において、１２はＦＩＦＯ
であり、ＣＰＵ１からのメモリ書き込み要求Ａ、および
ＣＰＵ１からメモリ読み込み要求Ｂを受ける。ＣＰＵ１
からメモリ書き込み要求Ａおよびデータａ３がＣＰＵア
クセス処理部に送られ、そのデータをＦＩＦＯ１２に一
旦格納し、ＣＰＵ１が次の要求を出力できる状態になっ
た後でメモリ２にデータａ３が書き込まれる。
したブロック図である。図３において、１２はＦＩＦＯ
であり、ＣＰＵ１からのメモリ書き込み要求Ａ、および
ＣＰＵ１からメモリ読み込み要求Ｂを受ける。ＣＰＵ１
からメモリ書き込み要求Ａおよびデータａ３がＣＰＵア
クセス処理部に送られ、そのデータをＦＩＦＯ１２に一
旦格納し、ＣＰＵ１が次の要求を出力できる状態になっ
た後でメモリ２にデータａ３が書き込まれる。
【０００３】続いて、ＣＰＵ１からＣＰＵアクセス処理
部６にメモリ読み込み要求Ｂが発せられると、ＣＰＵア
クセス処理部６はＦＩＦＯ１２中に一旦格納されたデー
タをすべてメモリ２に書き込んだ後、メモリ２よりデー
タを読み出す。
部６にメモリ読み込み要求Ｂが発せられると、ＣＰＵア
クセス処理部６はＦＩＦＯ１２中に一旦格納されたデー
タをすべてメモリ２に書き込んだ後、メモリ２よりデー
タを読み出す。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の装置では、ＣＰＵ１からのメモリ読み込み要求Ｂよ
って読み出されるメモリアドレスが、その時点でＦＩＦ
Ｏにデータを格納し実行待ち状態にあるメモリ書き込み
要求Ａによって書き変わらないメモリアドレスである場
合でも、ＣＰＵ１は、メモリ書き込み要求Ａがすべて実
行終了しするまでメモリ読み込み要求Ｂが実行できず、
ＣＰＵの処理が止まってしまうことになる。
来の装置では、ＣＰＵ１からのメモリ読み込み要求Ｂよ
って読み出されるメモリアドレスが、その時点でＦＩＦ
Ｏにデータを格納し実行待ち状態にあるメモリ書き込み
要求Ａによって書き変わらないメモリアドレスである場
合でも、ＣＰＵ１は、メモリ書き込み要求Ａがすべて実
行終了しするまでメモリ読み込み要求Ｂが実行できず、
ＣＰＵの処理が止まってしまうことになる。
【０００５】本発明は、ＣＰＵのメモリ読み込み要求の
実行待ち時間を削減するデータ処理方法および表示制御
装置の提供を目的とする。
実行待ち時間を削減するデータ処理方法および表示制御
装置の提供を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明の表示制御装置は、表示データを格納するメモ
リと、ＣＰＵからのメモリ読み出しもしくは書き込み要
求により、前記メモリに対してデータの書き込みもしく
はデータの読み込みを行うＣＰＵアクセス処理部と、前
記メモリのデータ読み出しを行い、表示装置に表示を行
うためのデータ変換を行う表示処理部とを備えた表示制
御装置であって、前記ＣＰＵアクセス処理部はＦＩＦＯ
および比較器を備え、前記ＦＩＦＯは、前記メモリ書き
込み要求に対しては一旦データを格納してから前記メモ
リにデータ書き込みを行い、前記比較器は、メモリ読み
出し要求があるとき、メモリ読み出し要求により読み出
されるデータのメモリーアドレスである第１のメモリー
アドレス、および前記ＦＩＦＯに格納されているデータ
が前記メモリへ書き込まれる第２のメモリーアドレスの
比較を行うものであり、前記比較器により前記第１のメ
モリーアドレスおよび第２のメモリーアドレスが一致し
ない場合にのみ、前記メモリ読み出し要求が、その要求
より前に出されメモリ書き込み要求より先に実行される
よう構成したことを特徴とするものである。
に本発明の表示制御装置は、表示データを格納するメモ
リと、ＣＰＵからのメモリ読み出しもしくは書き込み要
求により、前記メモリに対してデータの書き込みもしく
はデータの読み込みを行うＣＰＵアクセス処理部と、前
記メモリのデータ読み出しを行い、表示装置に表示を行
うためのデータ変換を行う表示処理部とを備えた表示制
御装置であって、前記ＣＰＵアクセス処理部はＦＩＦＯ
および比較器を備え、前記ＦＩＦＯは、前記メモリ書き
込み要求に対しては一旦データを格納してから前記メモ
リにデータ書き込みを行い、前記比較器は、メモリ読み
出し要求があるとき、メモリ読み出し要求により読み出
されるデータのメモリーアドレスである第１のメモリー
アドレス、および前記ＦＩＦＯに格納されているデータ
が前記メモリへ書き込まれる第２のメモリーアドレスの
比較を行うものであり、前記比較器により前記第１のメ
モリーアドレスおよび第２のメモリーアドレスが一致し
ない場合にのみ、前記メモリ読み出し要求が、その要求
より前に出されメモリ書き込み要求より先に実行される
よう構成したことを特徴とするものである。
【０００７】この特徴により、ＣＰＵのメモリ読み込み
要求の実行待ち時間を削減することができる。また、本
発明のデータ処理方法は、ＣＰＵおよびメモリに対し
て、メモリライトはＦＩＦＯを通じて行うデータ処理方
法であって、ＣＰＵからのメモリ書き込み要求の後にメ
モリ読み出し要求がされた場合、メモリリードするアド
レスに書き込むデータが前記ＦＩＦＯの中にないときに
のみ、メモリ読み出し要求がメモリ書き込み要求より先
に実行することを特徴とするものである。
要求の実行待ち時間を削減することができる。また、本
発明のデータ処理方法は、ＣＰＵおよびメモリに対し
て、メモリライトはＦＩＦＯを通じて行うデータ処理方
法であって、ＣＰＵからのメモリ書き込み要求の後にメ
モリ読み出し要求がされた場合、メモリリードするアド
レスに書き込むデータが前記ＦＩＦＯの中にないときに
のみ、メモリ読み出し要求がメモリ書き込み要求より先
に実行することを特徴とするものである。
【０００８】この特徴により、ＣＰＵのメモリ読み込み
要求の実行待ち時間を削減することができる。
要求の実行待ち時間を削減することができる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態の表示
制御装置およびデータ処理方法について、図面を参照し
ながら説明する。 （実施の形態１）図１は、本発明の第１の実施の形態に
おける表示制御装置の構成を示したブロック図である。
制御装置およびデータ処理方法について、図面を参照し
ながら説明する。 （実施の形態１）図１は、本発明の第１の実施の形態に
おける表示制御装置の構成を示したブロック図である。
【００１０】図１において、１はＣＰＵで、表示制御装
置に対してメモリのリードライト要求を出力する。２は
メモリで、表示データを格納しておく。３はクロック発
生部、４はＣＰＵ１からのメモリ２への要求を処理する
ためのクロック（以下、ＣＣＬＫ）、５は表示を行うた
めのクロック（以下、ＤＣＬＫ）である。６はＣＰＵア
クセス処理部で、ＣＣＬＫ４により動作しＣＰＵ１から
の要求に従ってメモリ２にリードライトを行う。７はＣ
ＰＵコマンド処理部で、ＣＰＵ１からのコマンドを受け
付け、クロック停止信号８を出力する。９はクロック制
御部で、クロック停止信号を停止させる。１０は表示制
御部で、クロック制御部（以下、ＤＣＬＫ制御部）９の
出力をクロックとして動作し、メモリ２よりリードした
データを処理して表示装置１１に表示を行う。
置に対してメモリのリードライト要求を出力する。２は
メモリで、表示データを格納しておく。３はクロック発
生部、４はＣＰＵ１からのメモリ２への要求を処理する
ためのクロック（以下、ＣＣＬＫ）、５は表示を行うた
めのクロック（以下、ＤＣＬＫ）である。６はＣＰＵア
クセス処理部で、ＣＣＬＫ４により動作しＣＰＵ１から
の要求に従ってメモリ２にリードライトを行う。７はＣ
ＰＵコマンド処理部で、ＣＰＵ１からのコマンドを受け
付け、クロック停止信号８を出力する。９はクロック制
御部で、クロック停止信号を停止させる。１０は表示制
御部で、クロック制御部（以下、ＤＣＬＫ制御部）９の
出力をクロックとして動作し、メモリ２よりリードした
データを処理して表示装置１１に表示を行う。
【００１１】続いて、以上のように構成された表示制御
装置の動作について説明する。クロック発生部３は、Ｃ
ＰＵアクセス処理部６の動作クロックであるＣＣＬＫ４
と表示処理部１０の動作クロックであるＤＣＬＫ５を動
作させるように指示する。その結果、ＤＣＬＫ部９は、
クロック発生部３で発生したＤＣＬＫ５をそのまま表示
処理部１０に送る。このため、表示処理部１０では、メ
モリ２よりデータをリードし、表示装置１１に対してデ
ータを出力する。
装置の動作について説明する。クロック発生部３は、Ｃ
ＰＵアクセス処理部６の動作クロックであるＣＣＬＫ４
と表示処理部１０の動作クロックであるＤＣＬＫ５を動
作させるように指示する。その結果、ＤＣＬＫ部９は、
クロック発生部３で発生したＤＣＬＫ５をそのまま表示
処理部１０に送る。このため、表示処理部１０では、メ
モリ２よりデータをリードし、表示装置１１に対してデ
ータを出力する。
【００１２】一方、ＣＰＵ１からのメモリリードライト
要求はＣＰＵアクセス処理部６にて処理され、メモリ２
に対してリードライト動作が行われる。ここで、ＣＰＵ
アクセス処理部６の構成およびその動作について図面を
参照しながら説明する。図２は、ＣＰＵアクセス処理部
６の構成を示したブロック図である。
要求はＣＰＵアクセス処理部６にて処理され、メモリ２
に対してリードライト動作が行われる。ここで、ＣＰＵ
アクセス処理部６の構成およびその動作について図面を
参照しながら説明する。図２は、ＣＰＵアクセス処理部
６の構成を示したブロック図である。
【００１３】図２において、ＣＰＵアクセス処理部はＦ
ＩＦＯ１２および比較器１３から構成されている。ＣＰ
Ｕ１はＣＰＵアクセス処理部６に対して、メモリ書き込
み要求Ａもしくはメモリ読み出し要求Ｂを出力する。メ
モリ書き込み要求Ａはメモリ書き込み要求信号ａ１、書
き込むべきデータａ２および、メモリアドレスａ３から
なり、メモリ読み出し要求Ｂはメモリ読み出し要求信号
ｂ１および読み出すメモリアドレスｂ３からなる。
ＩＦＯ１２および比較器１３から構成されている。ＣＰ
Ｕ１はＣＰＵアクセス処理部６に対して、メモリ書き込
み要求Ａもしくはメモリ読み出し要求Ｂを出力する。メ
モリ書き込み要求Ａはメモリ書き込み要求信号ａ１、書
き込むべきデータａ２および、メモリアドレスａ３から
なり、メモリ読み出し要求Ｂはメモリ読み出し要求信号
ｂ１および読み出すメモリアドレスｂ３からなる。
【００１４】ＦＩＦＯ１２はＣＰＵ１からメモリ書き込
み要求Ａを受け、データａ２およびメモリアドレスａ３
を一旦格納した後、メモリ２に書き込む。また、ＦＩＦ
Ｏ１２はＣＰＵ１に対して常にデータａ２等を格納して
いるか否かを示す格納信号Ｃ（ＨｉｇｈもしくはＬｏｗ
信号）を送る。また、ＦＩＦＯ１２はデータを格納して
いる場合、そのデータのメモリアドレス情報を比較器１
３の入力に出力している。
み要求Ａを受け、データａ２およびメモリアドレスａ３
を一旦格納した後、メモリ２に書き込む。また、ＦＩＦ
Ｏ１２はＣＰＵ１に対して常にデータａ２等を格納して
いるか否かを示す格納信号Ｃ（ＨｉｇｈもしくはＬｏｗ
信号）を送る。また、ＦＩＦＯ１２はデータを格納して
いる場合、そのデータのメモリアドレス情報を比較器１
３の入力に出力している。
【００１５】メモリ２はメモリ書き込み要求Ａとメモリ
読み出し要求Ｂが同時に来る場合は、メモリ読み出し要
求Ｂを優先するよう構成されている。以下、ＣＰＵ１か
らメモリ読み出し要求がなされた場合の動作について説
明する。ＣＰＵ１はメモリ読み出し要求Ｂを出力する
際、２つの場合に分けられる。ＦＩＦＯ１２からの信号
Ｃにおいて、データを格納しているとの格納信号（Ｈｉ
ｇｈレベル）を受けると、メモリ読み出し要求信号は比
較器１３に入力され、一方、データを格納していないと
の信号を受けると、メモリ読み出し要求信号はメモリ２
に入力される。
読み出し要求Ｂが同時に来る場合は、メモリ読み出し要
求Ｂを優先するよう構成されている。以下、ＣＰＵ１か
らメモリ読み出し要求がなされた場合の動作について説
明する。ＣＰＵ１はメモリ読み出し要求Ｂを出力する
際、２つの場合に分けられる。ＦＩＦＯ１２からの信号
Ｃにおいて、データを格納しているとの格納信号（Ｈｉ
ｇｈレベル）を受けると、メモリ読み出し要求信号は比
較器１３に入力され、一方、データを格納していないと
の信号を受けると、メモリ読み出し要求信号はメモリ２
に入力される。
【００１６】つまり、ＦＩＦＯ１２に何もデータが格納
されていない場合にかぎり、すぐさまメモリ２からの読
み出しが実行される。ＦＩＦＯ１２にデータが格納され
ている場合は、ＦＩＦＯ１２からＣＰＵ１に対して格納
信号Ｃ（Ｈｉｇｈレベル）が出力され、比較器１３はＦ
ＩＦＯ１２からのメモリアドレス情報、およびメモリ読
み出し要求Ｂの読み出すメモリアドレスｂ３を比較す
る。
されていない場合にかぎり、すぐさまメモリ２からの読
み出しが実行される。ＦＩＦＯ１２にデータが格納され
ている場合は、ＦＩＦＯ１２からＣＰＵ１に対して格納
信号Ｃ（Ｈｉｇｈレベル）が出力され、比較器１３はＦ
ＩＦＯ１２からのメモリアドレス情報、およびメモリ読
み出し要求Ｂの読み出すメモリアドレスｂ３を比較す
る。
【００１７】その結果、メモリ読み出し要求Ｂの読み出
すメモリアドレスｂ３がメモリアドレス情報に含まれて
いなければ（一致するものがなければ）、メモリ読み出
し要求Ｂはメモリ２に達し、メモリ２からデータが読み
出される。この場合において、メモリ２では、メモリ読
み出し要求Ｂとメモリ書き込み要求Ａが同時に来ている
ことになるが、前述したようにメモリ読み出し要求Ｂの
方が優先されるので、メモリリードが行われる。
すメモリアドレスｂ３がメモリアドレス情報に含まれて
いなければ（一致するものがなければ）、メモリ読み出
し要求Ｂはメモリ２に達し、メモリ２からデータが読み
出される。この場合において、メモリ２では、メモリ読
み出し要求Ｂとメモリ書き込み要求Ａが同時に来ている
ことになるが、前述したようにメモリ読み出し要求Ｂの
方が優先されるので、メモリリードが行われる。
【００１８】逆に、メモリ読み出し要求Ｂの読み出すメ
モリアドレスｂ３がメモリアドレス情報に含まれていれ
ば（一致するものがあれば）、メモリ読み出し要求Ｂは
メモリ２に達することなく、メモリ２からメモリリード
はすぐさま実行されず、メモリ書き込む要求Ｂがすべて
完了した時点以降で行われる。 （実施の形態２）図３は、本発明の第２の実施の形態に
おける表示制御装置のうちのＣＰＵアクセス処理部の構
成を示したブロック図である。
モリアドレスｂ３がメモリアドレス情報に含まれていれ
ば（一致するものがあれば）、メモリ読み出し要求Ｂは
メモリ２に達することなく、メモリ２からメモリリード
はすぐさま実行されず、メモリ書き込む要求Ｂがすべて
完了した時点以降で行われる。 （実施の形態２）図３は、本発明の第２の実施の形態に
おける表示制御装置のうちのＣＰＵアクセス処理部の構
成を示したブロック図である。
【００１９】実施の形態１と異なる点は、キャッシュメ
モリ１４を備えている点であり、共通部分についての説
明は省略する。キャッシュメモリ１４はメモリ２のデー
タの一部を保持し、メモリ読み出し要求Ｂに対して所望
のデータを保持しているときに限り読み出されるという
機能を有する。
モリ１４を備えている点であり、共通部分についての説
明は省略する。キャッシュメモリ１４はメモリ２のデー
タの一部を保持し、メモリ読み出し要求Ｂに対して所望
のデータを保持しているときに限り読み出されるという
機能を有する。
【００２０】以下、上記構成の動作について説明する。
ＣＰＵ１はＣＰＵアクセス処理部６に対して、メモリ書
き込み要求Ａもしくはメモリ読み出し要求Ｂを出力す
る。メモリ書き込み要求Ａはメモリ書き込み要求信号ａ
１、書き込むべきデータａ２および、メモリアドレスａ
３からなり、メモリ読み出し要求Ｂはメモリ読み出し要
求信号ｂ１および読み出すメモリアドレスｂ３からな
る。
ＣＰＵ１はＣＰＵアクセス処理部６に対して、メモリ書
き込み要求Ａもしくはメモリ読み出し要求Ｂを出力す
る。メモリ書き込み要求Ａはメモリ書き込み要求信号ａ
１、書き込むべきデータａ２および、メモリアドレスａ
３からなり、メモリ読み出し要求Ｂはメモリ読み出し要
求信号ｂ１および読み出すメモリアドレスｂ３からな
る。
【００２１】ＦＩＦＯ１２はＣＰＵ１からメモリ書き込
み要求Ａを受け、データａ２およびメモリアドレスａ３
を一旦格納した後、メモリ２に書き込む。また、ＦＩＦ
Ｏ１２はＣＰＵ１に対して常にデータａ２等を格納して
いるか否かを示す格納信号Ｃ（ＨｉｇｈもしくはＬｏｗ
信号）を送る。また、ＦＩＦＯ１２はデータを格納して
いる場合、そのデータのメモリアドレス情報を比較器１
３の入力に出力している。
み要求Ａを受け、データａ２およびメモリアドレスａ３
を一旦格納した後、メモリ２に書き込む。また、ＦＩＦ
Ｏ１２はＣＰＵ１に対して常にデータａ２等を格納して
いるか否かを示す格納信号Ｃ（ＨｉｇｈもしくはＬｏｗ
信号）を送る。また、ＦＩＦＯ１２はデータを格納して
いる場合、そのデータのメモリアドレス情報を比較器１
３の入力に出力している。
【００２２】メモリ２はメモリ書き込み要求Ａとメモリ
読み出し要求Ｂが同時に来る場合は、メモリ読み出し要
求Ｂを優先するよう構成されている。以下、ＣＰＵ１か
らメモリ読み出し要求がなされた場合の動作について説
明する。ＣＰＵ１はメモリ読み出し要求Ｂを出力する
際、２つの場合に分けられる。ＦＩＦＯ１２からの信号
Ｃにおいて、データを格納しているとの格納信号（Ｈｉ
ｇｈレベル）を受けると、メモリ読み出し要求信号は比
較器１３に入力され、一方、データを格納していないと
の信号を受けると、メモリ読み出し要求信号はキャッシ
ュメモリ１４に入力される。
読み出し要求Ｂが同時に来る場合は、メモリ読み出し要
求Ｂを優先するよう構成されている。以下、ＣＰＵ１か
らメモリ読み出し要求がなされた場合の動作について説
明する。ＣＰＵ１はメモリ読み出し要求Ｂを出力する
際、２つの場合に分けられる。ＦＩＦＯ１２からの信号
Ｃにおいて、データを格納しているとの格納信号（Ｈｉ
ｇｈレベル）を受けると、メモリ読み出し要求信号は比
較器１３に入力され、一方、データを格納していないと
の信号を受けると、メモリ読み出し要求信号はキャッシ
ュメモリ１４に入力される。
【００２３】そして、キャッシュメモリ１４に所望のデ
ータが保持されていれば、キャッシュメモリ１４よりデ
ータが読み出される。また、キャッシュメモリ１４に所
望のデータが保持されていなければ、メモリ２からデー
タが読み出される。つまり、ＦＩＦＯ１２に何もデータ
が格納されていない場合にかぎり、すぐさまキャッシュ
メモリ１４もしくはメモリ２からの読み出しが実行され
る。
ータが保持されていれば、キャッシュメモリ１４よりデ
ータが読み出される。また、キャッシュメモリ１４に所
望のデータが保持されていなければ、メモリ２からデー
タが読み出される。つまり、ＦＩＦＯ１２に何もデータ
が格納されていない場合にかぎり、すぐさまキャッシュ
メモリ１４もしくはメモリ２からの読み出しが実行され
る。
【００２４】もし、ＦＩＦＯ１２にデータが格納されて
いる場合は、ＦＩＦＯ１２からＣＰＵ１に対して格納信
号Ｃ（Ｈｉｇｈレベル）が出力され、比較器１３はＦＩ
ＦＯ１２からのメモリアドレス情報、およびメモリ読み
出し要求Ｂの読み出すメモリアドレスｂ３を比較する。
その結果、メモリ読み出し要求Ｂの読み出すメモリアド
レスｂ３がメモリアドレス情報に含まれていなければ
（一致するものがなければ）、メモリ読み出し要求Ｂは
キャッシュメモリ１４に達し、キャッシュメモリ１４に
所望のデータが保持されている場合のみデータが読み出
される。もし、キャッシュメモリ１４に所望のデータが
ない場合は、データ読み出し要求信号Ｂはデータ書き込
み要求信号Ａがすべて実行された時点以降で実行がなさ
れる。
いる場合は、ＦＩＦＯ１２からＣＰＵ１に対して格納信
号Ｃ（Ｈｉｇｈレベル）が出力され、比較器１３はＦＩ
ＦＯ１２からのメモリアドレス情報、およびメモリ読み
出し要求Ｂの読み出すメモリアドレスｂ３を比較する。
その結果、メモリ読み出し要求Ｂの読み出すメモリアド
レスｂ３がメモリアドレス情報に含まれていなければ
（一致するものがなければ）、メモリ読み出し要求Ｂは
キャッシュメモリ１４に達し、キャッシュメモリ１４に
所望のデータが保持されている場合のみデータが読み出
される。もし、キャッシュメモリ１４に所望のデータが
ない場合は、データ読み出し要求信号Ｂはデータ書き込
み要求信号Ａがすべて実行された時点以降で実行がなさ
れる。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
はＣＰＵのメモリ読み込み要求の実行待ち時間を削減す
ることにより、データ処理を高速に行うことができる。
はＣＰＵのメモリ読み込み要求の実行待ち時間を削減す
ることにより、データ処理を高速に行うことができる。
【図１】本発明の実施の形態における表示装置の構成を
示すブロック図
示すブロック図
【図２】本発明の第１の実施の形態における表示装置の
ＣＰＵアクセス処理部の構成を示すブロック図
ＣＰＵアクセス処理部の構成を示すブロック図
【図３】本発明の第２の実施の形態における表示装置の
ＣＰＵアクセス処理部の構成を示すブロック図
ＣＰＵアクセス処理部の構成を示すブロック図
【図４】従来のＣＰＵアクセス処理部の構成を示すブロ
ック図
ック図
１ ＣＰＵ
２ メモリ
３ クロック
４ ＣＣＬＫ
５ ＤＣＬＫ
６ ＣＰＵアクセス処理部
７ ＣＰＵコマンド処理部
８ クロック停止信号
９ ＤＣＬＫ制御部
１０ 表示処理部
１１ 表示装置
１２ ＦＩＦＯ
１３ 比較器
１４ キャッシュメモリ
Claims (4)
- 【請求項１】 表示デ−タを格納するメモリと、ＣＰＵ
からのメモリ読み出しもしくは書き込み要求により、前
記メモリに対してデ−タの書き込みもしくはデ−タの読
み込みを行うＣＰＵアクセス処理部と、前記メモリのデ
−タ読み出しを行い、表示装置に表示を行うためのデ−
タ変換を行う表示処理部とを備えた表示制御装置であっ
て、前記ＣＰＵアクセス処理部はＦＩＦＯおよび比較器
を備え、前記ＦＩＦＯは、前記メモリ書き込み要求に対
しては一旦デ−タを格納してから前記メモリにデ−タ書
き込みを行い、前記比較器は、メモリ読み出し要求があ
るとき、メモリ読み出し要求により読み出されるデ−タ
のメモリ−アドレスである第１のメモリ−アドレス、お
よび前記ＦＩＦＯに格納されているデ−タが前記メモリ
へ書き込まれる第２のメモリ−アドレスの比較を行うも
のであり、前記比較器により前記第１のメモリ−アドレ
スおよび第２のメモリ−アドレスが一致しない場合にの
み、前記メモリ読み出し要求が、その要求より前に出さ
れ前記ＦＩＦＯに格納されているメモリ書き込み要求よ
り先に実行されるよう構成したことを特徴とする表示制
御装置。 - 【請求項２】 表示デ−タを格納するメモリと、ＣＰＵ
からのメモリ読み出しもしくは書き込み要求により、前
記メモリに対してデ−タの書き込みもしくはデ−タの読
み込みを行うＣＰＵアクセス処理部と、前記メモリのデ
−タ読み出しを行い、表示装置に表示を行うためのデ−
タ変換を行う表示処理部とを備えた表示制御装置であっ
て、前記ＣＰＵアクセス処理部はＦＩＦＯ、比較器およ
びキャッシュメモリを備え、前記ＦＩＦＯは、前記メモ
リ書き込み要求に対して一旦デ−タを格納してから前記
メモリにデ−タ書き込みを行い、前記キャッシュメモリ
は、前記メモリの一部のデ−タを保持し、メモリ読み出
し要求に対して所望のデ−タを保持しているときに限り
読み出され、前記比較器は、メモリ読み出し要求により
読み出されるデ−タのメモリ−アドレスである第１のメ
モリ−アドレス、および前記ＦＩＦＯに格納されている
デ−タが前記メモリへ書き込まれる第２のメモリ−アド
レスの比較を行うものであり、前記比較器により前記第
１のメモリ−アドレスおよび第２のメモリ−アドレスが
一致せず、かつ読み出し要求されているデ−タがキャッ
シュメモリ内に存在するときのみ、前記メモリ読み出し
要求が、その要求より前に出され前記ＦＩＦＯに格納さ
れているメモリ書き込み要求より先に実行されるよう構
成したことを特徴とする表示制御装置。 - 【請求項３】 ＣＰＵおよびメモリに対して、メモリラ
イトはＦＩＦＯを通じて行うデ−タ処理方法であって、
ＣＰＵからのメモリ書き込み要求の後にメモリ読み出し
要求がされた場合、メモリリ−ドするアドレスに書き込
むデ−タが前記ＦＩＦＯの中にないときにのみ、メモリ
読み出し要求がメモリ書き込み要求より先に実行される
ことを特徴とするデ−タ処理方法。 - 【請求項４】 ＣＰＵおよびメモリに対して、メモリラ
イトはＦＩＦＯを通じて行い、かつメモリリ−ドにキャ
ッシュメモリを用いることがあるデ−タ処理方法であっ
て、ＣＰＵからのメモリ書き込み要求の後にメモリ読み
出し要求がされた場合、メモリリ−ドするアドレスに書
き込むデ−タが前記ＦＩＦＯの中になく、かつメモリリ
−ドするデ−タがキャッシュメモリにあるときにのみ、
メモリ読み出し要求がメモリ書き込み要求より先に実行
されることを特徴とするデ−タ処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34485296A JP3438503B2 (ja) | 1996-12-25 | 1996-12-25 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34485296A JP3438503B2 (ja) | 1996-12-25 | 1996-12-25 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10187119A JPH10187119A (ja) | 1998-07-14 |
| JP3438503B2 true JP3438503B2 (ja) | 2003-08-18 |
Family
ID=18372488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34485296A Expired - Fee Related JP3438503B2 (ja) | 1996-12-25 | 1996-12-25 | 表示制御装置 |
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