JP2000155751A - システムｌｓｉ - Google Patents
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 24
- 238000000034 method Methods 0.000 description 23
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 4
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
- G06F3/0613—Improving I/O performance in relation to throughput
-
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Abstract
(57)【要約】
【課題】 ＭＰＵ１のＣＰＵ３がＨＤＣ２のメモリ（Ｒ
ＯＭ１３等）からプログラムコードを読み出す場合、Ｍ
ＰＵ１のＣＩＵ４を介して読み出す必要があり、ＭＰＵ
１のメモリ（ＲＯＭ７等）からプログラムコードを読み
出す場合に比べて、アクセススピードが遅くなる課題が
あった。 【解決手段】 ＣＰＵ３がアドレスを出力すると、その
アドレスをデコードし、そのアドレスがメモリ（ＲＯＭ
１３，ＳＲＡＭ１４）の領域内のアドレスである場合に
は、そのメモリに格納されているプログラムコードをＣ
ＰＵ３に供給するＣＩＵ２１をＨＤＣ２に内蔵する。
ＯＭ１３等）からプログラムコードを読み出す場合、Ｍ
ＰＵ１のＣＩＵ４を介して読み出す必要があり、ＭＰＵ
１のメモリ（ＲＯＭ７等）からプログラムコードを読み
出す場合に比べて、アクセススピードが遅くなる課題が
あった。 【解決手段】 ＣＰＵ３がアドレスを出力すると、その
アドレスをデコードし、そのアドレスがメモリ（ＲＯＭ
１３，ＳＲＡＭ１４）の領域内のアドレスである場合に
は、そのメモリに格納されているプログラムコードをＣ
ＰＵ３に供給するＣＩＵ２１をＨＤＣ２に内蔵する。
Description
【０００１】
【発明の属する技術分野】この発明は、相互に独立して
動作可能なＭＰＵと制御ＬＳＩがワンチップ化されたシ
ステムＬＳＩに関するものである。
動作可能なＭＰＵと制御ＬＳＩがワンチップ化されたシ
ステムＬＳＩに関するものである。
【０００２】
【従来の技術】図４は従来のシステムＬＳＩを示す構成
図であり、図において、１はＣＰＵ３等を内蔵するＭＰ
Ｕ、２はＭＰＵ１と独立して動作可能な制御ＬＳＩであ
るハードディスクコントローラ（以下、ＨＤＣとい
う）、３はＭＰＵ１のＣＰＵ、４はＲＯＭ７又はＳＲＡ
Ｍ８に格納されているプログラムコードをリードするコ
ードインタフェース回路（以下、ＣＩＵという）、５は
ＲＯＭ７又はＳＲＡＭ８から読み出したプログラムコー
ドを蓄積するリングバッファ、６はＲＯＭ７，ＳＲＡＭ
８又はレジスタ９に格納されているデータをリードする
一方、データをＲＯＭ７，ＳＲＡＭ８又はレジスタ９に
ライトするデータインタフェース回路（以下、ＤＩＵと
いう）、７はＲＯＭ、８はＳＲＡＭ、９はレジスタであ
る。
図であり、図において、１はＣＰＵ３等を内蔵するＭＰ
Ｕ、２はＭＰＵ１と独立して動作可能な制御ＬＳＩであ
るハードディスクコントローラ（以下、ＨＤＣとい
う）、３はＭＰＵ１のＣＰＵ、４はＲＯＭ７又はＳＲＡ
Ｍ８に格納されているプログラムコードをリードするコ
ードインタフェース回路（以下、ＣＩＵという）、５は
ＲＯＭ７又はＳＲＡＭ８から読み出したプログラムコー
ドを蓄積するリングバッファ、６はＲＯＭ７，ＳＲＡＭ
８又はレジスタ９に格納されているデータをリードする
一方、データをＲＯＭ７，ＳＲＡＭ８又はレジスタ９に
ライトするデータインタフェース回路（以下、ＤＩＵと
いう）、７はＲＯＭ、８はＳＲＡＭ、９はレジスタであ
る。
【０００３】１０はＨＤＣ２のコントロール回路（以
下、ＨＤＣ＿ＣＵという）、１１はＲＯＭ１３，ＳＲＡ
Ｍ１４，レジスタ群１５及びＤＲＡＭ１６をアクセスす
るデータインタフェース回路、１２はＤＲＡＭ１６を制
御するＤＲＡＭ制御回路（以下、ＤＲＡＭＣという）、
１３はＲＯＭ、１４はＳＲＡＭ、１５はレジスタ群、１
５ａ，１５ｂはレジスタ、１６はＤＲＡＭである。な
お、図５及び図６は従来のシステムＬＳＩの動作を示す
フローチャートである。
下、ＨＤＣ＿ＣＵという）、１１はＲＯＭ１３，ＳＲＡ
Ｍ１４，レジスタ群１５及びＤＲＡＭ１６をアクセスす
るデータインタフェース回路、１２はＤＲＡＭ１６を制
御するＤＲＡＭ制御回路（以下、ＤＲＡＭＣという）、
１３はＲＯＭ、１４はＳＲＡＭ、１５はレジスタ群、１
５ａ，１５ｂはレジスタ、１６はＤＲＡＭである。な
お、図５及び図６は従来のシステムＬＳＩの動作を示す
フローチャートである。
【０００４】次に動作について説明する。最初に、ＭＰ
Ｕ１のＣＰＵ３がＨＤＣ２内のメモリ（ＲＯＭ１３，Ｓ
ＲＡＭ１４）に保持されているプログラムコードをフェ
ッチする動作について述べる。まず、ＣＰＵ３は、プロ
グラムアドレス分岐時に分岐要求信号ＲＣＬＲと、分岐
アドレスＡＤ＿ＣＰＵをＣＩＵ４に出力する。
Ｕ１のＣＰＵ３がＨＤＣ２内のメモリ（ＲＯＭ１３，Ｓ
ＲＡＭ１４）に保持されているプログラムコードをフェ
ッチする動作について述べる。まず、ＣＰＵ３は、プロ
グラムアドレス分岐時に分岐要求信号ＲＣＬＲと、分岐
アドレスＡＤ＿ＣＰＵをＣＩＵ４に出力する。
【０００５】そして、ＣＩＵ４は、ＣＰＵ３から分岐要
求信号ＲＣＬＲと分岐アドレスＡＤ＿ＣＰＵを受ける
と、分岐アドレスＡＤ＿ＣＰＵをコードアドレスバスＣ
＿ＡＤに出力するとともに、コード読み出し信号ＣＲＥ
を出力する（図７を参照）。ここで、分岐アドレスＡＤ
＿ＣＰＵの値が、例えば、ＨＤＣ２内のＲＯＭ１３のア
ドレス範囲内にある場合には、ＲＯＭ１３が、プログラ
ムコードをコードバスＣＢに出力する（図７を参照）。
求信号ＲＣＬＲと分岐アドレスＡＤ＿ＣＰＵを受ける
と、分岐アドレスＡＤ＿ＣＰＵをコードアドレスバスＣ
＿ＡＤに出力するとともに、コード読み出し信号ＣＲＥ
を出力する（図７を参照）。ここで、分岐アドレスＡＤ
＿ＣＰＵの値が、例えば、ＨＤＣ２内のＲＯＭ１３のア
ドレス範囲内にある場合には、ＲＯＭ１３が、プログラ
ムコードをコードバスＣＢに出力する（図７を参照）。
【０００６】これにより、ＣＩＵ４は、コードバスＣＢ
からプログラムコードを取得して、プログラムコードを
リングバッファ５に蓄積する。そして、ＣＩＵ４は、リ
ングバッファ５に空きがある限り、コードアドレスバス
Ｃ＿ＡＤの値を自動的にインクリメントして、ＲＯＭ１
３に対する読み出し動作を繰り返し実行する（以下、か
かる動作を「コード先取り動作」と称する）。
からプログラムコードを取得して、プログラムコードを
リングバッファ５に蓄積する。そして、ＣＩＵ４は、リ
ングバッファ５に空きがある限り、コードアドレスバス
Ｃ＿ＡＤの値を自動的にインクリメントして、ＲＯＭ１
３に対する読み出し動作を繰り返し実行する（以下、か
かる動作を「コード先取り動作」と称する）。
【０００７】また、ＣＩＵ４は、上記の「コード先取り
動作」とは独立して、ＣＰＵ３にプログラムコードを与
える動作を実行する（以下、「コード出力動作」と称す
る）。即ち、ＣＩＵ４は、ＣＰＵ３からコード要求信号
ＲＯＰＣを受けると、リングバッファ５に蓄積されてい
るプログラムコードのうち、最古のプログラムコードか
ら順番に所定の分だけＣＰＵ３に出力する。
動作」とは独立して、ＣＰＵ３にプログラムコードを与
える動作を実行する（以下、「コード出力動作」と称す
る）。即ち、ＣＩＵ４は、ＣＰＵ３からコード要求信号
ＲＯＰＣを受けると、リングバッファ５に蓄積されてい
るプログラムコードのうち、最古のプログラムコードか
ら順番に所定の分だけＣＰＵ３に出力する。
【０００８】そして、ＣＰＵ３は、ＣＩＵ４からプログ
ラムコードを受けると、そのプログラムコードをデコー
ドして、そのプログラムコードが意味する命令を実行す
る。ＣＩＵ４が、以上の「コード先取り動作」と「コー
ド出力動作」を並列的に処理していくことによって、Ｃ
ＰＵ３は、ＨＤＣ２内のメモリ（ＲＯＭ１３，ＳＲＡＭ
１４）に格納されているプログラムコードを獲得し、命
令を実行していくことができる。
ラムコードを受けると、そのプログラムコードをデコー
ドして、そのプログラムコードが意味する命令を実行す
る。ＣＩＵ４が、以上の「コード先取り動作」と「コー
ド出力動作」を並列的に処理していくことによって、Ｃ
ＰＵ３は、ＨＤＣ２内のメモリ（ＲＯＭ１３，ＳＲＡＭ
１４）に格納されているプログラムコードを獲得し、命
令を実行していくことができる。
【０００９】次に、ＨＤＣ２がＭＰＵ１内のメモリ（Ｒ
ＯＭ７，ＳＲＡＭ８，レジスタ９）に保持されているデ
ータを読み出す動作について述べる。まず、ＨＤＣ２の
ＨＤＣ＿ＣＵ１０は、必要とするデータが格納されてい
るアドレス（以下、説明の便宜上、ここではレジスタ９
のアドレスとする）と、ステップＳＴ２で出力するメモ
リアクセス要求信号がデータのリードを要求する信号で
あることを示す情報をレジスタ１５ａに格納する（ステ
ップＳＴ１）。ただし、ＣＰＵ３がＨＤＣ２のメモリア
クセス要求を認識する方法として、以下の方法を採用す
ることもできる。即ち、ＣＰＵ３が定期的にＨＤＣ２内
のレジスタ１５ａを読み出すようにし、その定期的な読
み出し時にレジスタ１５ａ内のデータがアクセス要求を
示す情報に変化していたら、ＣＰＵ３がＨＤＣ２のメモ
リアクセス要求を認識するという方法である。
ＯＭ７，ＳＲＡＭ８，レジスタ９）に保持されているデ
ータを読み出す動作について述べる。まず、ＨＤＣ２の
ＨＤＣ＿ＣＵ１０は、必要とするデータが格納されてい
るアドレス（以下、説明の便宜上、ここではレジスタ９
のアドレスとする）と、ステップＳＴ２で出力するメモ
リアクセス要求信号がデータのリードを要求する信号で
あることを示す情報をレジスタ１５ａに格納する（ステ
ップＳＴ１）。ただし、ＣＰＵ３がＨＤＣ２のメモリア
クセス要求を認識する方法として、以下の方法を採用す
ることもできる。即ち、ＣＰＵ３が定期的にＨＤＣ２内
のレジスタ１５ａを読み出すようにし、その定期的な読
み出し時にレジスタ１５ａ内のデータがアクセス要求を
示す情報に変化していたら、ＣＰＵ３がＨＤＣ２のメモ
リアクセス要求を認識するという方法である。
【００１０】さて、ステップＳＴ１の後、ＨＤＣ２は、
ＭＰＵ１内のメモリに対して直接アクセスすることがで
きないので（ＨＤＣ２はＭＰＵ１と異なり、外部メモリ
に対するインタフェース回路を有していない為）、ＭＰ
Ｕ１内のメモリに格納されているデータをリードする場
合、ＨＤＣ２のＨＤＣ＿ＣＵ１０がメモリアクセス要求
信号をＣＰＵ３に出力する（ステップＳＴ２）。
ＭＰＵ１内のメモリに対して直接アクセスすることがで
きないので（ＨＤＣ２はＭＰＵ１と異なり、外部メモリ
に対するインタフェース回路を有していない為）、ＭＰ
Ｕ１内のメモリに格納されているデータをリードする場
合、ＨＤＣ２のＨＤＣ＿ＣＵ１０がメモリアクセス要求
信号をＣＰＵ３に出力する（ステップＳＴ２）。
【００１１】そして、ＣＰＵ３は、ＨＤＣ＿ＣＵ１０か
らメモリアクセス要求信号を受けると、データリード要
求信号ＲＤＲをＤＩＵ６に出力し、同時にＡＤ＿ＣＰＵ
にＨＤＣ２内のレジスタ１５ａを指すアドレスを出力す
る（ここで、ＣＰＵ３は、メモリアクセス要求信号を受
けた場合、レジスタ１５ａの格納内容を読み出すものと
して、予め取り決められているものとする）。
らメモリアクセス要求信号を受けると、データリード要
求信号ＲＤＲをＤＩＵ６に出力し、同時にＡＤ＿ＣＰＵ
にＨＤＣ２内のレジスタ１５ａを指すアドレスを出力す
る（ここで、ＣＰＵ３は、メモリアクセス要求信号を受
けた場合、レジスタ１５ａの格納内容を読み出すものと
して、予め取り決められているものとする）。
【００１２】そして、ＤＩＵ６は、ＣＰＵ３からデータ
リード要求信号ＲＤＲを受け、ＡＤ＿ＣＰＵからレジス
タ１５ａを指すアドレスを受けると、データアドレスバ
スＤ＿ＡＤにレジスタ１５ａを指すアドレスを出力する
とともに、データ読み出し信号ＤＲＥを出力する（図８
を参照）。
リード要求信号ＲＤＲを受け、ＡＤ＿ＣＰＵからレジス
タ１５ａを指すアドレスを受けると、データアドレスバ
スＤ＿ＡＤにレジスタ１５ａを指すアドレスを出力する
とともに、データ読み出し信号ＤＲＥを出力する（図８
を参照）。
【００１３】そして、レジスタ１５ａは、レジスタ１５
ａを指すアドレスとデータ読み出し信号ＤＲＥを受ける
と、格納しているデータ（データの格納先を示すアドレ
ス（この例では、レジスタ９を指すアドレス）と、今回
のメモリアクセス要求信号がデータのリードを要求する
信号であることを示す情報）をデータバスＤＢに出力す
る（図８を参照）。
ａを指すアドレスとデータ読み出し信号ＤＲＥを受ける
と、格納しているデータ（データの格納先を示すアドレ
ス（この例では、レジスタ９を指すアドレス）と、今回
のメモリアクセス要求信号がデータのリードを要求する
信号であることを示す情報）をデータバスＤＢに出力す
る（図８を参照）。
【００１４】そして、ＤＩＵ６は、レジスタ１５ａが上
記のデータをデータバスＤＢに出力すると、一旦、デー
タバスＤＢからデータを取得して（図８を参照）、その
データをＤ＿ＢＵＳに出力し、そのデータをＣＰＵ３に
供給する（ステップＳＴ３）。これにより、ＣＰＵ３
は、ＨＤＣ２のリード要求と、読み出したいメモリのア
ドレスを取得することができる。
記のデータをデータバスＤＢに出力すると、一旦、デー
タバスＤＢからデータを取得して（図８を参照）、その
データをＤ＿ＢＵＳに出力し、そのデータをＣＰＵ３に
供給する（ステップＳＴ３）。これにより、ＣＰＵ３
は、ＨＤＣ２のリード要求と、読み出したいメモリのア
ドレスを取得することができる。
【００１５】そして、ＣＰＵ３は、上記のデータを受け
ると、データリード要求信号ＲＤＲをＤＩＵ６に出力
し、同時にＡＤ＿ＣＰＵにＭＰＵ１内のレジスタ９を指
すアドレスを出力する。そして、ＤＩＵ６は、ＣＰＵ３
からデータリード要求信号ＲＤＲを受け、ＡＤ＿ＣＰＵ
からレジスタ９を指すアドレスを受けると、データアド
レスバスＤ＿ＡＤにレジスタ９を指すアドレスを出力す
るとともに、データ読み出し信号ＤＲＥを出力する（図
８を参照）。
ると、データリード要求信号ＲＤＲをＤＩＵ６に出力
し、同時にＡＤ＿ＣＰＵにＭＰＵ１内のレジスタ９を指
すアドレスを出力する。そして、ＤＩＵ６は、ＣＰＵ３
からデータリード要求信号ＲＤＲを受け、ＡＤ＿ＣＰＵ
からレジスタ９を指すアドレスを受けると、データアド
レスバスＤ＿ＡＤにレジスタ９を指すアドレスを出力す
るとともに、データ読み出し信号ＤＲＥを出力する（図
８を参照）。
【００１６】そして、レジスタ９は、レジスタ９を指す
アドレスとデータ読み出し信号ＤＲＥを受けると、格納
しているデータ（ＨＤＣ２が必要とするデータ）をデー
タバスＤＢに出力する（図８を参照）。そして、ＤＩＵ
６は、レジスタ９がデータをデータバスＤＢに出力する
と、一旦、データバスＤＢからデータを取得して（図８
を参照）、そのデータをＤ＿ＢＵＳに出力し、そのデー
タをＣＰＵ３に供給する（ステップＳＴ４）。
アドレスとデータ読み出し信号ＤＲＥを受けると、格納
しているデータ（ＨＤＣ２が必要とするデータ）をデー
タバスＤＢに出力する（図８を参照）。そして、ＤＩＵ
６は、レジスタ９がデータをデータバスＤＢに出力する
と、一旦、データバスＤＢからデータを取得して（図８
を参照）、そのデータをＤ＿ＢＵＳに出力し、そのデー
タをＣＰＵ３に供給する（ステップＳＴ４）。
【００１７】そして、ＣＰＵ３は、Ｄ＿ＢＵＳからデー
タを取得すると、データライト要求信号ＲＤＷをＤＩＵ
６に出力し、同時にＡＤ＿ＣＰＵにＨＤＣ２内のレジス
タ１５ｂを指すアドレスを出力する（ここで、ＣＰＵ３
は、ＨＤＣ２のリード要求に従ってメモリを読み出した
場合には、そのリードデータをＨＤＣ２のレジスタ１５
ｂに書き込むものとして、予め取り決められているもの
とする）。
タを取得すると、データライト要求信号ＲＤＷをＤＩＵ
６に出力し、同時にＡＤ＿ＣＰＵにＨＤＣ２内のレジス
タ１５ｂを指すアドレスを出力する（ここで、ＣＰＵ３
は、ＨＤＣ２のリード要求に従ってメモリを読み出した
場合には、そのリードデータをＨＤＣ２のレジスタ１５
ｂに書き込むものとして、予め取り決められているもの
とする）。
【００１８】そして、ＤＩＵ６は、ＣＰＵ３からデータ
ライト要求信号ＲＤＷを受け、ＡＤ＿ＣＰＵからレジス
タ１５ｂを指すアドレスを受けると、データアドレスバ
スＤ＿ＡＤにレジスタ１５ｂを指すアドレスを出力する
と同時に、ＣＰＵ３に供給したデータをデータバスＤＢ
に出力し、また、データ書き込み信号ＤＷＥを出力する
（図９を参照）。
ライト要求信号ＲＤＷを受け、ＡＤ＿ＣＰＵからレジス
タ１５ｂを指すアドレスを受けると、データアドレスバ
スＤ＿ＡＤにレジスタ１５ｂを指すアドレスを出力する
と同時に、ＣＰＵ３に供給したデータをデータバスＤＢ
に出力し、また、データ書き込み信号ＤＷＥを出力する
（図９を参照）。
【００１９】そして、レジスタ１５ｂは、レジスタ１５
ｂを指すアドレスと、データと、データ書き込み信号Ｄ
ＷＥを受けると、データバスＤＢからデータを取得して
格納する（ステップＳＴ５）。そして、ＨＤＣ＿ＣＵ１
０は、データインタフェース回路１１を用いて、レジス
タ１５ｂに格納されたデータを読み出すことにより、Ｍ
ＰＵ１内のレジスタ９に格納されたデータを取得するこ
とができる（ステップＳＴ６）。
ｂを指すアドレスと、データと、データ書き込み信号Ｄ
ＷＥを受けると、データバスＤＢからデータを取得して
格納する（ステップＳＴ５）。そして、ＨＤＣ＿ＣＵ１
０は、データインタフェース回路１１を用いて、レジス
タ１５ｂに格納されたデータを読み出すことにより、Ｍ
ＰＵ１内のレジスタ９に格納されたデータを取得するこ
とができる（ステップＳＴ６）。
【００２０】最後に、ＨＤＣ２がＭＰＵ１内のメモリ
（ＲＯＭ７，ＳＲＡＭ８，レジスタ９）に保持されてい
るデータを書き換える動作について述べる。まず、ＨＤ
Ｃ２のＨＤＣ＿ＣＵ１０は、メモリに書き込むデータ
と、格納先のメモリのアドレス（以下、説明の便宜上、
ここではレジスタ９のアドレスとする）と、ステップＳ
Ｔ１２で出力するメモリアクセス要求信号がデータのラ
イトを要求する信号であることを示す情報をレジスタ１
５ａに格納する（ステップＳＴ１１）。
（ＲＯＭ７，ＳＲＡＭ８，レジスタ９）に保持されてい
るデータを書き換える動作について述べる。まず、ＨＤ
Ｃ２のＨＤＣ＿ＣＵ１０は、メモリに書き込むデータ
と、格納先のメモリのアドレス（以下、説明の便宜上、
ここではレジスタ９のアドレスとする）と、ステップＳ
Ｔ１２で出力するメモリアクセス要求信号がデータのラ
イトを要求する信号であることを示す情報をレジスタ１
５ａに格納する（ステップＳＴ１１）。
【００２１】そして、ＨＤＣ２は、ＭＰＵ１内のメモリ
に対して直接アクセスすることができないので、ＭＰＵ
１内のメモリにデータをライトする場合、ＨＤＣ２のＨ
ＤＣ＿ＣＵ１０がメモリアクセス要求信号をＣＰＵ３に
出力する（ステップＳＴ１２）。
に対して直接アクセスすることができないので、ＭＰＵ
１内のメモリにデータをライトする場合、ＨＤＣ２のＨ
ＤＣ＿ＣＵ１０がメモリアクセス要求信号をＣＰＵ３に
出力する（ステップＳＴ１２）。
【００２２】そして、ＣＰＵ３は、ＨＤＣ＿ＣＵ１０か
らメモリアクセス要求信号を受けると、データリード要
求信号ＲＤＲをＤＩＵ６に出力し、同時にＡＤ＿ＣＰＵ
にＨＤＣ２内のレジスタ１５ａを指すアドレスを出力す
る（ここで、ＣＰＵ３は、メモリアクセス要求信号を受
けた場合、レジスタ１５ａの格納内容を読み出すものと
して、予め取り決められているものとする）。
らメモリアクセス要求信号を受けると、データリード要
求信号ＲＤＲをＤＩＵ６に出力し、同時にＡＤ＿ＣＰＵ
にＨＤＣ２内のレジスタ１５ａを指すアドレスを出力す
る（ここで、ＣＰＵ３は、メモリアクセス要求信号を受
けた場合、レジスタ１５ａの格納内容を読み出すものと
して、予め取り決められているものとする）。
【００２３】そして、ＤＩＵ６は、ＣＰＵ３からデータ
リード要求信号ＲＤＲを受け、ＡＤ＿ＣＰＵからレジス
タ１５ａを指すアドレスを受けると、データアドレスバ
スＤ＿ＡＤにレジスタ１５ａを指すアドレスを出力する
とともに、データ読み出し信号ＤＲＥを出力する（図８
を参照）。
リード要求信号ＲＤＲを受け、ＡＤ＿ＣＰＵからレジス
タ１５ａを指すアドレスを受けると、データアドレスバ
スＤ＿ＡＤにレジスタ１５ａを指すアドレスを出力する
とともに、データ読み出し信号ＤＲＥを出力する（図８
を参照）。
【００２４】そして、レジスタ１５ａは、レジスタ１５
ａを指すアドレスとデータ読み出し信号ＤＲＥを受ける
と、格納しているデータ（データの格納先を示すアドレ
ス（この例では、レジスタ９を指すアドレス）と、今回
のメモリアクセス要求信号がデータのライトを要求する
信号であることを示す情報と、レジスタ９への書き込み
データ）をデータバスＤＢに出力する（図８を参照）。
ａを指すアドレスとデータ読み出し信号ＤＲＥを受ける
と、格納しているデータ（データの格納先を示すアドレ
ス（この例では、レジスタ９を指すアドレス）と、今回
のメモリアクセス要求信号がデータのライトを要求する
信号であることを示す情報と、レジスタ９への書き込み
データ）をデータバスＤＢに出力する（図８を参照）。
【００２５】そして、ＤＩＵ６は、レジスタ１５ａが上
記のデータをデータバスＤＢに出力すると、一旦、デー
タバスＤＢからデータを取得して（図８を参照）、その
データをＤ＿ＢＵＳに出力し、そのデータをＣＰＵ３に
供給する。これにより、ＣＰＵ３は、ＨＤＣ２のライト
要求と、書き込みたいメモリのアドレスと、レジスタ９
への書き込みデータとを取得することができる（ステッ
プＳＴ１３）。
記のデータをデータバスＤＢに出力すると、一旦、デー
タバスＤＢからデータを取得して（図８を参照）、その
データをＤ＿ＢＵＳに出力し、そのデータをＣＰＵ３に
供給する。これにより、ＣＰＵ３は、ＨＤＣ２のライト
要求と、書き込みたいメモリのアドレスと、レジスタ９
への書き込みデータとを取得することができる（ステッ
プＳＴ１３）。
【００２６】そして、ＣＰＵ３は、上記のデータを受け
ると、ＡＤ＿ＣＰＵにＭＰＵ１内のレジスタ９を指すア
ドレスを出力すると同時に、データライト要求信号ＲＤ
ＷをＤＩＵ６に出力する。
ると、ＡＤ＿ＣＰＵにＭＰＵ１内のレジスタ９を指すア
ドレスを出力すると同時に、データライト要求信号ＲＤ
ＷをＤＩＵ６に出力する。
【００２７】そして、ＤＩＵ６は、ＣＰＵ３からデータ
ライト要求信号ＲＤＷを受け、ＡＤ＿ＣＰＵからレジス
タ９を指すアドレスを受けると、データアドレスバスＤ
＿ＡＤにレジスタ９を指すアドレスを出力すると同時
に、ＣＰＵ３からＤ＿ＢＵＳを介して受け取った書き込
みデータをデータバスＤＢに出力し、また、データ書き
込み信号ＤＷＥを出力する（図９を参照）。
ライト要求信号ＲＤＷを受け、ＡＤ＿ＣＰＵからレジス
タ９を指すアドレスを受けると、データアドレスバスＤ
＿ＡＤにレジスタ９を指すアドレスを出力すると同時
に、ＣＰＵ３からＤ＿ＢＵＳを介して受け取った書き込
みデータをデータバスＤＢに出力し、また、データ書き
込み信号ＤＷＥを出力する（図９を参照）。
【００２８】そして、レジスタ９は、レジスタ９を指す
アドレスと、書き込みデータと、データ書き込み信号Ｄ
ＷＥを受けると、データバスＤＢから書き込みデータを
取得して格納する（ステップＳＴ１４）。
アドレスと、書き込みデータと、データ書き込み信号Ｄ
ＷＥを受けると、データバスＤＢから書き込みデータを
取得して格納する（ステップＳＴ１４）。
【００２９】
【発明が解決しようとする課題】従来のシステムＬＳＩ
は以上のように構成されているので、ＭＰＵ１のＣＰＵ
３がＨＤＣ２のメモリ（ＲＯＭ１３等）からプログラム
コードを読み出す場合、ＭＰＵ１のＣＩＵ４を介して読
み出す必要があり、ＭＰＵ１のメモリ（ＲＯＭ７等）か
らプログラムコードを読み出す場合に比べて、アクセス
スピードが遅くなるという課題があった。
は以上のように構成されているので、ＭＰＵ１のＣＰＵ
３がＨＤＣ２のメモリ（ＲＯＭ１３等）からプログラム
コードを読み出す場合、ＭＰＵ１のＣＩＵ４を介して読
み出す必要があり、ＭＰＵ１のメモリ（ＲＯＭ７等）か
らプログラムコードを読み出す場合に比べて、アクセス
スピードが遅くなるという課題があった。
【００３０】アクセススピードが遅くなる理由は以下の
通りである。ＭＰＵ１のＣＩＵ４は、ＭＰＵ１のメモリ
に対して、高速にアクセスできるように最適化され、Ｈ
ＤＣ２のメモリは、ＨＤＣ２のＨＤＣ＿ＣＵ１０が高速
にアクセスできるように最適化されている。したがっ
て、ＭＰＵ１のＣＩＵ４がＨＤＣ２のメモリをアクセス
する場合、ＭＰＵ１のメモリからプログラムコードを読
み出す場合に比べて、アクセススピードが遅くなる。
通りである。ＭＰＵ１のＣＩＵ４は、ＭＰＵ１のメモリ
に対して、高速にアクセスできるように最適化され、Ｈ
ＤＣ２のメモリは、ＨＤＣ２のＨＤＣ＿ＣＵ１０が高速
にアクセスできるように最適化されている。したがっ
て、ＭＰＵ１のＣＩＵ４がＨＤＣ２のメモリをアクセス
する場合、ＭＰＵ１のメモリからプログラムコードを読
み出す場合に比べて、アクセススピードが遅くなる。
【００３１】そこで、ＨＤＣ２のメモリを改定して、Ｍ
ＰＵ１のＣＩＵ４が高速にアクセスできるように最適化
する方法も考えられるが、この方法では、ＨＤＣ２のＨ
ＤＣ＿ＣＵ１０がＨＤＣ２のメモリに対して、最高速で
アクセスできなくなり、システムＬＳＩ全体のパフォー
マンス能力の向上が期待できなくなる。
ＰＵ１のＣＩＵ４が高速にアクセスできるように最適化
する方法も考えられるが、この方法では、ＨＤＣ２のＨ
ＤＣ＿ＣＵ１０がＨＤＣ２のメモリに対して、最高速で
アクセスできなくなり、システムＬＳＩ全体のパフォー
マンス能力の向上が期待できなくなる。
【００３２】一方、ＭＰＵ１のＣＩＵ４を改定して、Ｈ
ＤＣ２のメモリを高速にアクセスできるように最適化す
る方法も考えられるが、この方法では、ＭＰＵ１のＣＩ
Ｕ４がＭＰＵ１のメモリに対して、最高速にアクセスで
きなくなり、システムＬＳＩ全体のパフォーマンス能力
の向上が同様に期待できなくなる。
ＤＣ２のメモリを高速にアクセスできるように最適化す
る方法も考えられるが、この方法では、ＭＰＵ１のＣＩ
Ｕ４がＭＰＵ１のメモリに対して、最高速にアクセスで
きなくなり、システムＬＳＩ全体のパフォーマンス能力
の向上が同様に期待できなくなる。
【００３３】また、従来のシステムＬＳＩは、ＨＤＣ２
に特化されたメモリ（例えば、ＤＲＡＭ１６）に対して
は、ＭＰＵ１のＣＩＵ４がアクセスできないという課題
もあった。その理由は、ＭＰＵ１にはＤＲＡＭコントロ
ーラが存在しないからである。改善案として、ＭＰＵ１
がＤＲＡＭコントローラを内蔵化する方式も考えられる
が、この場合、ＤＲＡＭコントローラを増設する分だけ
チップ面積が増大する。仮に、チップ面積の増大には目
をつぶってＤＲＡＭコントローラを内蔵しても、既述し
たアクセススピードの遅延は解消することができない。
に特化されたメモリ（例えば、ＤＲＡＭ１６）に対して
は、ＭＰＵ１のＣＩＵ４がアクセスできないという課題
もあった。その理由は、ＭＰＵ１にはＤＲＡＭコントロ
ーラが存在しないからである。改善案として、ＭＰＵ１
がＤＲＡＭコントローラを内蔵化する方式も考えられる
が、この場合、ＤＲＡＭコントローラを増設する分だけ
チップ面積が増大する。仮に、チップ面積の増大には目
をつぶってＤＲＡＭコントローラを内蔵しても、既述し
たアクセススピードの遅延は解消することができない。
【００３４】さらに、従来のシステムＬＳＩは、ＨＤＣ
２が外部メモリに対するインタフェース回路を内蔵して
いないため、ＨＤＣ２のＨＤＣ＿ＣＵ１０がＭＰＵ１の
メモリに格納されたデータを読み出す必要がある場合、
直接、ＭＰＵ１のメモリをアクセスすることができず、
そのため、ＨＤＣ２のＨＤＣ＿ＣＵ１０は、一旦、メモ
リアクセス要求信号をＭＰＵ１のＣＰＵ３に出力するこ
とにより、間接的にデータを読み出す必要があり（ＣＰ
Ｕ３がＤＩＵ６を介して、ＭＰＵ１のメモリからデータ
を読み出してから、ＨＤＣ２の所定のレジスタに書き込
むことにより、データをＨＤＣ２に伝達する）、データ
を高速に読み出すことができないという課題があった。
２が外部メモリに対するインタフェース回路を内蔵して
いないため、ＨＤＣ２のＨＤＣ＿ＣＵ１０がＭＰＵ１の
メモリに格納されたデータを読み出す必要がある場合、
直接、ＭＰＵ１のメモリをアクセスすることができず、
そのため、ＨＤＣ２のＨＤＣ＿ＣＵ１０は、一旦、メモ
リアクセス要求信号をＭＰＵ１のＣＰＵ３に出力するこ
とにより、間接的にデータを読み出す必要があり（ＣＰ
Ｕ３がＤＩＵ６を介して、ＭＰＵ１のメモリからデータ
を読み出してから、ＨＤＣ２の所定のレジスタに書き込
むことにより、データをＨＤＣ２に伝達する）、データ
を高速に読み出すことができないという課題があった。
【００３５】その改善案として、ＨＤＣ２にＭＰＵ１の
メモリを読み出すためのＤＩＵを設ける方式も考えられ
るが、この場合、ＨＤＣ２に新たにＤＩＵを増設する
分、チップ面積が増大する問題が生じる。また、ＨＤＣ
２がＭＰＵ１のメモリの内容を書き換えたい時も、読み
出し時と同様に、ＭＰＵ１のＣＰＵ３を介するので、デ
ータを高速に書き込むことができないという課題があっ
た。
メモリを読み出すためのＤＩＵを設ける方式も考えられ
るが、この場合、ＨＤＣ２に新たにＤＩＵを増設する
分、チップ面積が増大する問題が生じる。また、ＨＤＣ
２がＭＰＵ１のメモリの内容を書き換えたい時も、読み
出し時と同様に、ＭＰＵ１のＣＰＵ３を介するので、デ
ータを高速に書き込むことができないという課題があっ
た。
【００３６】この発明は上記のような課題を解決するた
めになされたもので、ＭＰＵのＣＰＵが制御ＬＳＩのメ
モリからプログラムコードを高速に読み出すことができ
るシステムＬＳＩを得ることを目的とする。また、この
発明は、制御ＬＳＩがＭＰＵのメモリからデータを高速
に読み出すことができるシステムＬＳＩを得ることを目
的とする。さらに、この発明は、制御ＬＳＩがデータを
ＭＰＵのメモリに高速に書き込むことができるシステム
ＬＳＩを得ることを目的とする。
めになされたもので、ＭＰＵのＣＰＵが制御ＬＳＩのメ
モリからプログラムコードを高速に読み出すことができ
るシステムＬＳＩを得ることを目的とする。また、この
発明は、制御ＬＳＩがＭＰＵのメモリからデータを高速
に読み出すことができるシステムＬＳＩを得ることを目
的とする。さらに、この発明は、制御ＬＳＩがデータを
ＭＰＵのメモリに高速に書き込むことができるシステム
ＬＳＩを得ることを目的とする。
【００３７】
【課題を解決するための手段】この発明に係るシステム
ＬＳＩは、ＣＰＵがアドレスを出力すると、そのアドレ
スをデコードし、そのアドレスがメモリの領域内のアド
レスである場合には、そのメモリに格納されているプロ
グラムコードをＣＰＵに供給するコードインタフェース
回路を制御ＬＳＩに内蔵するようにしたものである。
ＬＳＩは、ＣＰＵがアドレスを出力すると、そのアドレ
スをデコードし、そのアドレスがメモリの領域内のアド
レスである場合には、そのメモリに格納されているプロ
グラムコードをＣＰＵに供給するコードインタフェース
回路を制御ＬＳＩに内蔵するようにしたものである。
【００３８】この発明に係るシステムＬＳＩは、コード
インタフェース回路が、制御ＬＳＩ内のＤＲＡＭを制御
するＤＲＡＭ制御回路を内蔵するようにしたものであ
る。
インタフェース回路が、制御ＬＳＩ内のＤＲＡＭを制御
するＤＲＡＭ制御回路を内蔵するようにしたものであ
る。
【００３９】この発明に係るシステムＬＳＩは、コント
ロール回路がアドレスとリードアクセス要求信号を出力
すると、そのアドレスをデコードし、そのアドレスがメ
モリの領域内のアドレスである場合には、そのアドレス
とリードアクセス要求信号をデータインタフェース回路
に出力して、そのデータインタフェース回路からデータ
を取得するアクセス回路を制御ＬＳＩに内蔵するように
したものである。
ロール回路がアドレスとリードアクセス要求信号を出力
すると、そのアドレスをデコードし、そのアドレスがメ
モリの領域内のアドレスである場合には、そのアドレス
とリードアクセス要求信号をデータインタフェース回路
に出力して、そのデータインタフェース回路からデータ
を取得するアクセス回路を制御ＬＳＩに内蔵するように
したものである。
【００４０】この発明に係るシステムＬＳＩは、コント
ロール回路がアドレスとライトアクセス要求信号とデー
タを出力すると、そのアドレスをデコードし、そのアド
レスがメモリの領域内のアドレスである場合には、その
アドレスとライトアクセス要求信号とデータを上記デー
タインタフェース回路に出力して、そのデータをメモリ
に格納させるアクセス回路を制御ＬＳＩに内蔵するよう
にしたものである。
ロール回路がアドレスとライトアクセス要求信号とデー
タを出力すると、そのアドレスをデコードし、そのアド
レスがメモリの領域内のアドレスである場合には、その
アドレスとライトアクセス要求信号とデータを上記デー
タインタフェース回路に出力して、そのデータをメモリ
に格納させるアクセス回路を制御ＬＳＩに内蔵するよう
にしたものである。
【００４１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
ステムＬＳＩを示す構成図であり、図において、１はＣ
ＰＵ３等を内蔵するＭＰＵ、２はＭＰＵ１と独立して動
作可能な制御ＬＳＩであるハードディスクコントローラ
（以下、ＨＤＣという）、３はＭＰＵ１のＣＰＵ、４は
ＲＯＭ７又はＳＲＡＭ８に格納されているプログラムコ
ードをリードするコードインタフェース回路（以下、Ｃ
ＩＵという）、５はＲＯＭ７又はＳＲＡＭ８から読み出
したプログラムコードを蓄積するリングバッファ、６は
ＲＯＭ７，ＳＲＡＭ８又はレジスタ９に格納されている
データをリードする一方、データをＲＯＭ７，ＳＲＡＭ
８又はレジスタ９にライトするデータインタフェース回
路（以下、ＤＩＵという）、７はＲＯＭ（メモリ）、８
はＳＲＡＭ（メモリ）、９はレジスタ（メモリ）であ
る。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
ステムＬＳＩを示す構成図であり、図において、１はＣ
ＰＵ３等を内蔵するＭＰＵ、２はＭＰＵ１と独立して動
作可能な制御ＬＳＩであるハードディスクコントローラ
（以下、ＨＤＣという）、３はＭＰＵ１のＣＰＵ、４は
ＲＯＭ７又はＳＲＡＭ８に格納されているプログラムコ
ードをリードするコードインタフェース回路（以下、Ｃ
ＩＵという）、５はＲＯＭ７又はＳＲＡＭ８から読み出
したプログラムコードを蓄積するリングバッファ、６は
ＲＯＭ７，ＳＲＡＭ８又はレジスタ９に格納されている
データをリードする一方、データをＲＯＭ７，ＳＲＡＭ
８又はレジスタ９にライトするデータインタフェース回
路（以下、ＤＩＵという）、７はＲＯＭ（メモリ）、８
はＳＲＡＭ（メモリ）、９はレジスタ（メモリ）であ
る。
【００４２】１０はＨＤＣ２のコントロール回路（以
下、ＨＤＣ＿ＣＵという）、１１はＲＯＭ１３，ＳＲＡ
Ｍ１４，レジスタ１５及びＤＲＡＭ１６をアクセスする
データインタフェース回路、１２はＤＲＡＭ１６を制御
するＤＲＡＭ制御回路（以下、ＤＲＡＭＣという）、１
３はＲＯＭ（メモリ）、１４はＳＲＡＭ（メモリ）、１
５はレジスタ、１６はＤＲＡＭである。
下、ＨＤＣ＿ＣＵという）、１１はＲＯＭ１３，ＳＲＡ
Ｍ１４，レジスタ１５及びＤＲＡＭ１６をアクセスする
データインタフェース回路、１２はＤＲＡＭ１６を制御
するＤＲＡＭ制御回路（以下、ＤＲＡＭＣという）、１
３はＲＯＭ（メモリ）、１４はＳＲＡＭ（メモリ）、１
５はレジスタ、１６はＤＲＡＭである。
【００４３】２１はＣＰＵ３がアドレスを出力すると、
そのアドレスをデコードし、そのアドレスがメモリ（Ｒ
ＯＭ１３，ＳＲＡＭ１４）の領域内のアドレスである場
合には、そのメモリに格納されているプログラムコード
をＣＰＵ３に供給するコードインタフェース回路（以
下、ＣＩＵという）、２２はＲＯＭ１３等から読み出し
たプログラムコードを蓄積するリングバッファである。
なお、ＣＩＵ２１は、基本的にＭＰＵ１のＣＩＵ４と同
じ動作をするが、異なる点は、ＣＩＵ４がＭＰＵ１のメ
モリ（ＲＯＭ７，ＳＲＡＭ８）からプログラムコードを
読み出すのに対して、ＣＩＵ２１はＨＤＣ２のメモリ
（ＲＯＭ１３，ＳＲＡＭ１４）からプログラムコードを
読み出す点である。
そのアドレスをデコードし、そのアドレスがメモリ（Ｒ
ＯＭ１３，ＳＲＡＭ１４）の領域内のアドレスである場
合には、そのメモリに格納されているプログラムコード
をＣＰＵ３に供給するコードインタフェース回路（以
下、ＣＩＵという）、２２はＲＯＭ１３等から読み出し
たプログラムコードを蓄積するリングバッファである。
なお、ＣＩＵ２１は、基本的にＭＰＵ１のＣＩＵ４と同
じ動作をするが、異なる点は、ＣＩＵ４がＭＰＵ１のメ
モリ（ＲＯＭ７，ＳＲＡＭ８）からプログラムコードを
読み出すのに対して、ＣＩＵ２１はＨＤＣ２のメモリ
（ＲＯＭ１３，ＳＲＡＭ１４）からプログラムコードを
読み出す点である。
【００４４】次に動作について説明する。まず、ＭＰＵ
１のＣＰＵ３は、プログラムアドレス分岐時に分岐要求
信号ＲＣＬＲと分岐アドレスＡＤ＿ＣＰＵをＣＩＵ４と
ＣＩＵ２１の両方に出力する。そして、ＣＩＵ４とＣＩ
Ｕ２１は、ＣＰＵ３から分岐アドレスＡＤ＿ＣＰＵを受
けると、分岐アドレスＡＤ＿ＣＰＵをデコードして、そ
のアドレスが自己の受け持つアドレス範囲か否かを判定
する。
１のＣＰＵ３は、プログラムアドレス分岐時に分岐要求
信号ＲＣＬＲと分岐アドレスＡＤ＿ＣＰＵをＣＩＵ４と
ＣＩＵ２１の両方に出力する。そして、ＣＩＵ４とＣＩ
Ｕ２１は、ＣＰＵ３から分岐アドレスＡＤ＿ＣＰＵを受
けると、分岐アドレスＡＤ＿ＣＰＵをデコードして、そ
のアドレスが自己の受け持つアドレス範囲か否かを判定
する。
【００４５】もし、そのアドレスがＭＰＵ１のメモリ
（ＲＯＭ７，ＳＲＡＭ８）の領域内にあれば、以後、Ｃ
ＩＵ４が動作して、ＣＩＵ２１は動作しないことにな
る。一方、そのアドレスがＨＤＣ２のメモリ（ＲＯＭ１
３，ＳＲＡＭ１４）の領域内にあれば、以後、ＣＩＵ２
１が動作し、ＣＩＵ４は動作しないことになる。この実
施の形態１では、ＣＩＵ２１が動作する場合について述
べる。
（ＲＯＭ７，ＳＲＡＭ８）の領域内にあれば、以後、Ｃ
ＩＵ４が動作して、ＣＩＵ２１は動作しないことにな
る。一方、そのアドレスがＨＤＣ２のメモリ（ＲＯＭ１
３，ＳＲＡＭ１４）の領域内にあれば、以後、ＣＩＵ２
１が動作し、ＣＩＵ４は動作しないことになる。この実
施の形態１では、ＣＩＵ２１が動作する場合について述
べる。
【００４６】そして、ＣＩＵ２１は、分岐アドレスＡＤ
＿ＣＰＵの値が自己の受け持つアドレス範囲である場合
には、分岐アドレスＡＤ＿ＣＰＵの値をＨＤＣ２のアド
レスバス（アドレスバスは、ＨＤＣ２のバス群に含まれ
るものとする）に出力するとともに、コード読み出し信
号をＨＤＣ２のバス（バスは、ＨＤＣ２のバス群に含ま
れるものとする）に出力する。
＿ＣＰＵの値が自己の受け持つアドレス範囲である場合
には、分岐アドレスＡＤ＿ＣＰＵの値をＨＤＣ２のアド
レスバス（アドレスバスは、ＨＤＣ２のバス群に含まれ
るものとする）に出力するとともに、コード読み出し信
号をＨＤＣ２のバス（バスは、ＨＤＣ２のバス群に含ま
れるものとする）に出力する。
【００４７】そして、ＨＤＣ２のメモリ（ＲＯＭ１３又
はＳＲＡＭ１４）は、ＣＩＵ２１からコード読み出し信
号を受けると、分岐アドレスＡＤ＿ＣＰＵで指定される
番地に格納されたプログラムコードをＨＤＣ２のデータ
バス（データバスは、ＨＤＣ２のバス群に含まれるもの
とする）に出力する。
はＳＲＡＭ１４）は、ＣＩＵ２１からコード読み出し信
号を受けると、分岐アドレスＡＤ＿ＣＰＵで指定される
番地に格納されたプログラムコードをＨＤＣ２のデータ
バス（データバスは、ＨＤＣ２のバス群に含まれるもの
とする）に出力する。
【００４８】そして、ＣＩＵ２１は、ＨＤＣ２のメモリ
がプログラムコードをデータバスに出力すると、データ
バスからプログラムコードを取得し、そのプログラムコ
ードをリングバッファ２２に蓄積する。ただし、ＣＩＵ
２１のプログラムコードの読み出し動作は、ＨＤＣ２の
データインタフェース回路１１と同一の動作方式とす
る。これにより、ＨＤＣ２のメモリに対して、ＣＩＵ２
１は最適にアクセスすることができる。
がプログラムコードをデータバスに出力すると、データ
バスからプログラムコードを取得し、そのプログラムコ
ードをリングバッファ２２に蓄積する。ただし、ＣＩＵ
２１のプログラムコードの読み出し動作は、ＨＤＣ２の
データインタフェース回路１１と同一の動作方式とす
る。これにより、ＨＤＣ２のメモリに対して、ＣＩＵ２
１は最適にアクセスすることができる。
【００４９】そして、ＣＩＵ２１は、リングバッファ２
２に空きがある限り、ＨＤＣ２のバス群に出力するアド
レスの値を自動的にインクリメントして、メモリ（ＲＯ
Ｍ１３又はＳＲＡＭ１４）に対する読み出し動作を繰り
返し実行する（以下、かかる動作を「コード先取り動
作」と称する）。
２に空きがある限り、ＨＤＣ２のバス群に出力するアド
レスの値を自動的にインクリメントして、メモリ（ＲＯ
Ｍ１３又はＳＲＡＭ１４）に対する読み出し動作を繰り
返し実行する（以下、かかる動作を「コード先取り動
作」と称する）。
【００５０】また、ＣＩＵ２１は、上記の「コード先取
り動作」とは独立して、ＣＰＵ３にプログラムコードを
与える動作を実行する（以下、「コード出力動作」と称
する）。即ち、ＣＩＵ２１は、ＣＰＵ３からコード要求
信号ＲＯＰＣを受けると、リングバッファ２２に蓄積さ
れているプログラムコードのうち、最古のプログラムコ
ードから順番に所定の分だけＣＰＵ３に出力する。
り動作」とは独立して、ＣＰＵ３にプログラムコードを
与える動作を実行する（以下、「コード出力動作」と称
する）。即ち、ＣＩＵ２１は、ＣＰＵ３からコード要求
信号ＲＯＰＣを受けると、リングバッファ２２に蓄積さ
れているプログラムコードのうち、最古のプログラムコ
ードから順番に所定の分だけＣＰＵ３に出力する。
【００５１】そして、ＣＰＵ３は、ＣＩＵ２１からプロ
グラムコードを受けると、そのプログラムコードをデコ
ードし、そのプログラムコードが意味する命令を実行す
る。ＣＩＵ２１が、以上の「コード先取り動作」と「コ
ード出力動作」を並列的に処理していくことによって、
ＣＰＵ３は、ＨＤＣ２内のメモリ（ＲＯＭ１３，ＳＲＡ
Ｍ１４）に格納されているプログラムコードを獲得し、
命令を実行していくことができる。
グラムコードを受けると、そのプログラムコードをデコ
ードし、そのプログラムコードが意味する命令を実行す
る。ＣＩＵ２１が、以上の「コード先取り動作」と「コ
ード出力動作」を並列的に処理していくことによって、
ＣＰＵ３は、ＨＤＣ２内のメモリ（ＲＯＭ１３，ＳＲＡ
Ｍ１４）に格納されているプログラムコードを獲得し、
命令を実行していくことができる。
【００５２】ここで、特記しておきたいのは以下の点で
ある。従来例におけるＣＰＵ３のＣＩＵ４を介したＨＤ
Ｃ２のメモリ（ＲＯＭ１３，ＳＲＡＭ１４）に対するプ
ログラムコードの読み出しに比べて、この実施の形態１
におけるＣＰＵ３のＣＩＵ２１を介したＨＤＣ２のメモ
リ（ＲＯＭ１３，ＳＲＡＭ１４）に対するプログラムコ
ードの読み出しの方が早くなる点である。
ある。従来例におけるＣＰＵ３のＣＩＵ４を介したＨＤ
Ｃ２のメモリ（ＲＯＭ１３，ＳＲＡＭ１４）に対するプ
ログラムコードの読み出しに比べて、この実施の形態１
におけるＣＰＵ３のＣＩＵ２１を介したＨＤＣ２のメモ
リ（ＲＯＭ１３，ＳＲＡＭ１４）に対するプログラムコ
ードの読み出しの方が早くなる点である。
【００５３】その理由は、ＨＤＣ２のメモリ（ＲＯＭ１
３，ＳＲＡＭ１４）に対するＣＩＵ２１のインタフェー
ス方式をデータインタフェース回路１１と同一として、
プログラムコードの取り込みを高速化する一方、ＣＩＵ
２１からＣＰＵ３にプログラムコードを出力するインタ
フェース方式をＭＰＵ１のＣＩＵ４の方式と同一にした
からである。
３，ＳＲＡＭ１４）に対するＣＩＵ２１のインタフェー
ス方式をデータインタフェース回路１１と同一として、
プログラムコードの取り込みを高速化する一方、ＣＩＵ
２１からＣＰＵ３にプログラムコードを出力するインタ
フェース方式をＭＰＵ１のＣＩＵ４の方式と同一にした
からである。
【００５４】以上で明らかなように、この実施の形態１
によれば、ＣＰＵ３がアドレスを出力すると、そのアド
レスをデコードし、そのアドレスがメモリ（ＲＯＭ１
３，ＳＲＡＭ１４）の領域内のアドレスである場合に
は、そのメモリに格納されているプログラムコードをＣ
ＰＵ３に供給するＣＩＵ２１をＨＤＣ２に内蔵するよう
に構成したので、ＣＰＵ３がＨＤＣ２のメモリからプロ
グラムコードを高速に読み出すことができる効果を奏す
る。
によれば、ＣＰＵ３がアドレスを出力すると、そのアド
レスをデコードし、そのアドレスがメモリ（ＲＯＭ１
３，ＳＲＡＭ１４）の領域内のアドレスである場合に
は、そのメモリに格納されているプログラムコードをＣ
ＰＵ３に供給するＣＩＵ２１をＨＤＣ２に内蔵するよう
に構成したので、ＣＰＵ３がＨＤＣ２のメモリからプロ
グラムコードを高速に読み出すことができる効果を奏す
る。
【００５５】実施の形態２．上記実施の形態１では、Ｃ
ＩＵ２１をＤＲＡＭＣ１２と別個に設置するものについ
て示したが、図２に示すように、ＣＩＵ２１が、ＤＲＡ
Ｍ１６を制御するＤＲＡＭＣ１２を内蔵するようにして
もよい。
ＩＵ２１をＤＲＡＭＣ１２と別個に設置するものについ
て示したが、図２に示すように、ＣＩＵ２１が、ＤＲＡ
Ｍ１６を制御するＤＲＡＭＣ１２を内蔵するようにして
もよい。
【００５６】これにより、ＣＩＵ２１は、ＤＲＡＭＣ１
２を制御することにより、ＤＲＡＭ１６に格納されたプ
ログラムコードも読み出して、リングバッファ２２に蓄
積することができる。よって、ＭＰＵ１のＣＰＵ３は、
特別な回路を付加することなく、ＨＤＣ２のＤＲＡＭ１
６に格納されたプログラムコードを高速に読み出すこと
ができる効果を奏する。
２を制御することにより、ＤＲＡＭ１６に格納されたプ
ログラムコードも読み出して、リングバッファ２２に蓄
積することができる。よって、ＭＰＵ１のＣＰＵ３は、
特別な回路を付加することなく、ＨＤＣ２のＤＲＡＭ１
６に格納されたプログラムコードを高速に読み出すこと
ができる効果を奏する。
【００５７】実施の形態３．図３はこの発明の実施の形
態３によるシステムＬＳＩを示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。２３はＨＤＣ＿ＣＵ１０がアドレスと
リード要求信号（アクセス要求信号）を出力すると、そ
のアドレスをデコードし、そのアドレスがＭＰＵ１のメ
モリ（ＲＯＭ７，ＳＲＡＭ８，レジスタ９）の領域内の
アドレスである場合には、そのアドレスとデータリード
要求信号ＲＤＲ＿ＨＤＣ（アクセス要求信号）をＤＩＵ
６に出力して、そのＤＩＵ６からデータを取得する一
方、ＨＤＣ＿ＣＵ１０がアドレスとライト要求信号（ア
クセス要求信号）とデータを出力すると、そのアドレス
をデコードし、そのアドレスがＭＰＵ１のメモリ（ＲＯ
Ｍ７，ＳＲＡＭ８，レジスタ９）の領域内のアドレスで
ある場合には、そのアドレスとデータライト要求信号Ｒ
ＤＷ＿ＨＤＣ（アクセス要求信号）とデータをＤＩＵ６
に出力して、そのデータをメモリ（ＲＯＭ７，ＳＲＡＭ
８又はレジスタ９）に格納させるデータアクセス要求信
号発生回路（アクセス回路）である。
態３によるシステムＬＳＩを示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。２３はＨＤＣ＿ＣＵ１０がアドレスと
リード要求信号（アクセス要求信号）を出力すると、そ
のアドレスをデコードし、そのアドレスがＭＰＵ１のメ
モリ（ＲＯＭ７，ＳＲＡＭ８，レジスタ９）の領域内の
アドレスである場合には、そのアドレスとデータリード
要求信号ＲＤＲ＿ＨＤＣ（アクセス要求信号）をＤＩＵ
６に出力して、そのＤＩＵ６からデータを取得する一
方、ＨＤＣ＿ＣＵ１０がアドレスとライト要求信号（ア
クセス要求信号）とデータを出力すると、そのアドレス
をデコードし、そのアドレスがＭＰＵ１のメモリ（ＲＯ
Ｍ７，ＳＲＡＭ８，レジスタ９）の領域内のアドレスで
ある場合には、そのアドレスとデータライト要求信号Ｒ
ＤＷ＿ＨＤＣ（アクセス要求信号）とデータをＤＩＵ６
に出力して、そのデータをメモリ（ＲＯＭ７，ＳＲＡＭ
８又はレジスタ９）に格納させるデータアクセス要求信
号発生回路（アクセス回路）である。
【００５８】次に動作について説明する。この実施の形
態３は、ＨＤＣ２がデータアクセス要求信号発生回路２
３を内蔵する点で従来例と相違するが、データアクセス
要求信号発生回路２３を内蔵することにより、ＨＤＣ２
のＨＤＣ＿ＣＵ１０は、ＭＰＵ１のＤＩＵ６を介して、
ＭＰＵ１のメモリ（ＲＯＭ７，ＳＲＡＭ８，レジスタ
９）に格納されているデータを高速に読み出すことがで
きるとともに、データをＭＰＵ１のメモリ（ＲＯＭ７，
ＳＲＡＭ８，レジスタ９）に高速に書き込むことができ
る。
態３は、ＨＤＣ２がデータアクセス要求信号発生回路２
３を内蔵する点で従来例と相違するが、データアクセス
要求信号発生回路２３を内蔵することにより、ＨＤＣ２
のＨＤＣ＿ＣＵ１０は、ＭＰＵ１のＤＩＵ６を介して、
ＭＰＵ１のメモリ（ＲＯＭ７，ＳＲＡＭ８，レジスタ
９）に格納されているデータを高速に読み出すことがで
きるとともに、データをＭＰＵ１のメモリ（ＲＯＭ７，
ＳＲＡＭ８，レジスタ９）に高速に書き込むことができ
る。
【００５９】最初に、ＨＤＣ２のＨＤＣ＿ＣＵ１０がＭ
ＰＵ１のレジスタ９に格納されているデータ読み出す動
作について説明する（以下の読み出し動作は、ＲＯＭ
７，ＳＲＡＭ８からデータを読み出す場合と同様であ
る）。
ＰＵ１のレジスタ９に格納されているデータ読み出す動
作について説明する（以下の読み出し動作は、ＲＯＭ
７，ＳＲＡＭ８からデータを読み出す場合と同様であ
る）。
【００６０】まず、ＨＤＣ＿ＣＵ１０は、ＭＰＵ１のレ
ジスタ９を指すアドレスとリード要求信号をデータイン
タフェース回路１１とデータアクセス要求信号発生回路
２３に出力する。ただし、ＨＤＣ＿ＣＵ１０とデータイ
ンタフェース回路１１とデータアクセス要求信号発生回
路２３を接続するバス群のデータ形式やタイミングは、
通常、ＨＤＣ＿ＣＵ１０がＨＤＣ２のメモリ（ＲＯＭ１
３，ＳＲＡＭ１４，レジスタ１５，ＤＲＡＭ１６）から
データをリードする時に、データインタフェース回路１
１に出力するものと同一である。
ジスタ９を指すアドレスとリード要求信号をデータイン
タフェース回路１１とデータアクセス要求信号発生回路
２３に出力する。ただし、ＨＤＣ＿ＣＵ１０とデータイ
ンタフェース回路１１とデータアクセス要求信号発生回
路２３を接続するバス群のデータ形式やタイミングは、
通常、ＨＤＣ＿ＣＵ１０がＨＤＣ２のメモリ（ＲＯＭ１
３，ＳＲＡＭ１４，レジスタ１５，ＤＲＡＭ１６）から
データをリードする時に、データインタフェース回路１
１に出力するものと同一である。
【００６１】そして、データアクセス要求信号発生回路
２３は、ＨＤＣ＿ＣＵ１０からレジスタ９を指すアドレ
スとリード要求信号を受けると、そのアドレスをデコー
ドして、そのアドレスがＭＰＵ１のメモリ（ＲＯＭ７，
ＳＲＡＭ８，レジスタ９）の領域内にあるか否かを判定
する。
２３は、ＨＤＣ＿ＣＵ１０からレジスタ９を指すアドレ
スとリード要求信号を受けると、そのアドレスをデコー
ドして、そのアドレスがＭＰＵ１のメモリ（ＲＯＭ７，
ＳＲＡＭ８，レジスタ９）の領域内にあるか否かを判定
する。
【００６２】ここで、もし、そのアドレスがＭＰＵ１の
メモリ（ＲＯＭ７，ＳＲＡＭ８，レジスタ９）の領域内
にあれば、以後、データアクセス要求信号発生回路２３
が動作して、データインタフェース回路１１は動作しな
いことになる。一方、そのアドレスがＨＤＣ２のメモリ
（ＲＯＭ１３，ＳＲＡＭ１４，レジスタ１５，ＤＲＡＭ
１６）の領域内にあれば、以後、データインタフェース
回路１１が動作し、データアクセス要求信号発生回路２
３は動作しないことになる。
メモリ（ＲＯＭ７，ＳＲＡＭ８，レジスタ９）の領域内
にあれば、以後、データアクセス要求信号発生回路２３
が動作して、データインタフェース回路１１は動作しな
いことになる。一方、そのアドレスがＨＤＣ２のメモリ
（ＲＯＭ１３，ＳＲＡＭ１４，レジスタ１５，ＤＲＡＭ
１６）の領域内にあれば、以後、データインタフェース
回路１１が動作し、データアクセス要求信号発生回路２
３は動作しないことになる。
【００６３】そして、データアクセス要求信号発生回路
２３は、ＨＤＣ＿ＣＵ１０からレジスタ９を指すアドレ
スを受けた場合には、そのアドレスをアドレスバスＡＤ
＿ＣＰＵ＿ＨＤＣに出力すると同時に、データリード要
求信号ＲＤＲ＿ＨＤＣをＤＩＵ６に出力する。
２３は、ＨＤＣ＿ＣＵ１０からレジスタ９を指すアドレ
スを受けた場合には、そのアドレスをアドレスバスＡＤ
＿ＣＰＵ＿ＨＤＣに出力すると同時に、データリード要
求信号ＲＤＲ＿ＨＤＣをＤＩＵ６に出力する。
【００６４】そして、ＤＩＵ６は、レジスタ９を指すア
ドレスとデータリード要求信号ＲＤＲ＿ＨＤＣを受ける
と、ＡＤ＿ＣＰＵ，ＲＤＲ，ＲＤＷ及びＤ＿ＢＵＳの使
用を伴う動作を実行していない限り、レジスタ９を指す
アドレスをデータアドレスバスＤ＿ＡＤに出力し、デー
タ読み出し信号ＤＲＥを出力する（図８を参照）。
ドレスとデータリード要求信号ＲＤＲ＿ＨＤＣを受ける
と、ＡＤ＿ＣＰＵ，ＲＤＲ，ＲＤＷ及びＤ＿ＢＵＳの使
用を伴う動作を実行していない限り、レジスタ９を指す
アドレスをデータアドレスバスＤ＿ＡＤに出力し、デー
タ読み出し信号ＤＲＥを出力する（図８を参照）。
【００６５】なお、ＤＩＵ６が動作中である場合、また
は、データアクセス要求信号発生回路２３からのデータ
リード要求信号ＲＤＲ＿ＨＤＣと同時に、ＣＰＵ３から
アクセス要求を受けた場合、ＤＩＵ６は、ＣＰＵ３のデ
ータアクセスを優先して実行する。ＣＰＵ３のデータア
クセス期間中、データアクセス要求信号発生回路２３
は、レジスタ９を指すアドレスとデータリード要求信号
ＲＤＲ＿ＨＤＣの出力を継続する。そして、ＣＰＵ３の
一連のデータアクセスが終了すると、ＤＩＵ６は、デー
タアクセス要求信号発生回路２３の要求に答えて、レジ
スタ９を指すアドレスをデータアドレスバスＤ＿ＡＤに
出力し、データ読み出し信号ＤＲＥを出力する。
は、データアクセス要求信号発生回路２３からのデータ
リード要求信号ＲＤＲ＿ＨＤＣと同時に、ＣＰＵ３から
アクセス要求を受けた場合、ＤＩＵ６は、ＣＰＵ３のデ
ータアクセスを優先して実行する。ＣＰＵ３のデータア
クセス期間中、データアクセス要求信号発生回路２３
は、レジスタ９を指すアドレスとデータリード要求信号
ＲＤＲ＿ＨＤＣの出力を継続する。そして、ＣＰＵ３の
一連のデータアクセスが終了すると、ＤＩＵ６は、デー
タアクセス要求信号発生回路２３の要求に答えて、レジ
スタ９を指すアドレスをデータアドレスバスＤ＿ＡＤに
出力し、データ読み出し信号ＤＲＥを出力する。
【００６６】そして、レジスタ９は、レジスタ９を指す
アドレスとデータ読み出し信号ＤＲＥを受けると、格納
しているデータ（ＨＤＣ２が必要とするデータ）をデー
タバスＤＢに出力する（図８を参照）。そして、ＤＩＵ
６は、レジスタ９がデータをデータバスＤＢに出力する
と、一旦、データバスＤＢからデータを取得して（図８
を参照）、そのデータをバスＤ＿ＢＵＳ＿ＨＤＣに出力
することにより、そのデータをデータアクセス要求信号
発生回路２３に供給する。また、その際、ＤＩＵ６は、
アクセス完了識別信号ＨＤＣ＿ＡＣＫをデータアクセス
要求信号発生回路２３に出力する。
アドレスとデータ読み出し信号ＤＲＥを受けると、格納
しているデータ（ＨＤＣ２が必要とするデータ）をデー
タバスＤＢに出力する（図８を参照）。そして、ＤＩＵ
６は、レジスタ９がデータをデータバスＤＢに出力する
と、一旦、データバスＤＢからデータを取得して（図８
を参照）、そのデータをバスＤ＿ＢＵＳ＿ＨＤＣに出力
することにより、そのデータをデータアクセス要求信号
発生回路２３に供給する。また、その際、ＤＩＵ６は、
アクセス完了識別信号ＨＤＣ＿ＡＣＫをデータアクセス
要求信号発生回路２３に出力する。
【００６７】そして、データアクセス要求信号発生回路
２３は、ＤＩＵ６からアクセス完了識別信号ＨＤＣ＿Ａ
ＣＫを受けると、データリードの完了が解るので、レジ
スタ９を指すアドレスとデータリード要求信号ＲＤＲ＿
ＨＤＣの出力を停止し、ＤＩＵ６によりバスＤ＿ＢＵＳ
＿ＨＤＣに出力されたデータを取得する。そして、デー
タアクセス要求信号発生回路２３は、バスＤ＿ＢＵＳ＿
ＨＤＣからデータを取得すると、そのデータをＨＤＣ＿
ＣＵ１０に出力する。この時点で、ＨＤＣ＿ＣＵ１０
は、ＭＰＵ１のレジスタ９からデータを読み出せたこと
になる。
２３は、ＤＩＵ６からアクセス完了識別信号ＨＤＣ＿Ａ
ＣＫを受けると、データリードの完了が解るので、レジ
スタ９を指すアドレスとデータリード要求信号ＲＤＲ＿
ＨＤＣの出力を停止し、ＤＩＵ６によりバスＤ＿ＢＵＳ
＿ＨＤＣに出力されたデータを取得する。そして、デー
タアクセス要求信号発生回路２３は、バスＤ＿ＢＵＳ＿
ＨＤＣからデータを取得すると、そのデータをＨＤＣ＿
ＣＵ１０に出力する。この時点で、ＨＤＣ＿ＣＵ１０
は、ＭＰＵ１のレジスタ９からデータを読み出せたこと
になる。
【００６８】次に、ＨＤＣ２のＨＤＣ＿ＣＵ１０がＭＰ
Ｕ１のレジスタ９にデータを書き込む動作について説明
する（以下の書き込み動作は、ＲＯＭ７，ＳＲＡＭ８に
データを書き込む場合と同様である）。
Ｕ１のレジスタ９にデータを書き込む動作について説明
する（以下の書き込み動作は、ＲＯＭ７，ＳＲＡＭ８に
データを書き込む場合と同様である）。
【００６９】まず、ＨＤＣ＿ＣＵ１０は、ＭＰＵ１のレ
ジスタ９を指すアドレスとライト要求信号と所望の書き
込みデータをデータインタフェース回路１１とデータア
クセス要求信号発生回路２３に出力する。ただし、ＨＤ
Ｃ＿ＣＵ１０とデータインタフェース回路１１とデータ
アクセス要求信号発生回路２３を接続するバス群のデー
タ形式やタイミングは、通常、ＨＤＣ＿ＣＵ１０がＨＤ
Ｃ２のメモリ（ＲＯＭ１３，ＳＲＡＭ１４，レジスタ１
５，ＤＲＡＭ１６）にデータをライトする時に、データ
インタフェース回路１１に出力するものと同一である。
ジスタ９を指すアドレスとライト要求信号と所望の書き
込みデータをデータインタフェース回路１１とデータア
クセス要求信号発生回路２３に出力する。ただし、ＨＤ
Ｃ＿ＣＵ１０とデータインタフェース回路１１とデータ
アクセス要求信号発生回路２３を接続するバス群のデー
タ形式やタイミングは、通常、ＨＤＣ＿ＣＵ１０がＨＤ
Ｃ２のメモリ（ＲＯＭ１３，ＳＲＡＭ１４，レジスタ１
５，ＤＲＡＭ１６）にデータをライトする時に、データ
インタフェース回路１１に出力するものと同一である。
【００７０】そして、データアクセス要求信号発生回路
２３は、ＨＤＣ＿ＣＵ１０からレジスタ９を指すアドレ
スとライト要求信号とデータを受けると、そのアドレス
をデコードして、そのアドレスがＭＰＵ１のメモリ（Ｒ
ＯＭ７，ＳＲＡＭ８，レジスタ９）の領域内にあるか否
かを判定する。
２３は、ＨＤＣ＿ＣＵ１０からレジスタ９を指すアドレ
スとライト要求信号とデータを受けると、そのアドレス
をデコードして、そのアドレスがＭＰＵ１のメモリ（Ｒ
ＯＭ７，ＳＲＡＭ８，レジスタ９）の領域内にあるか否
かを判定する。
【００７１】ここで、もし、そのアドレスがＭＰＵ１の
メモリ（ＲＯＭ７，ＳＲＡＭ８，レジスタ９）の領域内
にあれば、以後、データアクセス要求信号発生回路２３
が動作して、データインタフェース回路１１は動作しな
いことになる。一方、そのアドレスがＨＤＣ２のメモリ
（ＲＯＭ１３，ＳＲＡＭ１４，レジスタ１５，ＤＲＡＭ
１６）の領域内にあれば、以後、データインタフェース
回路１１が動作し、データアクセス要求信号発生回路２
３は動作しないことになる。
メモリ（ＲＯＭ７，ＳＲＡＭ８，レジスタ９）の領域内
にあれば、以後、データアクセス要求信号発生回路２３
が動作して、データインタフェース回路１１は動作しな
いことになる。一方、そのアドレスがＨＤＣ２のメモリ
（ＲＯＭ１３，ＳＲＡＭ１４，レジスタ１５，ＤＲＡＭ
１６）の領域内にあれば、以後、データインタフェース
回路１１が動作し、データアクセス要求信号発生回路２
３は動作しないことになる。
【００７２】そして、データアクセス要求信号発生回路
２３は、ＨＤＣ＿ＣＵ１０からレジスタ９を指すアドレ
スを受けた場合には、そのアドレスをアドレスバスＡＤ
＿ＣＰＵ＿ＨＤＣに出力すると同時に、データライト要
求信号ＲＤＷ＿ＨＤＣをＤＩＵ６に出力する。また、そ
の際、所望の書き込みデータをバスＤ＿ＢＵＳ＿ＨＤＣ
（Ｄ＿ＢＵＳ＿ＨＤＣは双方向バスとする）。
２３は、ＨＤＣ＿ＣＵ１０からレジスタ９を指すアドレ
スを受けた場合には、そのアドレスをアドレスバスＡＤ
＿ＣＰＵ＿ＨＤＣに出力すると同時に、データライト要
求信号ＲＤＷ＿ＨＤＣをＤＩＵ６に出力する。また、そ
の際、所望の書き込みデータをバスＤ＿ＢＵＳ＿ＨＤＣ
（Ｄ＿ＢＵＳ＿ＨＤＣは双方向バスとする）。
【００７３】そして、ＤＩＵ６は、レジスタ９を指すア
ドレスとデータライト要求信号ＲＤＷ＿ＨＤＣとデータ
を受けると、ＡＤ＿ＣＰＵ，ＲＤＲ，ＲＤＷ及びＤ＿Ｂ
ＵＳの使用を伴う動作を実行していない限り、レジスタ
９を指すアドレスをデータアドレスバスＤ＿ＡＤに出力
すると同時に、書き込みデータをデータバスＤＢに出力
し、また、データ書き込み信号ＤＷＥをレジスタ９に出
力する（図９を参照）。
ドレスとデータライト要求信号ＲＤＷ＿ＨＤＣとデータ
を受けると、ＡＤ＿ＣＰＵ，ＲＤＲ，ＲＤＷ及びＤ＿Ｂ
ＵＳの使用を伴う動作を実行していない限り、レジスタ
９を指すアドレスをデータアドレスバスＤ＿ＡＤに出力
すると同時に、書き込みデータをデータバスＤＢに出力
し、また、データ書き込み信号ＤＷＥをレジスタ９に出
力する（図９を参照）。
【００７４】なお、ＤＩＵ６が動作中である場合、また
は、データアクセス要求信号発生回路２３からのデータ
ライト要求信号ＲＤＷ＿ＨＤＣと同時に、ＣＰＵ３から
アクセス要求を受けた場合、ＤＩＵ６は、ＣＰＵ３のデ
ータアクセスを優先して実行する。ＣＰＵ３のデータア
クセス期間中、データアクセス要求信号発生回路２３
は、レジスタ９を指すアドレスとデータライト要求信号
ＲＤＷ＿ＨＤＣの出力を継続する。そして、ＣＰＵ３の
一連のデータアクセスが終了すると、ＤＩＵ６は、デー
タアクセス要求信号発生回路２３の要求に答えて、レジ
スタ９を指すアドレスをデータアドレスバスＤ＿ＡＤに
出力し、データ書き込み信号ＤＷＥを出力し、書き込み
データをデータバスＤＢに出力する。
は、データアクセス要求信号発生回路２３からのデータ
ライト要求信号ＲＤＷ＿ＨＤＣと同時に、ＣＰＵ３から
アクセス要求を受けた場合、ＤＩＵ６は、ＣＰＵ３のデ
ータアクセスを優先して実行する。ＣＰＵ３のデータア
クセス期間中、データアクセス要求信号発生回路２３
は、レジスタ９を指すアドレスとデータライト要求信号
ＲＤＷ＿ＨＤＣの出力を継続する。そして、ＣＰＵ３の
一連のデータアクセスが終了すると、ＤＩＵ６は、デー
タアクセス要求信号発生回路２３の要求に答えて、レジ
スタ９を指すアドレスをデータアドレスバスＤ＿ＡＤに
出力し、データ書き込み信号ＤＷＥを出力し、書き込み
データをデータバスＤＢに出力する。
【００７５】そして、レジスタ９は、レジスタ９を指す
アドレスと、書き込みデータと、データ書き込み信号Ｄ
ＷＥを受けると、データバスＤＢから書き込みデータを
取得して格納する。
アドレスと、書き込みデータと、データ書き込み信号Ｄ
ＷＥを受けると、データバスＤＢから書き込みデータを
取得して格納する。
【００７６】これにより、書き込みデータの格納が完了
するが、ＤＩＵ６は、データ書き込み信号ＤＷＥの出力
が完了すると（図９を参照）、レジスタ９に対するデー
タの書き込みが完了したものと判断し、アクセス完了識
別信号ＨＤＣ＿ＡＣＫをデータアクセス要求信号発生回
路２３に出力する。
するが、ＤＩＵ６は、データ書き込み信号ＤＷＥの出力
が完了すると（図９を参照）、レジスタ９に対するデー
タの書き込みが完了したものと判断し、アクセス完了識
別信号ＨＤＣ＿ＡＣＫをデータアクセス要求信号発生回
路２３に出力する。
【００７７】そして、データアクセス要求信号発生回路
２３は、ＤＩＵ６からアクセス完了識別信号ＨＤＣ＿Ａ
ＣＫを受けると、データライトの完了が解るので、レジ
スタ９を指すアドレスとデータライト要求信号ＲＤＷ＿
ＨＤＣとＤ＿ＢＵＳ＿ＨＤＣの出力を停止する。
２３は、ＤＩＵ６からアクセス完了識別信号ＨＤＣ＿Ａ
ＣＫを受けると、データライトの完了が解るので、レジ
スタ９を指すアドレスとデータライト要求信号ＲＤＷ＿
ＨＤＣとＤ＿ＢＵＳ＿ＨＤＣの出力を停止する。
【００７８】最後に強調しておきたいのは以下の点であ
る。ＨＤＣ２がＭＰＵ１のメモリを直接読み出す（書き
込む）方法として、容易に考えつくのが、ＭＰＵのメモ
リに対するデータインタフェース回路をＨＤＣ２内に設
ける方法である。この方法の場合、ＭＰＵ１のＤＩＵ６
と同等の回路規模のデータインタフェース回路をＨＤＣ
２内に設ける必要があるので、チップ面積が増大する。
る。ＨＤＣ２がＭＰＵ１のメモリを直接読み出す（書き
込む）方法として、容易に考えつくのが、ＭＰＵのメモ
リに対するデータインタフェース回路をＨＤＣ２内に設
ける方法である。この方法の場合、ＭＰＵ１のＤＩＵ６
と同等の回路規模のデータインタフェース回路をＨＤＣ
２内に設ける必要があるので、チップ面積が増大する。
【００７９】一方、実施の形態３（図３）の構成は、従
来例（図４）の構成にデータアクセス要求信号発生回路
２３を追加したものであるが、データアクセス要求信号
発生回路２３は、ＤＩＵ６と比べて小規模回路であるの
で、チップ面積の増加は比較的少なくてすむ。
来例（図４）の構成にデータアクセス要求信号発生回路
２３を追加したものであるが、データアクセス要求信号
発生回路２３は、ＤＩＵ６と比べて小規模回路であるの
で、チップ面積の増加は比較的少なくてすむ。
【００８０】データアクセス要求信号発生回路２３の回
路規模が小規模である理由は、データアクセスに必要な
信号（アドレス、データ、書き込み要求、読み出し要
求）は元々図４のバス群に揃っているので、データアク
セス時のデータアクセス要求信号発生回路２３の役割
は、バス群から受け取ったデータをＤＩＵ６に対して、
ほぼ、そのままの形で出力して、ＤＩＵ６からアクセス
完了識別信号ＨＤＣ＿ＡＣＫが返ってくるまで保持する
ことぐらいだからである（データアクセス要求信号発生
回路２３の動作の単純さに比べて、ＤＩＵ６はメモリア
クセスの複雑なバスタイミングを制御しなければならな
いので、ＤＩＵ６の回路規模は大きくなる）。よって、
この実施の形態３によれば、小規模な回路を従来例に追
加するだけで、ＨＤＣ２がＭＰＵ１のメモリに対して、
直接的にアクセスすることができる。
路規模が小規模である理由は、データアクセスに必要な
信号（アドレス、データ、書き込み要求、読み出し要
求）は元々図４のバス群に揃っているので、データアク
セス時のデータアクセス要求信号発生回路２３の役割
は、バス群から受け取ったデータをＤＩＵ６に対して、
ほぼ、そのままの形で出力して、ＤＩＵ６からアクセス
完了識別信号ＨＤＣ＿ＡＣＫが返ってくるまで保持する
ことぐらいだからである（データアクセス要求信号発生
回路２３の動作の単純さに比べて、ＤＩＵ６はメモリア
クセスの複雑なバスタイミングを制御しなければならな
いので、ＤＩＵ６の回路規模は大きくなる）。よって、
この実施の形態３によれば、小規模な回路を従来例に追
加するだけで、ＨＤＣ２がＭＰＵ１のメモリに対して、
直接的にアクセスすることができる。
【００８１】
【発明の効果】以上のように、この発明によれば、ＣＰ
Ｕがアドレスを出力すると、そのアドレスをデコード
し、そのアドレスがメモリの領域内のアドレスである場
合には、そのメモリに格納されているプログラムコード
をＣＰＵに供給するコードインタフェース回路を制御Ｌ
ＳＩに内蔵するように構成したので、ＣＰＵがＨＤＣの
メモリからプログラムコードを高速に読み出すことがで
きる効果がある。
Ｕがアドレスを出力すると、そのアドレスをデコード
し、そのアドレスがメモリの領域内のアドレスである場
合には、そのメモリに格納されているプログラムコード
をＣＰＵに供給するコードインタフェース回路を制御Ｌ
ＳＩに内蔵するように構成したので、ＣＰＵがＨＤＣの
メモリからプログラムコードを高速に読み出すことがで
きる効果がある。
【００８２】この発明によれば、コードインタフェース
回路が、制御ＬＳＩ内のＤＲＡＭを制御するＤＲＡＭ制
御回路を内蔵するように構成したので、特別な回路を付
加することなく、ＨＤＣのＤＲＡＭに格納されたプログ
ラムコードを高速に読み出すことができる効果がある。
回路が、制御ＬＳＩ内のＤＲＡＭを制御するＤＲＡＭ制
御回路を内蔵するように構成したので、特別な回路を付
加することなく、ＨＤＣのＤＲＡＭに格納されたプログ
ラムコードを高速に読み出すことができる効果がある。
【００８３】この発明によれば、コントロール回路がア
ドレスとリードアクセス要求信号を出力すると、そのア
ドレスをデコードし、そのアドレスがメモリの領域内の
アドレスである場合には、そのアドレスとリードアクセ
ス要求信号をデータインタフェース回路に出力して、そ
のデータインタフェース回路からデータを取得するアク
セス回路を制御ＬＳＩに内蔵するように構成したので、
制御ＬＳＩがＭＰＵのメモリからデータを高速に読み出
すことができる効果がある。
ドレスとリードアクセス要求信号を出力すると、そのア
ドレスをデコードし、そのアドレスがメモリの領域内の
アドレスである場合には、そのアドレスとリードアクセ
ス要求信号をデータインタフェース回路に出力して、そ
のデータインタフェース回路からデータを取得するアク
セス回路を制御ＬＳＩに内蔵するように構成したので、
制御ＬＳＩがＭＰＵのメモリからデータを高速に読み出
すことができる効果がある。
【００８４】この発明によれば、コントロール回路がア
ドレスとライトアクセス要求信号とデータを出力する
と、そのアドレスをデコードし、そのアドレスがメモリ
の領域内のアドレスである場合には、そのアドレスとラ
イトアクセス要求信号とデータを上記データインタフェ
ース回路に出力して、そのデータをメモリに格納させる
アクセス回路を制御ＬＳＩに内蔵するように構成したの
で、制御ＬＳＩがデータをＭＰＵのメモリに高速に書き
込むことができる効果がある。
ドレスとライトアクセス要求信号とデータを出力する
と、そのアドレスをデコードし、そのアドレスがメモリ
の領域内のアドレスである場合には、そのアドレスとラ
イトアクセス要求信号とデータを上記データインタフェ
ース回路に出力して、そのデータをメモリに格納させる
アクセス回路を制御ＬＳＩに内蔵するように構成したの
で、制御ＬＳＩがデータをＭＰＵのメモリに高速に書き
込むことができる効果がある。
【図１】 この発明の実施の形態１によるシステムＬＳ
Ｉを示す構成図である。
Ｉを示す構成図である。
【図２】 この発明の実施の形態２によるシステムＬＳ
Ｉを示す構成図である。
Ｉを示す構成図である。
【図３】 この発明の実施の形態３によるシステムＬＳ
Ｉを示す構成図である。
Ｉを示す構成図である。
【図４】 従来のシステムＬＳＩを示す構成図である。
【図５】 従来のシステムＬＳＩの動作を示すフローチ
ャートである。
ャートである。
【図６】 従来のシステムＬＳＩの動作を示すフローチ
ャートである。
ャートである。
【図７】 ＣＩＵ４によるプログラムコードの読み出し
タイミングを示すタイミング図である。
タイミングを示すタイミング図である。
【図８】 ＤＩＵ６によるデータの読み出しタイミング
を示すタイミング図である。
を示すタイミング図である。
【図９】 ＤＩＵ６によるデータの書き込みタイミング
を示すタイミング図である。
を示すタイミング図である。
１ ＭＰＵ、２ ＨＤＣ（制御ＬＳＩ）、３ ＣＰＵ、
７，１３ ＲＯＭ（メモリ）、８，１４ ＳＲＡＭ（メ
モリ）、９ レジスタ（メモリ）、１０ ＨＤＣ＿ＣＵ
（コントロール回路）、１２ ＤＲＡＭＣ（ＤＲＡＭ制
御回路）、１６ＤＲＡＭ、２１ ＣＩＵ（コードインタ
フェース回路）、２３ データアクセス要求信号発生回
路（アクセス回路）。
７，１３ ＲＯＭ（メモリ）、８，１４ ＳＲＡＭ（メ
モリ）、９ レジスタ（メモリ）、１０ ＨＤＣ＿ＣＵ
（コントロール回路）、１２ ＤＲＡＭＣ（ＤＲＡＭ制
御回路）、１６ＤＲＡＭ、２１ ＣＩＵ（コードインタ
フェース回路）、２３ データアクセス要求信号発生回
路（アクセス回路）。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年３月１０日（１９９９．３．１
０）
０）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 植木 浩 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 伊藤 栄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 酒井 達也 神奈川県藤沢市桐原町１番地 日本アイ・ ビー・エム株式会社藤沢事業所内 (72)発明者 村上 昌之 神奈川県藤沢市桐原町１番地 日本アイ・ ビー・エム株式会社藤沢事業所内 Ｆターム(参考） 5B033 AA01 DB02 DB12 5B062 AA03 CC01 DD02 DD05 EE09 5F038 DF01 DF04 DF05 DF06 DF14 EZ20
Claims (4)
- 【請求項１】 ＣＰＵを内蔵するＭＰＵと、メモリを内
蔵する制御ＬＳＩとを搭載するシステムＬＳＩにおい
て、上記ＣＰＵがアドレスを出力すると、そのアドレス
をデコードし、そのアドレスが上記メモリの領域内のア
ドレスである場合には、そのメモリに格納されているプ
ログラムコードを上記ＣＰＵに供給するコードインタフ
ェース回路を制御ＬＳＩに内蔵することを特徴とするシ
ステムＬＳＩ。 - 【請求項２】 コードインタフェース回路は、制御ＬＳ
Ｉ内のＤＲＡＭを制御するＤＲＡＭ制御回路を内蔵する
ことを特徴とする請求項１記載のシステムＬＳＩ。 - 【請求項３】 メモリを内蔵するとともに、そのメモリ
の領域内のアドレスとアクセス要求信号を受けると、そ
のメモリからデータを読み込むデータインタフェース回
路を内蔵するＭＰＵと、コントロール回路を内蔵する制
御ＬＳＩとを搭載するシステムＬＳＩにおいて、上記コ
ントロール回路がアドレスとリードアクセス要求信号を
出力すると、そのアドレスをデコードし、そのアドレス
が上記メモリの領域内のアドレスである場合には、その
アドレスとリードアクセス要求信号を上記データインタ
フェース回路に出力して、そのデータインタフェース回
路からデータを取得するアクセス回路を制御ＬＳＩに内
蔵することを特徴とするシステムＬＳＩ。 - 【請求項４】 メモリを内蔵するとともに、そのメモリ
の領域内のアドレスとライトアクセス要求信号とデータ
を受けると、そのメモリにデータを書き込むデータイン
タフェース回路を内蔵するＭＰＵと、コントロール回路
を内蔵する制御ＬＳＩとを搭載するシステムＬＳＩにお
いて、上記コントロール回路がアドレスとライトアクセ
ス要求信号とデータを出力すると、そのアドレスをデコ
ードし、そのアドレスが上記メモリの領域内のアドレス
である場合には、そのアドレスとアクセス要求信号とデ
ータを上記データインタフェース回路に出力して、その
データを上記メモリに格納させるアクセス回路を制御Ｌ
ＳＩに内蔵することを特徴とするシステムＬＳＩ。
Priority Applications (2)
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|---|---|---|---|
| JP10328328A JP2000155751A (ja) | 1998-11-18 | 1998-11-18 | システムｌｓｉ |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10328328A JP2000155751A (ja) | 1998-11-18 | 1998-11-18 | システムｌｓｉ |
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|---|---|---|---|
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1998
- 1998-11-18 JP JP10328328A patent/JP2000155751A/ja active Pending
-
1999
- 1999-04-06 US US09/286,299 patent/US6356976B1/en not_active Expired - Fee Related
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