JP4419067B2 - ディジタルインターフェースを有する半導体装置、メモリ素子及びメモリモジュール - Google Patents

Description

パソコンなどの情報処理機器に用いられる、プロセッサやメモリなど機能回路間を接続するためのバス接続技術、及びその構成要素に係り、特にデジタル信号インターフェースにおける低ジッタを実現する半導体装置に関する。

装置内のプロセッサやメモリなどの機能回路間でディジタルデータ転送を行う場合、データ転送に掛かる物理的部位は２つに分けられる。すなわち、機能回路を実現する半導体素子（以下ＬＳＩ）とＬＳＩ間を接続する伝送線路であり、これらを纏めてインターフェースと呼んでいる。装置の高性能化にはこのインターフェースの高速化が不可欠であるが、伝搬線路の物理的制約により高速化が困難になってきている。

例えば、図３のように２つのＬＳＩ１４と１６間でデータ転送を行う場合、データバス配線１５の高周波での誘電損失、或いは表皮効果で波形鈍りが生じる。図４に鈍った波形の例を示す。図４は送信側のＬＳＩからデータ信号３２０のようなバイナリデータをドライバ１４から出力されるとする。波形３２１はレシーバ１６の入力端子に到達した波形であり、これがレシーバ１６の入力波形となる。そして、レシーバ１６は波形３２１を受信して矩形パルスに戻す。この波形を３２２で示した。ここで波形３２２は送信パルス３２０に対して、波形の幅が大きく変わる。これは以下の理由による。

今、ＬからＨへ、ＨからＬへと矩形波がドライブされ、データが受信レシーバ１６に到達した波形３２１は先の効果により鈍りを示す。例えば、ＬからＨへと立ち上がりパルスを送信する場合、配線を伝わってきた波形３２１では鈍りが生じて、信号は１サイクル中に完全にＨの電圧に立ち上がれない、或いは別な表現で、完全に充電されない事になる。そのため、次のサイクルが始まる時間になっても完全に充電されていない電圧のままになる。

高速化されたデータ転送では、その充電が完了するより前に次のデータが送信されることとなり、そのため、受信レシーバ１６の入力波形３２１はデータの電圧波形が前のサイクルのデータにより異なることとなる。これをデータ・パターン依存性、或いは符号間干渉（ＩＳＩ：Inter Symbol Interference）と呼ばれており、高速化の一つの課題となっていた。

これは、受信側のＬＳＩにとっては、データの確定に必要な時間幅であるセットアップ時間と、ホールド時間が短くなることを示している。受信の閾値電圧をＶＲＥＦ０とすると、これを横切る時刻がＴ１、Ｔ２、Ｔ３、Ｔ４．．．でデータパターンによりばらつくことになる。このバラツキがジッタと呼ばれる物であり、これが大きい場合データ確定に必要な時間幅（データウィンドウ）が確保できずデータ転送の失敗率が大きくなる。すなわち、波形鈍りにより、より高速なデータ転送ができないことになる。
これを回避するため特許文献１、２に示すような従来技術がある。

図３の様なバス接続されたデータ配線で、バイナリ信号を送信する際に、実データを第１サイクルから出すのではなく、少し待って（電圧が充分下がるのを待って）データを送信することで、ジッタによるエラーを回避している。また、一つのビット列が続く場合は
データの逆符号を送信するためにジッタが低減できていた。

特許文献２で示すように、データパターンにより低下するジッタをドライバのタイミングを調整することでジッタを低減させていた。すなわち、現在のサイクルのデータと１つ前のサイクルのデータとを比較し、異なる場合は、高周波遅延回路（ＨＦ）、同じ場合は低周波遅延回路（ＬＦ）を現在のサイクルのデータに加算してデータウィンドウを広げていた。これにより、ドライバ側のジッタは低減することができるが、レシーバ側のジッタは低減することができていない。また、高周波遅延回路の遅延量と低周波遅延回路の遅延量を決定する開示はない。

特許文献２で開示されている技術を用いる場合、連続した２ビット間のデータパターンによる依存性を調整することはできるが、３ビット以上のデータパターン依存性の遅延量を調整することができなかった。

また、ＬＳＩ間の伝送線路の状態が予め分かっているなら該高周波遅延回路の遅延量と低周波遅延回路の遅延量をＬＳＩの設計段階で決定することができるが、該ＬＳＩが複数の装置に用いられる場合には、該遅延量を一意に決定することはできない。なぜならば、ジッタ調整用に必要とされる遅延量は伝送線路の実装状況により、それは装置毎に異なるためである。

米国特許第６、５７７、６８７号明細書（Dana Hall、et al.,"Method for Transmitting Data over a Data Bus with Minimized Digital Inter-Symbol Interference",USP 6,577,687 B2 Jun.,2003） 米国特許第５、９５３、５２１号明細書(Sanjay Dabral.et. al.,"Data-Pattern Induced Skew Reducer", USP 5,953,521, Sep., 1999)

本発明が解決しようとする課題は、インターフェースのレシーバにて、データパターンに依存するジッタを低減することにある。そして、低減するための遅延量の設定を装置毎に調整できるように自動的に調整可能なＬＳＩを提供することにある。

データパターン依存ジッタは、前の状態がどの様であったかで予測可能であるので、レシーバにて受け取ったデータの状態を保持しこの保持された状態と、入力されたデータとから該入力データの取り込みタイミングを調整する。

また、実装形態に依存する遅延量を決定するためのレシーバ内の調整機構として、ドライバから１サイクル間隔のパルスデータ、２サイクル間隔のパルスデータをテストパターンとして送受信する。パルス幅の異なるパルスの立上りと立下がり時間差から系に最適な遅延量を求める自動調整機構を持つ。

先の手段の様にレシーバは構成されるため、レシーバに到達したデータパターン依存ジッタを低減できることになる。これにより、更にデータの高速化が可能となる。
また、自動遅延調整回路機構によりジッタ低減するための遅延量の設定が可能なため、ケーブル長など装置毎に異なる状態の伝送線路であっても自動的に遅延量を調整できるので、装置依存のない汎用インターフェースを持つＬＳＩを提供することができる。

以下に図面を用いて、実施の形態を詳細に説明する。

第１の実施例を図１を用いて説明する。

１００は本発明のジッタ調整回路機能を有する入力回路（デスキュー・レシーバ）であり、伝送線路に接続されたデータ信号２０とクロック信号（φ）２１０を入力とし、データ信号２０はクロック信号２１０で同期を取られ出力信号２０１として出力される。

デスキューレシーバ１００は、差動コンパレータ１０、ラッチ１１、遅延制御回路１２、および遅延可変回路１３からなる。

データ信号２０は、差動コンパレータ１０に入力され参照電圧（ＶＲＥＦ０）と比較され、その大小に応じて”０”と”１”がレシーバ出力信号２００に出力される。レシーバ出力信号２００は、ラッチ１１と遅延制御回路１２に入力され、ラッチ１１は遅延制御回路１２の信号により遅延量を計算され遅延可変回路１３により遅延されたクロック信号２０３が入力される。

遅延クロック信号２０３は、遅延可変回路１３によりクロック信号（φ）２１０に対して遅延量が加減算される。この遅延可変回路１３は、遅延制御回路１２の出力信号２０２により遅延時間を調整される。遅延制御回路１２はレシーバ出力信号２００と同期出力信号２０１を入力として、遅延制御信号２０２を出力する。
遅延制御回路１２と遅延可変回路１３の組合せで図２の様な遅延ΔＴｉに対応した制御を行う。

図２は、各種データ信号２０の入力波形、クロック２１０、ラッチ信号２０３等を示しており、横軸は時間、縦軸は電圧である。データ信号２０の入力信号は３０１〜３０５の５本が重ね合わされて描かれている。
波形３０１は時刻Ｔ０以前の入力データパターンが連続したＬであり、その後、Ｈが時刻Ｔ６まで続いた波形である。ここで、点線で示した時刻Ｔ０〜Ｔ５はジッタ調整回路機能を有する入力回路１００に入力されたデータのサイクルを示す。なお、対象としている範囲で連続したデータパターンをＬ＊と表すと、波形３０１のデータパターン（．．．ＬＬＬＬＨＨＨ．．．）は（Ｌ＊Ｈ＊）と記述できる。
波形３０２は、時刻Ｔ０以前がＬであり、１サイクルのみＨとなり、その後時刻Ｔ２以降はＬとなる。このデータパターンは（Ｌ＊ＨＬ＊）と表せる。

同様に波形３０３は２サイクルＨが続く（Ｌ＊ＨＨＬ＊）で表され、波形３０４は３サイクル連続Ｈが続く（Ｌ＊ＨＨＨＬ＊）、波形３０５は４サイクルＨが続く（Ｌ＊ＨＨＨＨＬ＊）で表されるデータパターンに対応する波形である。図２では波形３０１〜３０５のうち、データパターンが同じ部分は同じ軌線を描くので重なって表現されている。
波形３０１は時刻Ｔ０以降Ｈ状態であり伝送線路の鈍りのため、おおよそ充電曲線を描く。もちろん、伝送線路上のインピーダンスミスマッチに起因する反射やクロストークも重畳されるが、良く設計された伝送線路の場合、これらの反射・クロストークノイズは小さいが、そうであっても高周波での誘電損失や表皮効果による波形鈍りは大きく受端波形は３０１のように鈍る。
完全に立ち上がる前にあるいは充電される前にデータが変化すると次サイクルの波形軌線が大きく変わる。図２の波形３０２は、波形３０１の充電中途の位置からＬが始まるので、参照電圧ＶＲＥＦ０を横切る時間が波形３０１に比べて早くなっている。波形３０１のＶＲＥＦ０を横切る時間を基準にとると各波形３０２〜３０５にはＶＲＥＦ０を横切る時間に時間差が有ることが分かる。この時間差を、波形３０２〜３０５に対してそれぞれΔＴ１〜ΔＴ４（或いはΔＴｉ）と表す。

図２の２１０は、図１のクロック信号であり、２００−１〜２００−３はレシーバ１０の出力波形であり、それぞれ入力データは（１）Ｌ＊ＨＬ＊，（２）Ｌ＊ＨＨ＊Ｌ，（３）Ｌ＊ＨＨＨＬ＊に対応している。
ここでレシーバ１０の遅延時間は無視できるものとして書いてある。２０３−１〜２０３−３はクロック信号２１０を遅延可変回路１３と遅延制御回路１２で入力データパターンに従った遅延量を持つ遅延クロック信号であり、ラッチ１１は該信号２０３−１〜２０３−３に従いデータをラッチする。

図１の遅延制御回路１２と遅延可変回路１３は、図２において、波形３０２〜３０５に対して、ΔＴ１〜ΔＴ４の時間差を調整し、遅延クロック信号２０３−１〜２０３−３等を生成するように動作する。ここで、ΔＴ１〜ΔＴ４は、データパターン差によるタイミング取り込み時間の時間差で、予め遅延制御回路１２が有している時定数である。

次にデータ取り込みのための遅延クロック２０３の具体的な生成方法を説明する。

当初のクロック２１０はＴ０〜Ｔ６に同期している。

入力データ２０が
（１）Ｌ＊Ｈ＊Ｌ＊入力（波形３０２）に対して
この入力データに対するレシーバ１０の出力波形は２００−１である。Ｔ０サイクル（Ｔ０〜Ｔ１）におけるレシーバ出力２００−１に対して、遅延制御回路１２は遅延可変回路１３に対してｋ×ΔＴ１早めるように機能し、ラッチ１１は該可変遅延のクロック信号２０３−１で取り込む。ここで、ｋは０．５などの適切な定数である。またこの２０３−１には、実線と点線があるが、実線は対象データサイクルで確定された信号であり、点線は未確定の信号を意味する。この様に動作することで、Ｔ０サイクルでＨのデータを取る再に安定したセットアップ、ホールド時間を確保することができる。
（２）（Ｌ＊ＨＨＬ＊）入力（波形３０３）に対して
この入力データに対するレシーバ出力１０の出力波形は２００−２である。Ｔ１サイクル（Ｔ１〜Ｔ２）おける波形レシーバ出力２００−２に対して、遅延制御回路１２は遅延可変回路１３に対してｋ×ΔＴ２早めるように機能し、ラッチ１１は該可変遅延のクロック信号２０３−２で取り込む。この様に動作することで、Ｔ１サイクルで安定してＨのデータを取る際に、安定したホールド時間を確保することができる。

（３）（Ｌ＊ＨＨＨＬ＊）入力（波形３０４）に対して
同様に入力データがＬ＊ＨＨＨＬ＊のへ記３０４に対しては、Ｔ２サイクル（Ｔ２〜Ｔ３）でラッチ１１の取り込みタイミングを遅延可変回路１３を用いてｋ×ΔＴ３早める様に動作する。この様に動作することで、Ｔ２サイクルでＨのデータを取る際に、安定したホールド時間を確保することができる。

このように動作することで、Ｌ＊からのいかなるデータパターンであっても、タイミングウィンドウを広げ、データを余裕を持ってラッチすることができ、結果として高速化を可能にする。

同様に、（Ｈ＊ＬＨ＊）のような立下がりに於いても同様の効果を示す。ここでＨ＊は連続するＨデータ状態を言う。図には記載されていない送信ＬＳＩが良く設計されている場合、該ＬＳＩのドライバの出力インピーダンスがＬとＨ共にほぼ同じと見なすことができ、信号振幅は立上りと立下がりで同じにできるので、遅延制御回路１２と遅延可変回路１３は極性を除いて同じように動作できる。
このように、遅延制御回路１２と遅延可変回路１３が動作すればジッタ調整回路機能を有する入力回路１００は（Ｌ＊Ｈ）や（Ｈ＊Ｌ）の様な前サイクルのデータに関わらずデータを取り込めることになり、これらの入力データに対してジッタを低減できることになる。

図５にこの働きをする遅延制御回路１２の構成を示す。
遅延制御回路１２には、レシーバ出力信号２００、同期出力信号２０１が入力される。そして、内部処理された後、遅延制御信号２０２を出力する。

今、転送が開始されてからｎサイクル目の入力信号に対してジッタの低減する場合を考える。ｎサイクルの０か１かの状態をＱｎで表すことにする。同期出力信号２０１には、前（ｎ−１）サイクル目のデータＱｎ−１が保持されており、ｎサイクル目のデータが（ｎ−１）サイクル目のデータと異なるＱｎ≠Ｑｎ−１の時、すなわち立上り或いは立下がりのデータ切り替わりが生じたとき、レシーバ出力信号２００と同期出力信号２０１の論理的排他和（ＸＯＲ）回路１２３は、この切り替わりを検出する。このＸＯＲ回路１２３の出力信号１２５は、ラッチ１２４で保持され、遅延選択回路１２２に入力される。

また、１２１は（ｎ−１）サイクルの電圧保持回路であり、電圧保持回路１２１は８つの電圧状態を保持する。

この動作を説明するために、図６の入力波形を用いる。
図６は、時刻Ｔ０、Ｔ１、Ｔ２．．．という、データ転送のサイクル毎のレシーバに入力される入力波形を示しており、実線３１０は時刻Ｔ０での立上り波形、波線３１１は時刻Ｔ０での立下がり波形を示している。これらの波形は１サイクル後の時刻Ｔ１でも完全にＨ状態になっておらず、時刻Ｔ１、Ｔ２、Ｔ３、Ｔ４の電圧を立上り波形３１０に対して、ｗ１、ｗ２、ｗ３、ｗ４とする。同様に立下がり波形３１１に対してはｕ１、ｕ２、ｕ３、ｕ４とする。この図では切替えから４サイクル後にほぼ信号振幅に充電されることを表しているが、系によりこれより長い場合も短い場合もある。これらの場合は、ｕｉ、ｗｉの状態数が異なることになるが、本発明の本質的な動作は同じである。

ｎサイクル目で遷移が生じる場合、ｎサイクル目の時刻をＴ_n-1とすると、伝送線路が接続された差動コンパレータ１０の入力波形電圧ｖ（ｔ）は、次のように表される。
ａ）初期値（データ転送前の状態）
v(t) = Vol or Voh (t < 0) ・・・・・ (1)
ここで、Ｖｏｌは伝送線路に接続されているドライバのＬ状態出力電圧であり、ＶｏｈはＨ状態出力電圧である。入力波形v(t)はv(T_n-1)に、Ｖｏｌからｗ１の、ないしは、Ｖｏｈからｕ１の信号振幅が重畳されるので、
ｂ）ｎサイクル目の入力電圧v(t)
v(t) = v(T_n-1) + Q'_n-1u(t - T_n-1) v0(t - T_n-1)
(T_n-1< t ≦ Tn) ・・・・・(2)
ここで、v(T_n-1)はｎサイクル目の開始時刻(T_n-1)での入力電圧であり、Q'_n-1は（ｎー１）サイクルとｎサイクルのデータQの微分である。遷移がある場合は｛＋1、 -1}を取り、前者が立上り後者が立下がりを意味する。また、遷移がない場合は"0"となる。そして、v0(t)は、単パルス入力Ｌ＊Ｈ＊に対する立上りパルスの電圧関数である。また、u(t)はユニット関数でその定義は、
ｃ）
u(t) = 1 (t ≧ 0)
= 0 (t < 0) ・・・・・(3)
である。

先のｗｉ、ｕｉ（ｉ＝１、２、３、４）は、立上り（Ｌ＊Ｈ＊）あるいは立下がり（Ｈ＊Ｌ＊）の離散化されたの電圧であるが、前の状態にかかわらずデータ切替え後の振幅が同じであるため、前のデータがｗｉ、ｕｉの何れであっても切替えサイクル後（Ｔｎ）の電圧はｗｉ、ｕｉのいずれかになると近似できる。すなわち、入力電圧は、ｗｉ、ｕｉの８つの状態を持つといえる。

これら８つの状態とその遷移を図７のように整理できる。この図は、遅延制御回路１２内の連続する２つのデータQ_n-1、Q_nに対する遷移関係を示す図であり、これらは図６の８つの状態｛wi、 ui; i={1、2、3、4}}間の遷移に等しい。

丸で囲ったｗｉ、ｕｉが遅延制御回路１２の内部状態であり、矢印はQ'nの値に応じた状態遷移を示す。ここで、Q'nはQnの論理的な微分を表すこととし、遷移がある場合は"1"を、遷移がない場合は"0"を取ることとする。アナログ量の式（２）と同じ記号を用いているが、議論に混乱がないため同じ記号を用いた。

uiは図６のように立下がりに対して、データ切替えが無い場合（Q'n=0）に、u2はu3に、u3はu4へと遷移していく。これらをui→ui+1と表す事にする。u4では次のサイクルが同じデータの場合(Q'n=0)、電圧は変わらないので同じu4に状態遷移する。同様に、wi→wi+1は立上り波形に対するデータ切替えがない(Q'n=0)状態遷移である。w4からの状態遷移は電圧がかわらないので変わらない。

次に、これら状態wi、uiからデータ切替えがある(Q'n=1)の場合を説明する。
切替えの電圧振幅は同じであるため、u1→w4、u2→w3、u3→w2、u4→w1と状態遷移する。その逆も同じ組合せで、w4→u1、w3→u2、w2→u3、w1→u4と状態遷移する。

図７で、括弧()内に書かれているのは、遅延可変回路１３が設定すべき遅延量を示している。すなわち、u1→w4の遷移はΔT1をジッタ低減に必要とするが、これは図２でＬ＊ＨＬ＊の入力波形３０２に対応している。同様にw1→u4も入力波形の極性が異なるだけなので同じΔT1を必要とする。同様に、u2→w3、w2→u3は図２の波形３０３に対応しジッタ低減にはΔT2を必要とする。更に、u3→w2、w3→u2は図２の波形３０４に対応しジッタ低減にはΔT3を必要とする。

以上のように、図６、図７を伝送線路が接続されているレシーバの入力波形の振舞が離散化された状態遷移であると考え、遷移が有限個ありそれぞれの遷移でジッタ低減のために必要な遅延量として説明したが、今後この図６、図７を図１の遅延制御回路１２、遅延可変回路１３の機能仕様とする。すなわち。遅延制御回路１２はその内部に図７で表した８個の状態があり、それぞれの遷移をデータ切替えに応じて状態遷移し、その遷移に対して遅延可変回路１３の遅延量を決定する様に動作することでジッタを低減することができる。

図５に於いて、電圧保持回路１２１は図７の様に状態遷移し（ｎ−１）サイクルの電圧を保持するように動作する。これは、例えば、アナログ的に抵抗Ｒと可変容量Ｃにより、時定数（τ＝ＲＣ）の積分回路とすることで実現できる。なぜならば電圧保持回路１２１の入力は同期出力信号２０１であり、これはラッチ１１がバイナリデータを出力し、これを電圧源として充放電が行われるため、差動コンパレータ１０の入力波形と同じ振舞であるデータパターン依存性を示すことができる。ここで、電圧保持回路１２１の時定数（τ＝ＲＣ）は、図６の入力波形の時定数と同じである必要はない。電圧保持回路１２１は図６の４サイクルでほぼ飽和するような時定数を持ち、それらの状態間が区別できればよいためである。そして、状態監視用のバッファ１２７で安定的に状態を検出する。これは多段のコンパレータで構成が可能である。この様に電圧保持回路１２１は８つの状態を出力する事ができる。

図７で、ジッタ低減に必要な遅延時間量を時間毎に纏めると、
ｄ）
ΔT1 = Q'n ( u1 + w1 )
ΔT2 = Q'n ( u2 + w2 )
ΔT3 = Q'n ( u3 + w3 )
ΔT4 = Q'n ( u4 + w4 )= 0 ・・・・・(4)
となる。この演算を行うのが遅延選択回路１２２である。ここで、Q'nはラッチ１２４で保持されたＸＯＲ回路１２３の出力信号１２５で実現されており、また、括弧()内のデータは電圧保持回路１２１の出力信号１２６で実現されている。これらの出力信号１２５と出力信号１２６の積を取ることで遅延制御信号２０２を生成できる。

以上、図５、図７のように遅延制御回路１２は動作するので、遅延制御回路１２は入力波に応じたジッタ低減量ΔTiを表す遅延制御信号２０２を生成できる。遅延制御回路１２で生成された遅延制御信号２０２は、図１の遅延可変回路１３に入力され遅延制御信号２０２の値に応じた遅延量を発生させる。すなわち、遅延制御信号２０２がΔＴ１に対応した信号の場合、遅延可変回路１３はΔＴ１時間を早める。同様に、遅延制御信号２０２がΔＴ２に対応した信号の場合、遅延可変回路１３はΔＴ２時間を早める。以下同様である。

ここで、時間を早めることは、一般にはできないので一定時間、例えばデータサイクルの半分の時間を予め与えておき、これに対して、ΔＴｉだけ早くすることで時間を早めたような効果を持つ遅延可変回路を構成することができる。この場合、遅延可変回路１３の持つ遅延量はどの場合であっても正の値を持つためである。

遅延可変回路１３のインプリメントは遅延素子を直並列に接続しその段数を制御することで遅延量を可変させてもよいし、遅延制御信号２０２に応じた電圧可変による遅延時間の制御でも同様な働きを行わせることができる。

図８を用いて第２の実施例であるジッタ調整回路機能を有する入力回路１００’を説明する。

図１と同じ構成・機能のブロックには同じ記号を用い説明を省略する。
構成の差は、第１の実施例では、遅延される量がラッチ１１のクロックであったが、本実施例ではデータ信号を遅延させることにある。構成は、差動コンパレータ１０の出力信号２００は、遅延可変回路１３’を介して、ラッチ１１に入力され同期化される。遅延可変回路１３’は、遅延制御回路１２で制御され、遅延制御回路１２は第１の実施例である、図５のように動作する。そのため、遅延制御信号２０２は、データ信号２０の入力データのパターンに応じて遅延調整量を遅延可変回路１３’に伝える。

遅延可変回路１３’は受け取った遅延制御信号２０２に応じた遅延量を発生させる。第１の実施例との差は、本実施例では遅延可変回路１３’は遅延制御信号２０２に応じて信号２００を遅らせるように遅延を持たせる。例えば、遅延制御回路１２で生成された遅延制御信号２０２は、図１の遅延可変回路１３に入力され遅延制御信号２０２の値に応じた遅延量を発生させる。すなわち、遅延制御信号２０２がΔＴ１に対応した信号の場合、遅延可変回路１３はΔＴ１時間を遅らせる。同様に、遅延制御信号２０２がΔＴ２に対応した信号の場合、遅延可変回路１３はΔＴ２時間を遅らせる。以下同様である。遅らせる回路は、第１の実施例と同じく色々な方法で実現可能であり遅延素子の段数切替えでも、電圧可変による遅延調整でも構成可能である。

この様にジッタ調整回路機能を有する入力回路１００’を構成することで、第１の実施例と同じ効果のであるデータ信号２０のデータ依存のあるジッタを低減することができる。また、このデータ依存のサイクルが３サイクル以上であってもそれらの効果によるジッタを低減できる。このため、データのタイミングウィンドウを広く取れ、高速化インターフェースが提供できる。

更に、ラッチ１１用のクロック２１０に内部クロック（φ）を用いることができるので、ラッチ１１と次段のデータ転送に於いて同一のタイミング・ウィンドウを有することができ、第１の実施例に比べてより安定して動作できる。

図９を用いて第３の実施例を説明する。本実施例は、２つのＬＳＩ間のデータ転送に掛かる可変遅延時間の自動制御に関する。送信ＬＳＩ５００から受信ＬＳＩ５０１にデータ信号（ＤＱ）と、ストローブ信号（ＤＱＳ）を送信している。データ信号（ＤＱ）は送信ＬＳＩ５００内のドライバ１４から、配線１５を介して受信ＬＳＩ５０１内のレシーバ１００へと伝送される。データストローブ信号（ＤＱＳ）は送信ＬＳＩ５００内のドライバ１４ａから、配線１５ａを介して受信ＬＳＩ５０１内のレシーバ１００ａへと伝送される。データ信号（ＤＱ）は１ビット当たり１本配線１５を用いるシングルエンドの方式であり、ストローブ信号（ＤＱＳ）は、１ビット当たり２本の配線１５ａを用いる差動信号で有るとする。このため、ＤＱＳ信号のレシーバ１００ａでは入力波形の取り込みはＶＲＥＦ０ではなくて入力波形の交点で取られる。

次に、ジッタ遅延自動調整のフローチャート等を図１０ａ、図１０ｂに示す。
ＬＳＩ５００、５０１に電源投入シーケンス６０１後．初期化シーケンス６０２が動作する。このシーケンスではリセット信号による回路リセットやＤＬＬ調整用のクロック入力、ＬＳＩ内の各レジスタの設定などを行う。これは各ＬＳＩの仕様による。

ステップ６０３でデジッタ位相調整を行う。
ジッタ位相調整ステップ６０３に対応した波形を図１０ｂに示す。

シーケンス６０４に於いて、自動調整用の初期化である遅延量のリセット、パラメータｉの”１”のセットを行う。その後、シーケンス６０５に於いて、自動調整シーケンス開始のためのハンドシェークを行う。図９では記載されていない信号線により、送信ＬＳＩ５００に自動化シーケンスの開始のリクエストを送る。送信ＬＳＩ５００側で準備ができていることのアクノレッジ信号を受信した後、遅延調整シーケンス６０６へと進む。

シーケンス６０６では、図１０ｂ−１の左図のように、送信ＬＳＩ５００のドライバ１４は１サイクル幅を持つパルス（すなわちＬ＊ＨＬ＊）３５０をＤＱ信号線に出力する。この時ドライバ１４ａから繰り返し波形をＤＱＳ信号に出力する。２つのＤＱ信号、ＤＱＳ信号は同期されておりＤＱ信号の切り替わりのタイミング差はどのサイクルでも同じである。

受信ＬＳＩ５０１は、ＤＱ信号を入力回路１００で、ＤＱＳ信号を入力回路１００ａでそれぞれ受信するが、その入力波形３５１は図１０ｂ−１の右図の上のように鈍っている。

シーケンス６０５に於いて、
入力されたＤＱ信号３５１のＤＱＳ信号に対応する立上りと立下がり時の位相差ΔＴ１ｒ、ΔＴ１ｆを測定する。簡単のため、レシーバ１００の出力信号は鈍っている入力波形３５１で代表させた。この測定は、図９には書いていない可変遅延素子の段数をインクリメント或いはデクリメントすることで２つの波形の位相を比較し、その比較結果が同じになるまで１サイクルパルス入力を繰り返すことで為される。

例えば、ＤＱ信号のレシーバ１００の立上りからの可変遅延回路の遅延量を調整し、ＤＱＳ信号用のレシーバ１００ａの立上り信号と位相比較することで、遅延時間差ΔＴ１ｒが求まる。
更に、ＤＱ信号のレシーバ１００の立下がりからの可変遅延回路の遅延量を調整し、ＤＱＳ信号用のレシーバ１００ａの別のサイクルの立上り信号と位相比較することで、遅延時間差ΔＴ１ｆが求まる。

位相差ΔＴ１ｒ、ΔＴ１ｆが求まるとそれが補正すべき遅延量ΔＴ１を次式で求めることができる。
ｅ）
ΔＴ１＝ΔＴ１ｆ−ΔＴ１ｒ ・・・・・(5)
なぜならば、ΔＴ１ｒは（Ｌ＊Ｈ）に対するＤＱ信号の入力回路１００とＤＱＳ信号の入力回路１００ａの遅延時間差であり、これをＬ＊ＨＬの立下がりのΔＴ１ｆが伝送線路１５のデータ依存性を持つ遅延量を含んでいるからである。

ここで、遅延時間測定の方法は幾つかの方法が有り、例えば次のように行うことで為せる。

最小遅延時間が同じ２つの遅延回路を用意し、ＤＱＳ信号用のレシーバ１００ａの立上り信号とＤＱ信号のレシーバ１００の出力時間差ΔＴ１ｒと、ＤＱＳ信号用のレシーバ１００ａの立上り信号とＤＱ信号のレシーバ１００の出力時間差ΔＴ１ｆを遅延時間が同じになるように調整する（シーケンス６０７）。

ΔＴ１ｒと、ΔＴ１ｆの遅延回路の段数を数え、これをｓとｔとすると、ｓ−ｔが求めるべきΔＴ１の遅延情報である。この情報を図１の遅延可変回路１３に設定する。遅延可変回路１３が同じ最小遅延時間からなる可変遅延回路であるならばこの値自体が遅延量を意味する。

同様にｉをインクリメントして、シーケンス６０３に戻る。

ｉ＝２の場合、図１０ｂ−２のように、送信ＬＳＩ５００のドライバ１４から２データサイクル幅を持つパルス（すなわちＬ＊ＨＨＬ＊）３６０を出力する。ドライバ１４ａからは繰り返し波形のＤＱＳ信号を出力されている。２つのＤＱ信号３６０、ＤＱＳ信号は同期されておりＤＱ信号の切り替わりのタイミング差は同じである。

シーケンス６０６で２サイクルのパルスを受信し、シーケンス６０７で受信ＬＳＩ５０１は、ＤＱ信号のＤＱＳ信号に対応する立上りと立下がり時の位相差ΔＴ２ｒ、ΔＴ２ｆを測定する。そして、その差が求まるとそれが補正すべき遅延量ΔＴ２であり、シーケンス６０７で遅延可変回路１３に設定する。このループを４回繰り返す。これにより、ΔＴ１、ΔＴ２、ΔＴ３、ΔＴ４の全てが求められ、遅延可変回路１３に設定された。

ここで、ステップ６０３でデジッタ位相調整は立上りに対して行ったが、立下がりに対して極性が反対のパルスを用いることで遅延量を自動的に求めることができ、また、立下がりの自動調整を行わない場合であっても、ステップ６０３の値を用いることも可能である。これはドライバ１４が立上りと立下がりで出力インピーダンスが対称な場合に有効である。

この様に測定することで、第１の実施例で有る図１の遅延可変回路１３内の遅延量ΔＴｉを自動的に決定することができる。同様に第２の実施例である図８の遅延可変回路１３’内の遅延量ΔＴｉを自動的に決定することができる。

図１１を用いて本実施例を説明する。本実施例はジッタ低減技術をメモリに応用したものである。

メモリモジュール３０には、複数のＤＲＡＭ３２と制御・アドレス信号用（Ｃ／Ａ）のレジスタバッファ３１を搭載している。制御・アドレス信号（Ｃ／Ａ）３５は、レジスタ３１に入力され各ＤＲＡＭ３２に伝送される。レジスタ３１は、クロック信号３７とＣ／Ａ信号３８を出力する。

各ＤＲＡＭ３６内にはデータ入力回路１００が搭載されている。ここで、入力回路１００は実施例１のクロックにジッタ低減用の遅延回路を持たせた構成であっても良いし、実施例２のデータ信号にジッタ低減用の遅延回路を持たせた構成であっても良い。
また、ＤＲＡＭ３２はデータ（ＤＱ）信号３６を用いてここには記載されていないメモリコントローラとデータの読み書きを行っている。

このように構成するために、複数ビットあるＣ／Ａ信号３８であってもジッタを低減できるので高速化に好適であることが分かる。
また、データ信号３６に対してレシーバをＣ／Ａ信号３８と同じくデジッタ入力回路型にすることでデータ信号の高速化にも好適である。

第５の実施例を図１２を用いて説明する。

１０１は、本発明のジッタ調整回路機能を有する入力回路（デスキュー・レシーバ）であり、伝送線路に接続されたデータ信号２０とクロック信号（φ）２１０を入力とし、データ信号２０はクロック信号２１０で同期を取られ出力信号２０１として出力される。

デスキューレシーバ１０１は、差動コンパレータ１０および１１、可変電圧源１７、ラッチ１１、および制御回路１２からなる。

データ信号２０は、差動コンパレータ１０および１１に入力され、その入力信号はそれぞれ、参照電圧（ＶＲＥＦ０）および参照電圧（ＶＲＥＦ１）と比較され、その大小に応じて”０”または”１”がレシーバ出力信号２００および２０９にそれぞれ出力される。ここで、参照電圧（ＶＲＥＦ１）は、可変電圧源により与えられ、その電圧は、制御回路１２からの信号により決定される。データ信号２０が、４パルス以下の連続するＨからＬに変化するデータサイクル領域において、切替えスイッチ１８は、出力信号２０９を選択するように働き、５パルス以上連続のＬ＊あるいはＨ＊から変化するデータサイクル領域では、出力信号２００が選択される。出力信号２０９が切替えスイッチ１８を介して、信号２１１となり、ラッチ１１に入力され、差動コンパレータ１０の出力信号２００がラッチされる。データ信号２０の入力データのパターンに応じた参照電圧調整量は、制御回路１２が決定する。

図１３は、データ信号２０の入力波形を示しており、横軸は時間、縦軸は電圧である。データ信号２０の入力信号は３０１〜３０５の５本が重ね合わされて描かれている。
波形３０１は時刻Ｔ０以前の入力データパターンが連続したＬであり、その後、Ｈが時刻Ｔ６まで続いた波形である。ここで、点線で示した時刻Ｔ０〜Ｔ５はジッタ調整回路機能を有する入力回路１０１に入力されたデータのサイクルを示す。なお、波形３０１のデータパターンを（Ｌ＊Ｈ＊）と記述するのは、実施例１で示した方式に従う。以下同様に、波形３０２等のデータパターンは、（Ｌ＊ＨＬ＊）等と表せる。

図１３において、データ信号２０の５パルス以上連続するＬ＊からの立ち上り波形が参照電圧ＶＲＥＦ０を横切る時間にラッチ入力信号ではＨとなる（１３０１）。そして、波形３０１の充電中途の位置から立ち下がる時は、参照電圧ＶＲＥＦ１を横切る時間の時間差にラッチ入力信号２１１がＬになる（１３０２）。ここで、各波形３０２〜３０５において、ＶＲＥＦ０を横切る時間とＶＲＥＦ１を横切る時間の時間差が有ることが分かる。この時間差を、波形３０２〜３０５に対してそれぞれΔＴ１〜ΔＴ４（或いはΔＴｉ）と表す。

ここで、波形３０２〜３０５の立下がりで、切り替わり時刻からの１サイクル後までの信号振幅は、波形３０１のＴ０からＴ１の振幅とほぼ同じである。

本実施例では、差動コンパレータ１０において、入力されるデータ信号の電圧比較を立ち上がりの際に用いる参照電圧（ＶＲＥＦ０）より低い参照電圧（ＶＲＥＦ１）をデータパターンが立ち下がる際に用いることにより、波形３０２〜３０５のデータパターンの立下がり信号においてそれぞれΔＴ１、ΔＴ２・・・ΔＴ４だけラッチ入力信号２１１のデータのタイミングウィンドウを広げ、高速化を可能にする。また、以上とは逆に３０１が立ち下がりで３０２〜３０５が立ち上がりのときも参照電圧ＶＲＥＦ０より高い参照電圧ＶＲＥＦ１を用いることにより同様にラッチ１１の入力信号のデータウィンドウを広げることができる。

第６の実施例を図１４を用いて説明する。

１０２は、本発明のジッタ調整回路機能を有する入力回路（デスキュー・レシーバ）であり、伝送線路に接続されたデータ信号２０とクロック信号（φ）２１０を入力とし、データ信号２０はクロック信号２１０で同期を取られ出力信号２０１として出力される。

デスキューレシーバ１０２は、差動コンパレータ１０および１１、可変電圧源１７、ラッチ１１、制御回路１２および遅延可変回路１３からなる。

データ信号２０は、差動コンパレータ１０および１１に入力され、その入力信号はそれぞれ、参照電圧（ＶＲＥＦ０）および参照電圧（ＶＲＥＦ１）と比較され、その大小に応じて”０”または”１”がレシーバ出力信号２００および２０９にそれぞれ出力される。ここで、参照電圧（ＶＲＥＦ１）は、可変電圧源により与えられ、その電圧は、遅延制御回路１２からの信号により決定される。データ信号２０が、同じパルスが４以上以下連続するＨからＬに変化するデータサイクル領域において、切替えスイッチ１８は、出力信号２０９を選択するように働き、５パルス以上の連続するＬからＨに変化するデータサイクル領域では、出力信号２００が選択される。次に、ラッチ１１には、切替えスイッチ１８からの出力信号２０９と、前記遅延可変回路１３からの出力信号２０２がラッチ１１に入力され、差動コンパレータ１０あるいは１１の出力信号２００あるいは２０９がラッチされる。データ信号２０の入力データのパターンに応じた参照電圧調整量は、参照電圧（ＶＲＥＦ１）を可変電圧源の制御することにより与えられる。

一方、遅延可変回路１３は、制御回路１２で制御される。遅延制御信号２０２は、データ信号２０の入力データのパターンに応じて遅延調整量を遅延可変回路１３’に伝える。

遅延可変回路１３は、受け取った遅延制御信号２０２に応じた遅延量を発生させる。第５の実施例との差は、さらに第１の実施例で用いた手法の様に、遅延制御信号２０２に応じて所定の時間遅らせたクロック信号をラッチ１１に入力し、時間軸での遅延量調整を付加した点にある。

図１５は、データ信号２０の入力波形を示しており、横軸は時間、縦軸は電圧である。データ信号２０の入力信号は３０１〜３０５の５本が重ね合わされて描かれている。
波形３０１乃至３０５に関する説明は、上述の第５の実施例の場合と同じである。

図１５おいては、立ち上り波形は参照電圧ＶＲＥＦ０を横切る時間を読み出し、波形３０１の充電中途の位置から立ち下がる時は、参照電圧ＶＲＥＦ１を横切る時間を読み出し、この時間差をΔＴｉと表す。以下同様に、各波形３０２〜３０５において、ＶＲＥＦ０を横切る時間とＶＲＥＦ１を横切る時間の時間差が有ることが分かる。この時間差を、波形３０２〜３０５に対してそれぞれΔＴ１〜ΔＴ４（或いはΔＴｉ）と表す。

さらに、本実施例では、第１の実施例と同様に、入力データが（Ｌ＊ＨＬ＊）の波形３０２に対して、Ｔ１サイクルに於いてラッチ１１の取り込みタイミングを遅延可変回路１３を用いてΔＴ１早める様に動作することが付加されている。残りの波形３０２〜３０５に対しても同様である。

第７の実施例を図１６、図１７、図１８、図１９を用いて説明する。
図１６で１０１は、本発明のジッタ調整回路機能を有する入力回路であり、伝送線路に接続されたデータ信号２０とクロック信号（Φ）２１０を入力とし、データ信号２０はクロック信号２１０で同期を取られ出力信号２０１として出力される。

デスキューレシーバ１０１は、差動コンパレータ１０、可変電圧源１７、ラッチ１１、および参照電圧回路１２からなる。

データ信号２０は、差動コンパレータ１０に入力され、その入力信号は参照電圧（ＶＲＥＦ）と比較され、その大小に応じてＨまたはＬがレシーバ出力信号２００にそれぞれ出力される。ここで参照電圧（ＶＲＥＦ）は、可変電圧源１７により与えられ、その電圧は参照電圧制御回路１２からの信号により３つの電圧値ＶＲＥＦ＋、ＶＲＥＦ０、ＶＲＥＦ−から決定される。ここでＶＲＥＦ＋＝ＶＤＤＱ×５／８、ＶＲＥＦ０＝ＶＤＤＱ／２、ＶＲＥＦ−＝ＶＤＤＱ×３／８である。ＶＤＤＱは電源電圧値であり、信号におけるＨレベルの電圧の安定値である。

まず、図１９はＨもしくはＬのうち同じ値が４パルス以上連続した場合に信号で電圧が安定する「４サイクル型」デ−タサイクル時間がデータ信号波形の時定数τと等しい場合のデータ信号波形に対して入力回路が参照電圧制御せずに動作した場合のデータ信号２０と差動コンパレータ１０の出力信号２００の波形である。横軸は時間、縦軸は電圧である。データ信号２０は３０１〜３０８の７本が重ね合わされて描かれている。またそれらに対応するコンパレータ１０の出力信号はそれぞれ１３０１〜１３０８である。この場合は参照電圧をＶＲＥＦ＝ＶＲＥＦ０に固定しており、Ｔ０〜Ｔ２のデータパターン（ＬＨＬ）において、データ幅１３００は非常に狭くなってしまっている。またデ−タ信号２０の時刻Ｔ１におけるＨレベルは参照電圧に対して余裕がほとんどなく、参照電圧のノイズに対する耐性も脆弱である。

さて、図１７は前記「４サイクル型」のデータ信号波形の場合において参照電圧制御回路が出力信号２０１のパターンに応じて参照電圧を決定するための状態遷移図である。状態Ｓ０は４パルス以上Ｌが連続し、データ信号２０が安定した状態である。また状態Ｓ４は４パルス以上Ｈが連続し、データ信号２０が安定した状態である。まず状態Ｓ０を初期状態とする。ここで、参照電制御回路にＬが入力された場合、状態は遷移しない。またＨが入力された場合はＳ１Ｈに遷移する。状態Ｓ１ＨでＬが入力された場合は、状態Ｓ２Ｌに遷移し、Ｈが入力された場合は、状態Ｓ２Ｈに遷移する。状態Ｓ２ＨでＬが入力された場合は、状態Ｓ１Ｌに遷移し、Ｈが入力された場合はＳ３Ｈに遷移する。状態Ｓ３ＨでＬが入力された場合は、状態Ｓ１Ｌに遷移し、Ｈが入力された場合はＳ４に遷移する。状態Ｓ４でＨが入力された場合は遷移せず、Ｌが入力された場合は状態Ｓ１Ｌに遷移する。状態Ｓ１ＬでＨが入力された場合は状態Ｓ２Ｈに遷移し、Ｌが入力された場合は状態Ｓ２Ｌに遷移する。状態Ｓ２ＬでＨが入力された場合は状態Ｓ１Ｈに遷移し、Ｌが入力された場合は状態Ｓ３Ｌに遷移する。状態Ｓ３ＬでＨが入力された場合はＳ１Ｈに遷移し、Ｌが入力された場合は状態Ｓ０に遷移する。そして参照電圧制御回路は各状態に応じて参照電圧を次のように制御する。即ち状態Ｓ０ではＶＲＥＦ＝ＶＲＥＦ−、状態Ｓ１ＨではＶＲＥＦ＝ＶＲＥＦ−、状態Ｓ２ＨではＶＲＥＦ＝ＶＲＥＦ０、状態Ｓ３ＨではＶＲＥＦ＝ＶＲＥＦ０、状態Ｓ４ではＶＲＥＦ＝ＶＲＥＦ＋、状態Ｓ１ＬではＶＲＥＦ＋、状態Ｓ２ＬではＶＲＥＦ＝ＶＲＥＦ０、状態Ｓ３ＬではＶＲＥＦ＝ＶＲＥＦ０とする。なお、各状態における参照電圧の設定に際してはデータサイクルの中心の時刻でデータ信号２０が通過する電圧に近くなるように決められている。

図１８は前記「４サイクル型」のデータ信号２０及びそれに対する差動コンパレータ１０の出力信号２００の波形を示しており、横軸は時間、縦軸は電圧である。図１９と同様にデータ信号２０は３０１〜３０８の７本が重ね合わされて描かれており、それらに対応するコンパレータ１０の出力信号はそれぞれ１３０１〜１３０８である。波形３０１は時刻Ｔ０以前の入力データパターンが連続したＬであり、その後、Ｈが時刻Ｔ４まで続いた波形である。ここで時刻Ｔ０からＴ８はジッタ調整回路機能を有する入力回路１０１に入力されたデータのサイクルを示す。なお、波形３０１のデータパターンを（Ｌ＊Ｈ＊）と記述するのは、実施例１で示した方法に従う。以下同様に、波形３０２等データパターンは、（Ｌ＊ＨＬ＊）等と表せる。Ｔ０〜Ｔ２のデータパターン（ＬＨＬ）において、差動コンパレータはＶＲＥＦ−を参照している。ここで、ＶＲＥＦ−はＴ０〜Ｔ１間の中心の時刻でデータ信号２０が通過するレベルに近く、またＴ１〜Ｔ２間の中心の時刻でデータ信号２０が通過するレベルに近いので、データ幅１３０１としてデータサイクルに近い時間が得られている。さらに、クロック信号２１０をＴ０〜Ｔ８に同期させれば、セットアップ時間、ホールド時間のバランスの取れた安定したデータウィンドウが得られる事がわかる。またデータ信号２０の時間Ｔ１におけるＨレベルは参照電圧ＶＲＥＦ−に対して余裕があり、参照電圧のノイズに対する耐性も持ち合わせている。

第８の実施例を図２０、図２１、図２２、図２３を用いて説明する。図２０はＨもしくはＬのうち同じ値が３パルス以上連続した場合に信号電圧が安定する「３サイクル型」のデータ信号波形の場合において参照電圧制御回路が出力信号２０１のパターンに応じて参照電圧を決定するための状態遷移図である。図２１は「３サイクル型」でデータ信号波形の時定数τでデータサイクル時間Ｔｃｙｃｌｅの７５％に等しい場合のデータ信号２０と差動コンパレータ１０の出力波形を示した図である。図２２はＨもしくはＬのうち同じ値が２パルス以上連続した場合に信号電圧が安定する「２サイクル型」のデータ信号波形の場合において参照電圧制御回路が出力信号２０１のパターンに応じて参照電圧を決定するための状態遷移図である。図２３は「２サイクル型」でデータ信号波形の時定数τがデータサイクル時間Ｔｃｙｃｌｅの５０％に等しい場合のデータ信号２０と差動コンパレータ１０の出力波形を示した図である。いずれも前述した「４サイクル型」と同様にセットアップ時間、ホールド時間のバランスのとれた安定したデータウィンドウが得られる事がわかる。

このようにデータパターンの履歴を使って参照電圧を制御する事により安定したデータウィンドウを得る事即ちジッタを低減する事ができる。

第１の実施例を説明するジッタ調整回路機能を有する入力回路（デスキュー・レシーバ）の図。 図１のレシーバのＬＨＬ入力時の入力波形を示す図。 従来のインターフェース回路図。 データパターン依存性を説明する波形を示す図。 第１の実施例の遅延制御回路１２の説明図。 遅延制御回路内の内部状態に対応した離散化された入力電圧を示す図。 遅延可変回路１３内の状態遷移図。 第２の実施例を説明するジッタ調整回路機能を有する入力回路（デスキュー・レシーバ）の図。 第３の実施例である自動遅延調整回路の配線図。 自動遅延調整回路のフローを示す図。 自動遅延調整回路用パルスの説明図。 第１および第２の実施例をメモリモジュールに応用した第４の実施例を示す図。 第５の実施例を説明するジッタ調整回路機能を有する入力回路（デスキュー・レシーバ）の図。 図１２のレシーバのＬＨＬ入力時の入力波形を示す図。 第６の実施例を説明するジッタ調整回路機能を有する入力回路（デスキュー・レシーバ）の図。 図１４のレシーバのＬＨＬ入力時の入力波形を示す図。 本発明の参照電圧を制御する入力回路の図。 ４サイクル型のデータ信号に対する状態遷移図。 ４サイクル型のデータ信号波形とコンパレータ出力信号を示す図。 従来の４サイクル型のデータ信号波形とコンパレータ出力信号を示す図。 ３サイクル型のデータ信号に対する状態遷移図。 ３サイクル型のデータ信号波形とコンパレータ出力信号を示す図。 ２サイクル型のデータ信号に対する状態遷移図。 ２サイクル型のデータ信号波形とコンパレータ出力信号を示す図。

符号の説明

１０,１１…差動コンパレータ、
１１…ラッチ、
１２…制御回路、
１３，１３’ …遅延可変回路、
１４，１４ａ…ドライバ、
１５，１５ａ…配線、
１６…レシーバ、
１７…可変電圧源
１８…切替えスイッチ
２０，２０ａ…データ信号、
３０…メモリモジュール、
３１…制御・アドレス信号レジスタ、
３２…ＤＲＡＭ、
３５、３８…制御・アドレス信号、
３６…データ（ＤＱ）信号、
３７…ストローブ（ＤＱＳ）信号、
１００，１００’，１００ａ…ジッタ調整回路機能を有する入力回路（デスキュー・レシーバ）、
１０１、１０２…ジッタ調整回路機能を有する入力回路（デスキュー・レシーバ）、
１２２…遅延選択回路、
１２３…ＸＯＲ回路、
１２４…ラッチ、
１２５…ラッチ１２４で保持されたＸＯＲ回路１２３の出力信号(Q'n)、
１２６…電圧保持回路１２１の出力信号、
２００…レシーバ出力信号、
２０１…同期出力信号、
２０２…遅延制御信号、
２０３…遅延されたクロック信号、
２１０…クロック信号（φ）、
３０１〜３０５…伝送線路により鈍った波形、
３１０…立上り波形、
３１１…立下り波形、
３２０…バイナリデータの例、
３２１…伝送線路により鈍った波形、
３２２…レシーバで復調されたジッタの含むデータ、
３５０，３６０，３７０…自動遅延調整用の送信バイナリデータ、
３５１，３６１，３７１…自動遅延調整用の入力波形、
５００…送信ＬＳＩ、
５０１…受信ＬＳＩ、
６０１〜６０７…自動遅延調整シーケンス、
１３０１…データ幅、
１３０１〜１３０８…コンパレータ１０からの出力信号、
ＤＱ…データ信号、
ＤＱＳ…データストローブ信号、
ＶＲＥＦ０…参照電圧、
ＶＲＥＦ１…参照電圧、
ＶＯＬ…ドライバのＬ出力電圧、
ＶＯＨ…ドライバのＨ出力電圧、
ｕ１〜ｕ４…遅延可変回路１３の内部状態、
ｗ１〜ｗ４…遅延可変回路１３の内部状態、
ΔＴ１〜ΔＴ４…データパターンに応じた遅延調整量。

Claims (11)

1. ディジタルデータを受信するレシーバ回路を有する半導体装置であって、
   前記レシーバ回路は、入力された前記ディジタルデータを基準電圧と比較しバイナリデータを出力する差動コンパレータと、前記差動コンパレータからの出力をクロック信号に応じて取り込んで出力信号を出すラッチと、前記差動コンパレータからの出力信号と前記ラッチの出力信号に基き遅延量を決定する遅延制御回路と、前記遅延制御回路の出力信号を受けて前記ラッチへ信号を送る遅延可変回路とからなり、
   前記ラッチは、前記遅延制御回路からの遅延量情報に基づき、前記遅延可変回路により出力される遅延されたクロック信号をトリガとして前記差動コンパレータの出力を取り込むことを特徴とする半導体装置。
2. 前記遅延制御回路は、前記差動コンパレータの出力信号と前記ラッチの出力信号に基き、前記ディジタルデータの切替えを検出し切替え信号を生成するデータ切替え検出手段と、
   前記ラッチの出力信号を用いて、データサイクル毎の前記半導体装置に入力される前記ディジタルデータの入力波形の電圧を保持する電圧保持手段とを有し、
   前記電圧保持手段からの状態信号と前記データ切替え検出手段からの前記切替え信号との積を取ることにより遅延可変信号を生成することを特徴とする請求項１に記載の半導体装置。
3. 前記電圧保持機能は、抵抗と容量を含む１次回路により構成されることを特徴とする請求項２に記載の半導体装置。
4. ディジタルデータを受信するレシーバ回路を有する半導体装置であって、
   前記レシーバ回路は、入力された前記ディジタルデータを基準電圧と比較しバイナリデータを出力する差動コンパレータと、クロック信号に応じて出力信号を出力するラッチと、前記差動コンパレータからの出力信号と前記ラッチの出力信号に基き遅延量を決定する遅延制御回路と、前記遅延制御回路の出力信号を受けて前記ラッチへ信号を送る遅延可変回路とからなり、
   前記コンパレータの出力信号は、前記遅延制御回路からの遅延情報に基づき前記遅延可変回路により遅延され、前記遅延された前記コンパレータの出力信号を、前記ラッチへクロック信号トリガタイミングで取り込むことを特徴とする半導体装置。
5. 前記遅延制御回路は、前記差動コンパレータの出力信号と前記ラッチの出力信号に基き、前記ディジタルデータの切替えを検出し切替え信号を生成するデータ切替え検出手段と、
   前記ラッチの出力信号を用いて、データサイクル毎の前記半導体装置に入力される前記ディジタルデータの入力波形の電圧を保持する電圧保持手段とを有し、
   前記電圧保持手段からの状態信号と前記データ切替え検出手段からの前記切替え信号との積を取ることにより遅延可変信号を生成することを特徴とする請求項４に記載の半導体装置。
6. 前記電圧保持機能は、抵抗と容量を含む１次回路により構成されることを特徴とする請求項５に記載の半導体装置。
7. ジッタ低減用自動調整用のシーケンスを有する半導体装置において、
   前記半導体装置に有限のデータサイクルの幅を持つパルス信号と、前記パルス信号と同期したストローブ信号が入力され、
   前記ストローブ信号を用いて前記パルス信号の立上り時間と、前記パルスの立下り時間との差を計測し求めた遅延差時間を、前記遅延可変回路へ入力する遅延量として前記遅延可変回路に設定することを特徴とする請求項１乃至６のいずれかに一に記載の半導体装置。
8. ジッタ低減用自動調整用のシーケンスを有する半導体装置において、
   前記半導体装置に有限のデータサイクルの幅を持つパルス信号と、前記パルス信号と同期したストローブ信号が入力され、
   前記シーケンスにおけるｉ番目の動作状態をパラメータｉで識別する時、
   前記半導体装置にパラメータｉのデータサイクル幅を持つパルス信号と、前記パルス信号と同期した前記ストローブ信号が入力され、前記ストローブ信号を用いて前記パルス信号の立上り時間と、前記パルスの立下がり時間との差を計測し、計測された前記時間の差を前記遅延可変回路のｉ番目の遅延量として前記遅延制御回路に設定し、
   ｉを１からｎまで繰り返して遅延量調整を行なうことを特徴とする請求項１乃至６のいずれかに一に記載の半導体装置。
9. 複数のＤＲＡＭと、
   前記複数のＤＲＡＭに信号線により接続され、制御・アドレス信号およびストローブ信号を前記複数のＤＲＡＭに伝送するレジスタとを有し、
   前記複数のＤＲＡＭの各々には、請求項１乃至８に記載の半導体装置により構成されたデータ入力回路が搭載されていることを特徴とするメモリ素子。
10. 請求項９に記載のメモリ素子を、複数個搭載するメモリモジュールであって、
    前記メモリ素子に送信される制御・アドレス信号は、前記メモリモジュールに搭載されたレジスタにより前記メモリ素子に分配され、分配された前記制御・アドレス信号のデータ取り込み用の前記メモリ素子にジッタ低減機能を有するレシーバ回路を用いたことを特徴とするメモリモジュール。
11. ディジタルデータを受信するレシーバ回路を有する半導体装置であって、
    前記レシーバ回路は、入力された前記ディジタルデータを基準電圧と比較しバイナリデータを出力する第１および第２の差動コンパレータと、前記第２の差動コンパレータの基準電圧を設定する可変電圧源と、前記第１および第２の差動コンパレータからの出力信号のどちらかを所定の時間保持し出力するラッチと、前記第１および第２の差動コンパレータからの出力信号のどちらかを選択し前記ラッチに伝送する切替えスイッチと、前記第１の差動コンパレータからの出力信号と前記ラッチの出力信号に基き参照電圧及び遅延量を決定する制御回路と、前記制御回路から信号を受け、前記遅延量を前記ラッチに伝送する遅延可変回路とからなり、
    前記可変電圧源は、前記制御回路からの参照電圧情報に基き制御され前記第２の差動コンパレータに対する参照電圧を決定し、決定された前記参照電圧に応じて前記コンパレータの出力信号が遅延され、遅延された前記コンパレータの出力信号を前記切替えスイッチを介して、前記ラッチはデータ信号として取り込み、さらに前記ラッチは、前記制御回路からの遅延量情報に基づき、前記遅延可変回路により出力される遅延されたクロック信号をトリガとして前記差動コンパレータの出力を取り込むことを特徴とする半導体装置。

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