JP4753800B2

JP4753800B2 - Ｃｄｒ回路

Info

Publication number: JP4753800B2
Application number: JP2006156072A
Authority: JP
Inventors: 純寺田; 智明川村; 祐輔大友; 和好西村; 稔富樫
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2006-06-05
Filing date: 2006-06-05
Publication date: 2011-08-24
Anticipated expiration: 2026-06-05
Also published as: JP2007325187A

Description

本発明は、入力データから抽出した再生クロックによって入力データのリタイミングを行うＣＤＲ（Clock Data Recovery)回路に関するものである。

ＦＴＴＨ（Fiber To Tthe House)を実現する手法として開発が進められているＰＯＮ(Passive Optical Network)方式等ではバーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し、瞬時に位相同期を確立してクロックを抽出し、そのクロックによってデータをリタイミングし再生して送り出すＣＤＲ回路が必須となる。この種の回路は、たとえば非特許文献１に記載がある。

図９はこのようなＣＤＲ回路の構成例を示している。１０はデータ入力端子、２０はデータ出力端子、３０は固定の遅延手段、４０はフリップフロップからなるデータ保持手段、５０はクロック再生手段である。

クロック再生手段５０は、入力されたデータの電圧遷移点をトリガとして、内部発振クロックの位相がデータの位相と合致するように、そのクロック位相が調整される。位相調整されたクロックは、データ保持手段４０においてデータのリタイミングに使用される。データ保持手段４０に入力されるデータは、クロックが確実に打ち抜けるように、固定の遅延手段３０を用いて予め位相が調整される。

図１０はこのクロック再生手段の一例の構成を示すブロック図である。５１はデータ入力端子、５２はクロック出力端子、５３は参照クロック入力端子、５４は入力データの電圧遷移点をトリガとしてクロックの位相が調整されるメインＶＣＯ、５５は位相周波数比較器、５６はメインＶＣＯ５４と同じ制御特性のサブＶＣＯである。

ここでは、データ入力端子５１に入力するバーストデータのデータレートに合致した周波数の参照クロックが参照クロック入力端子５３に入力され、サブＶＣＯ５６の出力クロックとその参照クロックとが位相周波数比較器５５で位相比較されて、その位相が一致するような比較信号がサブＶＣＯ５６に入力するので、サブＶＣＯ５６では参照クロックの周波数に合致したクロックが発振する。位相周波数比較器５５の比較信号はメインＶＣＯ５４にも入力しているので、メインＶＣＯ５４もサブＶＣＯ５６と同じ周波数で発振する。このような構成により、メインＶＣＯ５４はデータが入力されないときでもデータレートと同じ周波数のクロックを発振し、バーストデータが入力されると位相のみが合わせられ、瞬時に入力データに同期したクロックを出力する。

図１３に、図９のＣＤＲ回路のデータ入力端子１０に入力するデータと、クロック再生手段５０で再生された打ち抜きクロックと、再生データ出力端子２０に出力する再生データの波形図を示した。図１３(a)は入力データが正常（理想的）な場合の例であり、データ保持手段４０でクロックにより再生されたデータは入力データに合致している。
Yusuke Ota,et al.,"High-Speed,Burst Mode,Packet-Capable Optical Receiver and Instantaneous Clock Recovery for Optical Bus Operation",Journal of Lightwave Technology,Vol.12,No.2,Feb.(1994)

ところが、入力データのデューティ比が小さい（データの単独“１”部分のパルス幅が正規より短い：以下同じ）場合には、図１３(b)に示すように、再生データが入力データとは異なったデータになってしまう。また、入力データのデューティ比が大きい（データの単独“１”部分のパルス幅が正規より長い：以下同じ）場合にも、図１３(c)に示すように、再生データが入力データとは異なったデータになってしまう。

本発明の目的は、入力データのデューティ比が上記のように崩れている場合であっても、本来のデータを再生できるようにしたＣＤＲ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、入力データから抽出した再生クロックによって前記入力データのリタイミングを行うＣＤＲ回路において、制御電圧入力端子に入力された電圧によってデータ入力端子より入力された前記入力データの遅延時間を可変して出力する可変遅延手段と、データ入力端子より入力された前記入力データを前記データ入力端子と前記可変遅延手段の入力側との間から取り込み、前記入力データからクロックを再生するクロック再生手段と、前記クロック再生手段から出力されるクロックを用いて前記可変遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段とを有し、前記制御電圧入力端子に入力された電圧は、前記入力データのデューティ比が所定の値より小さいときには前記可変遅延手段の遅延時間が小さくなり、前記入力データのデューティ比が所定の値より大きいときには前記可変遅延手段の遅延時間が大きくなるように設定された電圧であることを特徴とする。
請求項２にかかる発明は、請求項１に記載のＣＤＲ回路において、前記データ入力端子と前記可変遅延手段の入力側および前記クロック再生手段の入力側との間に、前記データ入力端子より入力されたデータのデューティ比を変更するデューティ比制御手段を接続したことを特徴とする。
請求項３にかかる発明は、請求項２に記載のＣＤＲ回路において、前記クロック再生手段への入力信号を、前記データ入力端子と前記デューティ比制御手段の入力側との間から取り込むように、前記クロック再生手段への入力信号の取り込み点を変更したことを特徴とする。
請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載のＣＤＲ回路において、前記可変遅延手段は、前記制御電圧入力端子の電圧によって静電容量の値を可変する可変容量素子のみ、又は該可変容量素子と固定遅延手段の第１の組み合わせ、又は前記可変容量素子あるいは前記第１の組み合わせを複数段縦続接続した第２の組み合わせにより構成されていることを特徴とする。
請求項５にかかる発明は、請求項１乃至３のいずれか１つに記載のＣＤＲ回路において、前記可変遅延手段は、入力側又は出力側が共通接続された遅延時間の互いに異なる２以上の固定遅延手段と、該各固定遅延手段の前記共通接続された側と反対側に接続され前記制御電圧入力端子の電圧によって前記２以上の固定遅延手段のいずれか１つを選択して出力する選択手段とにより構成されていることを特徴とする。
請求項６にかかる発明は、請求項２乃至５のいずれか１つに記載のＣＤＲ回路において、前記デューティ比制御手段は、入力データを反転するとともに遅延させるデータ反転手段と、該データ反転手段の出力データと前記入力データの論理積をとる論理積手段と、前記データ反転手段の出力データと前記入力データの否定論理和をとる否定論理和手段と、前記論理積手段の出力データを遅延させる第１の遅延手段と、前記否定論理和手段の出力データを遅延させる第２の遅延手段と、前記第１の遅延手段の出力と前記第２の遅延手段の出力を入力とするＳＲラッチ手段とにより構成されていることを特徴とする。
。

本発明によれば、可変遅延回路により入力データを自在に遅延させることができるので、またデューティ比制御回路によって入力データのデューティ比を調整できるので、デューティ比が崩れている場合であっても、本来のデータを再生できるようになる。

[第１の実施例]
図１は本発明の第１の実施例のＣＤＲ回路を示すブロック図である。図９のＣＤＲ回路と同じ構成要素には同じ符号をつけた。本実施例では、図９のＣＤＲ回路における固定の遅延手段３０に代えて、可変遅延手段３０Ａを接続し、その可変遅延手段３０Ａの遅延時間を制御電圧入力端子６０に入力する制御電圧により自在に調整可能とした。

本実施例では、データ入力端子１０より入力されたデータは、可変遅延手段３０Ａおよびクロック再生手段５０に入力される。可変遅延手段３０Ａに入力されたデータは、制御電圧入力端子６０に入力される制御電圧に対応した時間だけ遅延される。遅延されたデータはデータ保持手段４０に入力され、クロック再生手段５０から出力されるクロックを用いてデータが保持される。可変遅延手段３０Ａについては、後で詳しく説明する。

図１１は本実施例の動作の波形図である。入力データが図１３(b)に示したようにデューティ比が小さくなったデータの場合（図１１(a)）は、その入力データを可変遅延手段３０ＡによりＴ１の時間だけ遅延させた遅延データとすることにより、打ち抜きクロックとのタイミングが正常となり、データ保持手段４０から出力する再生データは正規のデータとなる。

一方、入力データが図１３(c)に示したようにデューティ比が大きくなったデータの場合（図１１(b)）は、その入力データを可変遅延手段３０ＡによりＴ２の時間だけ遅延させた遅延データとすることにより、打ち抜きクロックとのタイミングが正常となり、データ保持手段４０から出力する再生データは正規のデータとなる。

[第２の実施例]
図２は本発明の第２の実施例のＣＤＲ回路を示すブロック図である。本実施例では、図９のＣＤＲ回路において、データ入力端子１０と遅延手段３０およびクロック再生手段５０との間に、デューティ比制御手段７０を接続した。

本実施例では、データ入力端子１０より入力されたデータは、デューティ比制御手段７０によりデューティ比が正規な状態に変更された後、遅延手段３０およびクロック再生手段５０に入力される。遅延手段３０に入力されたデータは一定時間遅延される。遅延されたデータはデータ保持手段４０に入力され、クロック再生手段５０から出力されるクロックを用いてデータが保持される。ここでは、デューティ比可変手段７０でデューティ比が正規に調整されたデータからクロックも再生される。デューティ比制御手段７０によるデューティ比制御については、後で詳しく説明する。

[第３の実施例]
図３は本発明の第３の実施例のＣＤＲ回路を示すブロック図である。本実施例では、図１の第１の実施例のＣＤＲ回路において、デューティ比入力端子１０と可変遅延手段３０Ａおよびクロック生成手段５０との間に、デューティ比制御手段７０を接続した。

本実施例では、データ入力端子１０より入力されたデータは、デューティ比制御手段７０によりデューティ比が正規な状態に変更された後、可変遅延手段３０Ａおよびクロック再生手段５０に入力される。可変遅延手段３０Ａに入力されたデータは、制御電圧入力端子６０に入力される制御電圧に対応した時間だけ遅延される。遅延されたデータはデータ保持手段４０に入力され、クロック再生手段５０から出力されるクロックを用いてデータが保持される。ここでは、デューティ比可変手段７０でデューティ比が正規に調整されたデータからクロックも再生される。デューティ比制御手段７０によるデューティ比制御については、後で詳しく説明する。また、可変遅延手段３０Ａについても、後で詳しく説明する。

[第４の実施例]
図４は本発明の第４の実施例のＣＤＲ回路を示すブロック図である。本実施例では、図９のＣＤＲ回路において、データ入力端子１０と遅延手段３０との間に、デューティ比制御手段７０を接続した。

本実施例では、データ入力端子１０より入力されたデータは、クロック再生手段５０およびデューティ比制御手段７０に入力される。デューティ比制御手段７０に入力されたデータはデューティ比が正規な状態に変更された後、遅延手段３０に入力される。遅延手段３０に入力されたデータは一定時間遅延される。遅延されたデータはデータ保持手段４０に入力され、クロック再生手段５０から出力されるクロックを用いてデータが保持される。デューティ比制御手段７０によるデューティ比制御については、後で詳しく説明する。

[第５の実施例]
図５は本発明の第５の実施例のＣＤＲ回路を示すブロック図である。本実施例では、図２の第２の実施例のＣＤＲ回路において、データ入力端子１０と可変遅延手段３０Ａとの間に、デューティ比制御手段７０を接続した。

本実施例では、データ入力端子１０より入力されたデータは、クロック再生手段５０およびデューティ比制御手段７０に入力される。デューティ比制御手段７０に入力されたデータはデューティ比が正規の状態に変更された後、可変遅延手段３０Ａに入力される。可変遅延手段３０Ａに入力されたデータは、制御電圧入力端子６０に入力される制御電圧に対応した時間だけ遅延される。遅延されたデータはデータ保持手段４０に入力され、クロック再生手段５０ら出力されるクロックを用いてデータが保持される。デューティ比制御手段７０によるデューティ比制御については、後で詳しく説明する。また、可変遅延手段３０Ａについても、後で詳しく説明する。

[第６の実施例]
図６Ａ、図６Ｂは本発明の第６の実施例の可変遅延手段３０Ａの各例の構成を示すブロック図である。図６Ａ(a)において、３１はデータ入力端子、３２はデータ出力端子、３３１〜３３Ｎはデータ入力端子３１とデータ出力端子３２との間に直列接続された第１〜第Ｎの固定遅延手段、３４１〜３４Ｎは固定遅延手段３３〜３３Ｎの入力側と接地との間に接続された可変容量素子、３５１〜３５Ｎはその可変容量素子３４１〜３４Ｎに制御電圧を印加するための第１〜第Ｎの制御電圧入力端子である。この図６Ａ(a)では、図１、図３、図５に示した制御電圧入力端子６０に入力した制御電圧が、図示しない回路によってＮ分岐されて個々に調整された後に第１〜第Ｎの制御電圧入力端子３５１〜３５Ｎに入力することで、入力データの遅延時間が制御される。

図６Ａ(b)はデータ入力端子３１とデータ出力端子３２の間のデータラインと接地間に可変容量素子３４を接続し、制御電圧入力端子３５に入力した制御電圧により可変容量素子３４の容量を制御して遅延時間を制御する例、図６Ａ(c)はデータ入力端子３１とデータ出力端子３２の間のデータラインと接地間にＮ個の可変容量素子３４１〜３４Ｎを並列（縦続）接続し、Ｎ個の制御電圧入力端子３５１〜３５Ｎを使用して同様に遅延時間を制御する例を示したものである。

図６Ｂ(d)はデータ入力端子３１とデータ出力端子３２の間に１個の固定遅延手段３３を接続すると共にデータ出力端子３２と接地との間に可変容量素子３４を接続してその可変容量素子３４を制御電圧入力端子３５の電圧で制御し遅延時間を制御する例、図６Ｂ(e)はデータ入力端子３１とデータ出力端子３２の間に１個の固定遅延手段３３を接続すると共にデータ入力端子３１と接地との間に可変容量素子３４を接続してその可変容量素子３４を制御電圧入力端子３５の電圧で制御する例である。図６Ｂ(f)は図６Ａ(a)の可変遅延回路において、第１〜第Ｎの制御電圧入力端子３５１〜３５Ｎを共通の制御電圧入力端子３５に置き換えた例である。

[第７の実施例]
図７は本発明の第７の実施例の可変遅延回路３０Ａの構成を示すブロック図である。本実施例では、遅延時間が互いに異なる第１〜第Ｎの固定遅延手段３６１〜３６Ｎの入力側をデータ入力端子３１に接続し、出力側を選択手段３７を介してデータ出力端子３２に接続したものである。３８は選択手段３７の選択動作を制御する選択信号入力端子であり、制御電圧入力端子６０に接続される。

本実施例では、データ入力端子３１から入力されたデータは、遅延時間の互いに異なる複数の遅延手段３６１〜３６Ｎに入力される。選択信号入力端子３８に入力された信号により、選択手段３７は遅延手段３６１〜３６Ｎの内の１つの出力データを選択し、データ出力端子３２に出力する。これにより、第１〜第Ｎの固定遅延手段３６１〜３６Ｎのいずれか１つで設定された遅延時間が選択される。

なお、ここでは選択手段３７をデータ出力端子３２の側に接続したが、データ入力端子３１の側に接続して第１〜第Ｎの固定遅延手段３６１〜３６Ｎに入力するデータを選択するように構成しても、上記と全く同様に遅延時間を選択することができる。

[第８の実施例]
図８は本発明の第８の実施例のデューティ比制御手段７０の構成を示すブロック図である。図８において、７１はデータ入力端子、７２はデータ出力端子、７３は若干の遅延をもつインバータ、７４は論理積回路、７５は否定論理和回路、７６，７７は遅延回路として使用するバッファ、７８，７９はＳＲラッチを構成する否定論理積回路である。

本実施例では、データ入力端子７１に入力するデータの立ち上がりエッジが論理積回路７４で検出され、立ち下りエッジが否定論理和回路７５で検出され、それらがバッファ７６，７７で遅延されてからＲＳラッチに入力する。したがって、２つのバッファ７６，７７を異なるサイズにして遅延時間に違いを持たせれば、データ出力端子７２に出力するデータのデューティ比を適宜変更することができる。

図１２はこのデューティ比制御手段７０の動作の波形図である。図１２(a)は、図１３(b)に示したように入力データのデューティ比が小さいときの場合である。このときは、バッファ７６の遅延時間よりもバッファ７７の遅延時間を大きくすることにより、正常なデューティ比の出力データを得ることができる。図１２(a)は、図１３(c)に示したように入力データのデューティ比が大きいときの場合である。このときは、バッファ７６の遅延時間よりもバッファ７７の遅延時間を小さくすることにより、正常なデューティ比の出力データを得ることができる。

なお、このデューティ比制御手段７０では、バッファ７６，７７の遅延時間を外部から調整可能にしておけば、あらゆるデューティ比の入力データに対して、そのデューティ比を正規の状態に調整することが可能となる。

本発明の第１の実施例のＣＤＲ回路の構成を示すブロック図である。本発明の第２の実施例のＣＤＲ回路の構成を示すブロック図である。本発明の第３の実施例のＣＤＲ回路の構成を示すブロック図である。本発明の第４の実施例のＣＤＲ回路の構成を示すブロック図である。本発明の第５の実施例のＣＤＲ回路の構成を示すブロック図である。本発明の第６の実施例の可変遅延手段の構成を示すブロック図である。本発明の第６の実施例の可変遅延手段の構成を示すブロック図である。本発明の第７の実施例の可変遅延手段の構成を示すブロック図である。本発明の第８の実施例のデューティ比制御手段の構成を示すブロック図である。従来のＣＤＲ回路の構成を示すブロック図である。従来のクロック再生手段の構成を示すブロック図である。本発明の第１の実施例のＣＤＲ回路の動作の波形図である。本発明の第８の実施例のデューティ比制御手段の動作の波形図である。従来のＣＤＲ回路の動作の波形図である。

符号の説明

１０：データ入力端子
２０：データ出力端子
３０：遅延手段
３０Ａ：可変遅延手段、３１：データ入力端子、３２：データ出力端子、３３，３３１〜３３Ｎ：固定遅延手段、３４，３４１〜３４Ｎ：可変容量素子、３５，３５１〜３５Ｎ：制御電圧入力端子、３６１〜３６Ｎ：固定遅延手段、３７：選択手段、３８：選択信号入力端子
４０：データ保持手段
５０：クロック再生手段、５１：データ入力端子、５２：クロック出力端子、５３：参照クロック入力端子、５４：メインＶＣＯ、５５：位相比較器、５６：サブＶＣＯ
６０：制御電圧入力端子
７０：デューティ比制御手段、７１：データ入力端子、７２：データ出力端子、７３：インバータ、７４：論理積回路、７５：否定論理和回路、７６，７７：バッファ、７８，８９：否定論理積回路

Claims

入力データから抽出した再生クロックによって前記入力データのリタイミングを行うＣＤＲ回路において、
制御電圧入力端子に入力された電圧によってデータ入力端子より入力された前記入力データの遅延時間を可変して出力する可変遅延手段と、データ入力端子より入力された前記入力データを前記データ入力端子と前記可変遅延手段の入力側との間から取り込み、前記入力データからクロックを再生するクロック再生手段と、前記クロック再生手段から出力されるクロックを用いて前記可変遅延手段の出力データを保持し再生データ出力端子に出力するデータ保持手段とを有し、
前記制御電圧入力端子に入力された電圧は、前記入力データのデューティ比が所定の値より小さいときには前記可変遅延手段の遅延時間が小さくなり、前記入力データのデューティ比が所定の値より大きいときには前記可変遅延手段の遅延時間が大きくなるように設定された電圧である
ことを特徴とするＣＤＲ回路。
請求項１に記載のＣＤＲ回路において、
前記データ入力端子と前記可変遅延手段の入力側および前記クロック再生手段の入力側との間に、前記データ入力端子より入力されたデータのデューティ比を変更するデューティ比制御手段を接続したことを特徴とするＣＤＲ回路。
請求項２に記載のＣＤＲ回路において、
前記クロック再生手段への入力信号を、前記データ入力端子と前記デューティ比制御手段の入力側との間から取り込むように、前記クロック再生手段への入力信号の取り込み点を変更したことを特徴とするＣＤＲ回路。
請求項１乃至３のいずれか１つに記載のＣＤＲ回路において、
前記可変遅延手段は、前記制御電圧入力端子の電圧によって静電容量の値を可変する可変容量素子のみ、又は該可変容量素子と固定遅延手段の第１の組み合わせ、又は前記可変容量素子あるいは前記第１の組み合わせを複数段縦続接続した第２の組み合わせにより構成されていることを特徴とするＣＤＲ回路。
請求項１乃至３のいずれか１つに記載のＣＤＲ回路において、
前記可変遅延手段は、入力側又は出力側が共通接続された遅延時間の互いに異なる２以上の固定遅延手段と、該各固定遅延手段の前記共通接続された側と反対側に接続され前記制御電圧入力端子の電圧によって前記２以上の固定遅延手段のいずれか１つを選択して出力する選択手段とにより構成されていることを特徴とするＣＤＲ回路。
請求項２乃至５のいずれか１つに記載のＣＤＲ回路において、
前記デューティ比制御手段は、入力データを反転するとともに遅延させるデータ反転手段と、該データ反転手段の出力データと前記入力データの論理積をとる論理積手段と、前記データ反転手段の出力データと前記入力データの否定論理和をとる否定論理和手段と、前記論理積手段の出力データを遅延させる第１の遅延手段と、前記否定論理和手段の出力データを遅延させる第２の遅延手段と、前記第１の遅延手段の出力と前記第２の遅延手段の出力を入力とするＳＲラッチ手段とにより構成されていることを特徴とするＣＤＲ回路。