JP2005151410A - 並列データ信号の位相整合回路 - Google Patents

Abstract

【課題】並列データ信号の伝送速度の上昇や送受信部間の信号線の増加を招くことなく、各並列データ信号間の位相関係を保持することのできる簡略な構成の位相整合回路を提供する。
【解決手段】本並列データ信号の位相整合回路は、送信部１０から信号線３０₁〜３０_Nを介して受信部２０に並列伝送される各データ信号に対して、クロック信号Ｃよりも周波数の低い同期信号Ｓを重畳し、受信部２０に到達した各データ信号に含まれる同期信号に基づいて各々のデータ信号の相対的な位相関係を調整する。
【選択図】図１

Description

本発明は、並列データ信号を複数の回路間で受け渡しするときに各々の並列データ信号間の位相関係を整合させるための位相整合回路に関する。

一般に、並列データ信号を複数の回路間で受け渡しする際、例えば、各々の並列データ信号が相互に関連しあってフレームを組んでいたり、あるいは、並直列変換回路で直列信号に変換するときに信号の並ぶ順序が明確に規定されていたりする場合がある。このような場合においては、それぞれの並列データ信号間の位相関係を保持したまま信号が受け渡しされることが重要である。各々の並列データ信号間の位相関係は、例えば、送受信部の各チャネル間の遅延時間差や、回路間接続線路の遅延時間差等の影響を受けるため、それぞれの遅延時間差をできるだけ抑圧して、各々の信号間の位相ずれが発生しないようにする必要がある。

しかし、データ信号の速度が高速になって１ビットあたりのタイムスロットが短くなってくると、各遅延時間差の影響が大きくなるため、遅延時間差の抑圧だけでは並列データ信号間の位相関係を保てなくなる。具体的には、並列データ信号間の遅延時間差が、信号のタイムスロットと同等程度に大きくなってくると、各チャネルのどのビットが同じ位相であるかが分からなってしまうという問題がある。

図９および図１０は、並列データ信号間の位相関係を保つための従来の回路構成例を示した図である。
図９の回路は、送信部１１０および受信部１２０の間で複数のデータ信号ｄ₁，ｄ₂，…，ｄ_Nを並列伝送する際、送信側の同期信号挿入回路１１２において、各並列データ信号ｄ₁〜ｄ_Nの中に各々の位相関係を検出可能にする同期用パターン信号をそれぞれ挿入する。そして、受信側の各同期信号検出回路１２２₁〜１２２_Nにおいて、送信部１１０からの伝送信号に含まれる同期用パターン信号を検出し、各々の検出結果を基にＦＩＦＯ方式のバッファ回路１２３で各並列データ信号ｄ₁〜ｄ_Nの位相を調整するようにしている。

なお、送信側の速度変換回路１１１は、入力される並列データ信号ｄ₁〜ｄ_Nの伝送速度（ビットレート）を発振器１３０から出力される信号に応じてｍ／ｎ倍することで、各々のデータ信号ｄ₁〜ｄ_Nに同期用パターン信号を挿入可能にするための回路である。また、受信側の速度変換回路１２４は、ＣＤＲ（Clock and Data Recovery）回路１２１₁〜１２１_Nおよび同期信号検出回路１２２₁〜１２２_Nを介してバッファ回路１２３から出力される各並列データ信号ｄ₁〜ｄ_Nの伝送速度をｎ／ｍ倍して元の状態に戻すための回路である。

図１０の回路は、送信部２１０および受信部２２０の間で伝送される並列データ信号ｄ₁〜ｄ_Nとは別に制御信号を使用し、その制御信号により並列データ信号ｄ₁〜ｄ_Nの位相関係を特定できるような所要の情報を送信側から受信側に伝送して、各々の並列データ信号ｄ₁〜ｄ_N間に生じた位相差を受信側の位相差検出回路２２５および可変遅延回路２２４により調整するようにしている（詳細については、例えば非特許文献１を参照のこと）。
Peter Dartnell et al., "Serdes Framer Interface Level 5 (SFI-5): Implementation Agreement for 40Gb/s Interface for Physical Layer Devices." Implementation Agreement OIF-SFI5-01.0, pp.16-17,23-25, 29th January 2002, <URL:http://www.oiforum.com/public/documents/OIF-SFI5-01.0.pdf>

しかしながら、上記従来の回路構成については次のような問題点がある。すなわち、図９に示したような構成の回路は、送信部１１０に入力される並列データ信号ｄ₁〜ｄ_Nに対して同期用パターン信号を挿入するために、例えば図１１に示すように、各々の信号ｄ₁〜ｄ_Nの伝送速度をｍ／ｎ倍（図の例では６／５倍）に上昇等させるような信号変換を行わなければならない。このため、高速な動作速度が回路に要求されると共に、回路規模も増大してしまうという問題点がある。

また、図１０に示したような構成の回路は、送信部２１０と受信部２２０の間の信号線の数を少なくとも１本増加させる必要があると共に、並列データ信号ｄ₁〜ｄ_Nとは別に伝送される制御信号を処理するための回路、具体的に図１０の構成例では、送信側の制御信号生成回路２１２およびＤフリップフロップ（Ｄ−ＦＦ）回路２１３、並びに、受信側のＣＤＲ回路２２２および位相差検出回路２２５を設けなければならないため、回路規模が増大してしまうという問題点がある。

本発明は上記のような問題点に着目してなされたもので、並列データ信号の伝送速度の上昇や送受信部間の信号線の増加を招くことなく、各並列データ信号間の位相関係を保持することのできる簡略な構成の位相整合回路を提供することを目的とする。

上記の目的を達成するため、本発明の並列データ信号の位相整合回路は、複数の信号線を介して接続された送信部および受信部の間で並列に伝送される複数のデータ信号について、該各データ信号の相対的な位相関係を保持するために、上記の送信部が、各データ信号に対応したクロック信号の周波数よりも低い周波数を有する同期信号を生成する同期信号生成回路と、各データ信号に対して同期信号生成回路で生成された同期信号を重畳して前記各信号線にそれぞれ出力する同期信号重畳回路と、を有し、また、上記の受信部が、各信号線を介して並列に伝送されたデータ信号を受信し、該各データ信号に含まれる同期信号成分を検出する同期信号検出回路と、該同期信号検出回路の検出結果に基づいて、受信した各データ信号の相対的な位相関係を調整する位相調整回路と、を有するようにしたものである。

かかる構成の位相整合回路では、各データ信号に対応したクロック信号よりも周波数の低い同期信号を重畳させた複数のデータ信号が、送信部から信号線を介して受信部に並列伝送される。そして、受信部では、受信した各データ信号に含まれる同期信号成分がそれぞれ検出され、該検出結果に基づいて各データ信号の相対的な位相関係が調整される。これにより、送受信部間の並列伝送により各データ信号間に遅延時間差が生じても、各データ信号に重畳された同期信号の検出に基づく位相調整によって、各々のデータ信号の位相関係が保持されるようになる。

上記位相整合回路の１つの態様として、同期信号重畳回路は、同期信号生成回路で生成された同期信号に従って、各データ信号をそれぞれ位相変調し、同期信号検出回路は、受信した各データ信号に含まれる位相変調成分を復調して同期信号を検出するようにしてもよい。かかる構成では、位相変調によって各データ信号に重畳された同期信号を基に、各データ信号間の相対的な位相関係が調整されるようになる。

また、上記位相整合回路の他の態様として、送信部および受信部の間で並列に伝送される各データ信号が、それぞれ一対の差動データ信号からなるとき、同期信号重畳回路は、同期信号生成回路で生成された同期信号に従って、一対の差動データ信号の各々の信号電位を同位相で変調し、同期信号検出回路は、受信した一対の差動データ信号の各々の信号電位の変化を基に同期信号を検出するようにしてもよい。かかる構成では、一対の差動データ信号の各電位を同位相で変調して重畳された同期信号を基に、各差動データ信号間の相対的な位相関係が調整されるようになる。

上記のような本発明の並列データ信号の位相整合回路によれば、送受信部間を並列伝送されるデータ信号の速度上昇や送受信部間の信号線の増加を招くことなく、簡略な回路構成によって各並列データ信号間の位相関係を保持することが可能になる。

以下、本発明に係る並列データ信号の位相整合回路を実施するための最良の形態について添付図面を参照しながら説明する。なお、全図を通して同一の符号は同一または相当部分を示すものとする。
図１は、本発明の第１実施形態による並列データ信号の位相整合回路の構成を示すブロック図である。

図１において、第１実施形態の位相整合回路は、例えば、複数のチャネル（ここではＮチャネルとする）に対応したデータ信号Ｄ₁，Ｄ₂，…，Ｄ_Nに位相変調処理を施してＮ本の信号線３０₁〜３０_Nにそれぞれ送信する送信部１０と、送信部１０から各信号線３０₁〜３０_Nを介して並列伝送された各々の伝送信号Ｔ₁〜Ｔ_Nを受信する受信部２０とを備えて構成される。

上記の送信部１０は、例えば、Ｄフリップフロップ（Ｄ−ＦＦ）回路１１、可変遅延回路１２および同期信号生成回路１３を有する。具体的に、Ｄ−ＦＦ回路１１は、Ｎチャネルのデータ信号が各々に対応したデータ入力端子に与えられると共に、発振器４０から出力される所要の周波数のクロック信号Ｃがクロック入力端子に与えられ、各入力データ信号をクロック信号Ｃに同期させて各々に対応したデータ出力端子からそれぞれ出力する。

可変遅延回路１２は、Ｄ−ＦＦ回路１１の各データ出力端子から出力されるデータ信号Ｄ₁〜Ｄ_Nが入力され、同期信号生成回路１３で生成される同期信号Ｓに従って各々のデータ信号Ｄ₁〜Ｄ_Nに可変の遅延量を与えることで、位相変調された伝送信号Ｔ₁〜Ｔ_Nを出力する。この可変遅延回路１２の各出力端子には、信号線３０₁〜３０_Nの各一端がそれぞれ接続されている。

同期信号生成回路１３は、クロック信号Ｃの周波数よりも低い周波数に設定された同期信号Ｓを生成して可変遅延回路１２に出力する。この同期信号Ｓは、例えばクロック信号Ｃを分周するなどして生成され、その位相がクロック信号Ｃの位相と常に同期がとられているものとする。同期信号Ｓの周波数としては、例えば２．５Ｇｂ／ｓのデータ信号に対して１ＭＨｚ程度とするのが好ましい。ただし、本発明における同期信号Ｓの周波数設定は上記の一例に限定されるものではない。

上記の受信部２０は、例えば、Ｎチャンネルの伝送信号Ｔ₁〜Ｔ_Nにそれぞれ対応したＣＤＲ（Clock and Data Recovery）回路２１₁〜２１_Nおよび同期信号検出回路２２₁〜２２_Nと、１つのバッファ回路２３とを有する。具体的に、各ＣＤＲ回路２１₁〜２１_Nは、送信部１０から信号線３０₁〜３０_Nを介して並列伝送された各伝送信号Ｔ₁〜Ｔ_Nをそれぞれ受信し、当該受信信号を基にクロック信号Ｃ₁’〜Ｃ_N’を抽出して並列伝送後のデータ信号Ｄ₁’〜Ｄ_N’を再生処理する。なお、ＣＤＲ回路２１₁〜２１_Nの具体的な構成については後述する。

各同期信号検出回路２２₁〜２２_Nは、ＣＤＲ回路２１₁〜２１_Nから取り出した信号を用いて伝送信号Ｔ₁〜Ｔ_Nに含まれる同期信号Ｓ₁’〜Ｓ_N’成分をそれぞれ検出する。バッファ回路２３は、各同期信号検出回路２２₁〜２２_Nで検出された同期信号Ｓ₁’〜Ｓ_N’に基づいて、各ＣＤＲ回路２１₁〜２１_Nで再生されたデータ信号Ｄ₁’〜Ｄ_N’の位相関係を整合し、送信時と同様に各チャネルで位相の揃ったデータ信号Ｄ₁〜Ｄ_Nを出力する。このバッファ回路２３の具体例としては、一般的なＦＩＦＯ方式の回路構成を適用することが可能である。

ここで、ＣＤＲ回路２１₁〜２１_Nおよび同期信号検出回路２２₁〜２２_Nについて詳しく説明する。
図２は、ＣＤＲ回路２１₁および同期信号検出回路２２₁の具体的な構成例を示すブロック図である。なお、他のＣＤＲ回路２１₂〜２１_Nおよび同期信号検出回路２２₂〜２２_Nの構成は、ＣＤＲ回路２１₁および同期信号検出回路２２₁と同様であるため説明を省略する。

図２において、ＣＤＲ回路２１₁は、一般的な位相同期ループ（ＰＬＬ）回路を含んでいて、ここでは例えば、位相比較器２１Ａ、ローパスフィルタ（ＬＰＦ）２１Ｂ、電圧制御発振器（ＶＣＯ）２１ＣおよびＤフリップフロップ（Ｄ−ＦＦ）２１Ｄから構成される。
位相比較器２１Ａは、信号線３０₁から送られてくる伝送信号Ｔ₁およびＶＣＯ２１Ｃの出力信号がそれぞれ入力され、各入力信号の位相を比較して位相差に比例した信号を出力する。この位相比較器２１Ａの出力信号は、ＬＰＦ２１Ｂに送られると共に、同期信号検出回路２２₁にも送られる。ＬＰＦ２１Ｂは、位相比較器２１Ａの出力信号に含まれる所望の信号成分を抽出してＶＣＯ２１Ｃに送る。

ＶＣＯ２１Ｃは、ＬＰＦ２１Ｂからの信号を制御電圧として、位相比較器２１Ａで検出される位相差が小さくなる方向に発振周波数を変化させた信号を出力する。このＶＣＯ２１Ｃの出力信号は、位相比較回路２１Ａにフィードバックされると共に、クロック信号Ｃ₁’としてＤ−ＦＦ回路２１Ｄおよびバッファ回路２３にそれぞれ送られる。
Ｄ−ＦＦ回路２１Ｄは、信号線３０₁からの伝送信号Ｔ₁がデータ入力端子に与えられると共に、ＶＣＯ２１Ｃからのクロック信号Ｃ₁’がクロック入力端子に与えられることにより、伝送信号Ｔ₁を識別処理して並列伝送後のデータ信号Ｄ₁’を再生する。このＤ−ＦＦ回路２１Ｄから出力されるデータ信号Ｄ₁’は、バッファ回路２３に送られる。

同期信号検出回路２２₁は、ここでは例えば、バンドパスフィルタ（ＢＰＦ）２２Ａから構成される。ＢＰＦ２２Ａは、送信部１０で生成される同期信号Ｓの周波数に対応させて予め設定された透過周波数帯域を有し、ＣＤＲ回路２１₁の位相比較回路２１Ａから出力される信号が与えられ、伝送信号Ｔ₁に含まれる同期信号Ｓ₁’成分を抽出してバッファ回路２３に出力する。

次に、第１実施形態の動作を図３のタイムチャートを参照して説明する。
上記のような構成を備えた並列データ信号の位相整合回路では、例えば、図３の１段目に示すような波形のクロック信号Ｃが発振器４０で発生し、そのクロック信号ＣがＤ−ＦＦ回路１１のクロック入力端子に与えられる。Ｄ−ＦＦ回路１１では、各データ入力端子に入力されるデータ信号がクロック信号Ｃに同期して各々に対応したデータ出力端子から出力される。これにより、図３の２段目に示すような位相の揃ったデータ信号Ｄ_i（ただしｉ＝１〜Ｎ）が可変遅延回路１２に送られる。可変遅延回路１２には、図３の３段目に示すような波形の同期信号Ｓが同期信号生成回路１３より与えられており、Ｄ−ＦＦ回路１１からの各データ信号Ｄ₁〜Ｄ_Nの位相が同期信号Ｓに従ってそれぞれ調整される。これにより、図３の４段目に示すような位相変調された伝送信号Ｔ_i（ただしｉ＝１〜Ｎ）が可変遅延回路１２の各出力端子から各信号線３０₁〜３０_Nにそれぞれ出力される。なお、図３に例示した同期信号Ｓは、動作説明を分かり易くするために、クロック信号Ｃの４周期ごとにレベルが変化するような波形を有するものとしたが、実際には、前述したように２．５Ｇｂ／ｓのデータ信号に対して１ＭＨｚ程度の周波数に設定されるものとする。

具体的に図３の一例では、同期信号Ｓがハイレベルの状態にあるとき、データ信号Ｄ_iの位相に対して伝送信号Ｔ_iの位相が進み、同期信号Ｓがローレベルの状態にあるとき、データ信号Ｄ_iの位相に対して伝送信号Ｔ_iの位相が遅れるように位相変調が行われる。なお、可変遅延回路１２の出力端におけるＮチャネルの伝送信号Ｔ₁〜Ｔ_Nの各位相は、実質的に一致した状態にある。

可変遅延回路１２から各信号線３０₁〜３０_Nに送信された各伝送信号Ｔ₁〜Ｔ_Nは、それぞれの信号線３０₁〜３０_Nを並列伝送されて、受信部２０の対応するＣＤＲ回路２１₁〜２１_Nに到達する。このとき、送信側の可変遅延回路１２の各出力端から受信側のＣＤＲ回路２１₁〜２１_Nの各入力端を繋ぐ各々の伝送路の長さや伝達特性などが相違することによって、ＣＤＲ回路２１₁〜２１_Nで受信される各伝送信号Ｔ₁〜Ｔ_Nに位相ずれ（遅延時間差）が発生するようになる。具体的には例えば図３の５段目および６段目に示すように、伝送信号Ｔ₁の受信波形に対して、伝送信号Ｔ_Nの受信波形が１ビット程度位相遅れになるような場合が想定される。

受信部２０の各ＣＤＲ回路２１₁〜２１_Nでは、上記のような位相ずれの発生した各伝送信号Ｔ₁〜Ｔ_Nを基に、図２に示したようなＰＬＬ回路によって、図３の７段目に示すような波形のクロック信号Ｃ₁’〜Ｃ_N’が抽出される。そして、クロック信号Ｃ₁’〜Ｃ_N’のタイミングに従って伝送信号Ｔ₁〜Ｔ_Nの識別処理が行われ、各チャネルのデータ信号Ｄ₁’〜Ｄ_N’が再生される。具体的に、受信時の伝送信号Ｔ₁，Ｔ_N（図３の５，６段目）を基に再生されるデータ信号Ｄ₁’，Ｄ_N’は、図３の８，１０段目に示すように、送信時にかけられた位相変調成分が復調されると共に（位相進みと位相遅れの境界に位置するビットｂ₁−４，ｂ_N−４およびｂ₁−８，ｂ_N−８を参照）、ＣＤＲ回路２１₁，２１_Nにおける遅延分だけ位相をシフトさせた波形となる。各ＣＤＲ回路２１₁〜２１_Nで処理されたクロック信号Ｃ₁’〜Ｃ_N’およびデータ信号Ｄ₁’〜Ｄ_N’は、バッファ回路２３に送られる。

また、上記の各ＣＤＲ回路２１₁〜２１_Nにおけるクロック信号Ｃ₁’〜Ｃ_N’の抽出処理の際、ＰＬＬ回路の位相比較器２１Ａ（図２参照）から出力される信号の一部が取り出されて同期信号検出回路２２₁〜２２_Nに送られる。各同期信号検出回路２２₁〜２２_Nでは、各ＣＤＲ回路２１₁〜２１_Nからの信号がＢＰＦ２２Ａに与えられることにより、データ信号Ｄ₁’〜Ｄ_N’にそれぞれ対応した同期信号Ｓ₁’〜Ｓ_N’が抽出されてＢＰＦ２２Ａからバッファ回路２３に出力される。具体的に、例えば同期信号Ｓ₁’，Ｓ_N’は、図３の９，１１段目に示すように、データ信号Ｄ₁’，Ｄ_N’間の位相ずれに一致して互いの位相がずれた波形となる。

バッファ回路２３では、各同期信号検出回路２２₁〜２２_Nからの同期信号Ｓ₁’〜Ｓ_N’に基づいて、各ＣＤＲ回路２１₁〜２１_Nからのデータ信号Ｄ₁’〜Ｄ_N’間に生じた位相ずれが低減されるように、望ましくは各データ信号Ｄ₁’〜Ｄ_N’の位相が略一致するように、ＦＩＦＯ方式でバッファリングされる各データ信号Ｄ₁’〜Ｄ_N’の出力タイミングが調整される。これにより、送信部１０および受信部２０間での並列伝送による位相ずれを補償され、送信時と同様の位相関係を持ったデータ信号Ｄ₁〜Ｄ_Nがバッファ回路２３から出力されるようになる。

上記のように第１実施形態の位相整合回路によれば、従来のように並列データ信号の伝送速度を上昇させたり、あるいは、送受信部間を繋ぐ信号線の本数を増加させたりすることなく、簡略な回路構成によって各並列データ信号間の位相関係を所望の状態に保持することが可能になる。このような位相整合回路は、例えば、４０Ｇｂ／ｓのデータ信号を１：１６に直並列変換した２．５Ｇｂ／ｓの１６チャネルのデータ信号を送信部１０および受信部２０の間で並列伝送する場合などに好適である。この場合、並列伝送される１６チャネルのデータ信号間に遅延時間差が発生したとしても、受信部２０のバッファ回路２３から出力される２．５Ｇｂ／ｓの各データ信号を１６：１に並直列変換することによって、送信側で直並列変換する前と同じデータの配列を有する４０Ｇｂ／ｓデータ信号を生成することができる。なお、本発明の位相整合回路の用途は上記の具体例に限定されるものではない。

次に、本発明の第２実施形態について説明する。
図４は、第２実施形態による並列データ信号の位相整合回路の構成を示すブロック図である。
図４において、本位相整合回路の構成が上述の図１に示した第１実施形態の構成と異なる部分は、送信部１０について、第１実施形態で用いていた可変遅延回路１２に代えて、Ｄ−ＦＦ回路１１に与えるクロック信号を同期信号に従って位相変調する位相変調回路１４を設けるようにした部分である。なお、上記以外の他の部分の構成は、第１実施形態の場合と同様であるためここでの説明を省略する。

具体的に、位相変調回路１４は、発振器４０からのクロック信号Ｃおよび同期信号生成回路１３からの同期信号Ｓがそれぞれ入力され、同期信号Ｓに従ってクロック信号Ｃを位相変調し、その位相変調されたクロック信号Ｃ_PMをＤ−ＦＦ回路１２のクロック入力端子に送るものである。
上記のような構成の位相整合回路では、送信部１０において、例えば図５の１段目に示すような波形のクロック信号Ｃと、図５の２段目に示すような波形の同期信号Ｓとが位相変調回路１４に入力されることにより、同期信号Ｓに従って位相変調された図５の３段目に示すようなクロック信号Ｃ_PMが生成される。このクロック信号Ｃ_PMは、上述した第１実施形態の場合と同様にして、Ｄ−ＦＦ回路１２のクロック入力端子に与えられることにより、各データ入力端子に入力されるデータ信号がクロック信号Ｃ_PMに同期して各々に対応したデータ出力端子から出力される。これにより、図５の４段目に示すような位相変調された伝送信号Ｔ_i（ただしｉ＝１〜Ｎ）が、Ｄ−ＦＦ回路１２の各出力端子から各信号線３０₁〜３０_Nにそれぞれ送信され、受信部２０に向けて並列伝送される。なお、受信部２０における動作は、上述した第１実施形態の場合と同様であるためここでの説明を省略する。

このように第２実施形態によれば、Ｄ−ＦＦ回路１２のデータ出力動作を制御するクロック信号を同期信号Ｓに従って位相変調するようにしても第１実施形態の場合と同様の効果を得ることが可能である。
次に、本発明の第３実施形態について説明する。
図６は、第３実施形態による並列データ信号の位相整合回路の構成を示すブロック図である。

図６において、本実施形態の位相整合回路は、送信部１０および受信部２０の間で伝送される並列データ信号のそれぞれが一対の差動信号であるとき、各チャネルの差動データ信号の各々の信号電位を、同期信号Ｓに従って同位相で変調することで、並列データ信号に対して同期信号Ｓ成分を重畳させるようにしたものである。
具体的に、送信部１０は、第１実施形態の場合と同様のＤ−ＦＦ回路１１および同期信号生成回路１３と、Ｄ−ＦＦ回路１１から出力される各チャネルのデータ信号Ｄ₁〜Ｄ_Nを差動データ信号に変換するアンプ１５₁〜１５_Nと、同期信号生成回路１３から出力される同期信号Ｓに従って、各アンプ１５₁〜１５_Nから出力される差動データ信号の各々の信号電位を同位相で変調するレベル変調回路１６₁〜１６_Nとを有する。

また、受信部２０は、送信部１０から各々一対の信号線３０₁’〜３０_N’を介して伝送される各チャネルの差動データ信号Ｔ₁〜Ｔ_Nにそれぞれ対応したＣＤＲ回路２１₁’〜２１_N’および同期信号検出回路２２₁’〜２２_N’と、第１実施形態の場合と同様のバッファ回路２３とを有する。
図７は、ＣＤＲ回路２１₁’および同期信号検出回路２２₁’の具体的な構成例を示すブロック図である。なお、他のＣＤＲ回路２１₂’〜２１_N’および同期信号検出回路２２₂’〜２２_N’の構成は、ＣＤＲ回路２１₁’および同期信号検出回路２２₁’と同様であるため説明を省略する。

図７に示すＣＤＲ回路２１₁’の構成が上述の図２に示した第１実施形態のＣＤＲ回路２１₁の構成と異なる点は、一対の信号線３０₁’を伝送された差動データ信号の差分を求めて後段のＰＬＬ回路に出力するアンプ２１Ｅが設けられている点である。このアンプ２１Ｅの出力信号が第１実施形態の場合と同様のＰＬＬ回路で処理されることにより、データ信号Ｄ₁’およびクロック信号Ｃ₁’が再生されてバッファ回路２３に送られる。

同期信号検出回路２２₁’は、例えばアンプ２１Ｅの一方の入力端子に繋がる信号線３０₁’に一端が接続された抵抗２１Ｂと、アンプ２１Ｅの他方の入力端子に繋がる信号線３０₁’に一端が接続された抵抗２１Ｃと、抵抗２１Ｂ，２１Ｃの各他端および接地端子の間に接続された抵抗２１Ｄとを有する。この同期信号検出回路２２₁’では、各抵抗２１Ｂ，２１Ｃ，２１Ｄの共通接続点の電位を示す信号が同期信号Ｓ₁’としてバッファ回路２３に送られる。

上記のような構成の位相整合回路では、例えば図８の１段目に示すような波形のクロック信号Ｃが発振器４０からＤ−ＦＦ回路１１のクロック入力端子に与えられることで、Ｄ−ＦＦ回路１１の各データ出力端子から位相の揃ったデータ信号Ｄ_i（ただしｉ＝１〜Ｎ）が出力されてアンプ１５_iに送られる。各々のアンプ１５_iでは、Ｄ−ＦＦ回路１１からのデータ信号Ｄ_iが差動データ信号に変換され、図８の３段目に示すような正相のデータ信号Ｄ_iおよび図８の４段目に示すような逆相のデータ信号／Ｄ_iが出力される。

アンプ１５_iから出力された正相および逆相の各データ信号Ｄ_i，／Ｄ_iは、レベル変調回路１６_iにおいて、図８の３段目に示すような波形の同期信号Ｓに従って各々の信号電位が同位相で変調され、一対の信号線３０_i’にそれぞれ送信される。具体的に図８の５，６段目に示す一例では、同期信号Ｓがハイレベルの状態にあるとき、データ信号Ｄ_i，／Ｄ_iの各電位が同じレベルだけ高くなり、同期信号Ｓがローレベルの状態にあるとき、データ信号Ｄ_i，／Ｄ_iの各電位が同じレベルだけ低くなるように、信号電位の調整が行われる。

一対の信号線３０_i’を介して受信部２０まで伝送された差動データ信号Ｔ_i，／Ｔ_iは、ＣＤＲ回路２１_i’のアンプ２１Ｅにそれぞれ入力され、各々の差分を示す信号がアンプ２１Ｅから後段のＰＬＬ回路に与えられて、データ信号Ｄ_i’およびクロック信号Ｃ_i’の再生処理が行われる。このＣＤＲ回路２１_i’における再生処理について、送信側で差動データ信号に同期信号Ｓ成分を重畳させたことによる影響は、差動データ信号の各電位を同位相で変化させており受信側でキャンセルされるため、殆ど生じることはない。

また、ＣＤＲ回路２１_i’に入力される差動データ信号Ｔ_i，／Ｔ_iの各々の信号電位の変化が抵抗２２Ｂ〜２２Ｄからなる同期信号検出回路２２_i’で検出され、抵抗２２Ｂ〜２２Ｄの共通接続点の電位が同期信号Ｓ_i’としてバッファ回路２３に送られる。
バッファ回路２３では、各同期信号検出回路２２₁’〜２２_N’からの同期信号Ｓ₁’〜Ｓ_N’に基づいて、各ＣＤＲ回路２１₁’〜２１_N’からのデータ信号Ｄ₁’〜Ｄ_N’間に生じた位相ずれが低減されるか若しくは各データ信号Ｄ₁’〜Ｄ_N’の位相が略一致するように、ＦＩＦＯ方式でバッファリングされる各データ信号Ｄ₁’〜Ｄ_N’の出力タイミングが調整される。これにより、送信部１０および受信部２０間での並列伝送による位相ずれを補償され、送信時と同様の位相関係を持ったデータ信号Ｄ₁〜Ｄ_Nがバッファ回路２３から出力されるようになる。

上記のように第３実施形態の位相整合回路によれば、送信部１０および受信部２０の間で差動データ信号が並列に伝送される場合には、同期信号Ｓに従って差動データ信号の電位を同位相で変調して、並列データ信号に同期信号Ｓ成分を重畳させるようにしても、従来のように並列データ信号の伝送速度を上昇させたり、あるいは、送受信部間を繋ぐ信号線の本数を増加させたりすることなく、簡略な回路構成によって各並列データ信号間の位相関係を整合することが可能になる。

以上、本明細書で開示した主な発明について以下にまとめる。

（付記１）複数の信号線を介して接続された送信部および受信部の間で並列に伝送される複数のデータ信号について、該各データ信号の相対的な位相関係を保持するための並列データ信号の位相整合回路であって、
前記送信部は、前記各データ信号に対応したクロック信号の周波数よりも低い周波数を有する同期信号を生成する同期信号生成回路と、前記各データ信号に対して前記同期信号生成回路で生成された同期信号を重畳して前記各信号線にそれぞれ出力する同期信号重畳回路と、を有し、
前記受信部は、前記各信号線を介して並列に伝送されたデータ信号を受信し、該各データ信号に含まれる同期信号成分を検出する同期信号検出回路と、該同期信号検出回路の検出結果に基づいて、受信した各データ信号の相対的な位相関係を調整する位相調整回路と、を有することを特徴とする並列データ信号の位相整合回路。

（付記２）付記１に記載の並列データ信号の位相整合回路であって、
前記同期信号重畳回路は、前記同期信号生成回路で生成された同期信号に従って、前記各データ信号をそれぞれ位相変調し、
前記同期信号検出回路は、受信した各データ信号に含まれる位相変調成分を復調して同期信号を検出することを特徴とする並列データ信号の位相整合回路。

（付記３）付記２に記載の並列データ信号の位相整合回路であって、
前記同期信号重畳回路は、前記クロック信号に同期した各データ信号が入力され、該各データ信号に対する時間遅延量が前記同期信号生成回路で生成された同期信号に従って制御される可変遅延回路を備えたことを特徴とする並列データ信号の位相整合回路。

（付記４）付記２に記載の並列データ信号の位相整合回路であって、
前記同期信号重畳回路は、前記同期信号生成回路で生成された同期信号に従って前記クロック信号を位相変調する位相変調回路と、前記各データ信号がデータ入力端子に与えられると共に、前記位相変調回路の出力信号がクロック入力端子に与えられるＤフリップフロップ回路と、を備えたことを特徴とする並列データ信号の位相整合回路。

（付記５）付記２に記載の並列データ信号の位相整合回路であって、
前記受信部における各データ信号の受信処理が位相同期ループ回路を利用して行われるとき、前記同期信号検出回路は、前記同期信号の周波数に対応した透過周波数帯域を有するバンドパスフィルタに、前記位相同期ループ回路における位相比較結果を示す信号を与えることで前記同期信号を検出することを特徴とする並列データ信号の位相整合回路。

（付記６）付記１に記載の並列データ信号の位相整合回路であって、
前記送信部および前記受信部の間で並列に伝送される各データ信号が、それぞれ一対の差動データ信号からなるとき、
前記同期信号重畳回路は、前記同期信号生成回路で生成された同期信号に従って、前記一対の差動データ信号の各々の信号電位を同位相で変調し、
前記同期信号検出回路は、受信した一対の差動データ信号の各々の信号電位の変化を基に同期信号を検出することを特徴とする並列データ信号の位相整合回路。

（付記７）付記１に記載の並列データ信号の位相整合回路であって、
前記同期信号生成回路は、前記クロック信号を分周して前記同期信号を生成することを特徴とする並列データ信号の位相整合回路。

（付記８）付記１に記載の並列データ信号の位相整合回路であって、
前記同期信号生成回路は、前記各データ信号のビットレートが２．５Ｇｂ／ｓのときに、１ＭＨｚ付近の周波数を有する同期信号を生成することを特徴とする並列データ信号の位相整合回路。

本発明の第１実施形態による位相整合回路の構成を示すブロック図である。 上記第１実施形態におけるＣＤＲ回路および同期信号検出回路の具体的な構成例を示すブロック図である。 上記第１実施形態の動作を説明するタイムチャートである。 本発明の第２実施形態による位相整合回路の構成を示すブロック図である。 上記第２実施形態の動作を説明するタイムチャートである。 本発明の第３実施形態による位相整合回路の構成を示すブロック図である。 上記第３実施形態におけるＣＤＲ回路および同期信号検出回路の具体的な構成例を示すブロック図である。 上記第３実施形態の動作を説明するタイムチャートである。 従来の位相整合回路の構成例を示した図である。 従来の位相整合回路の他の構成例を示した図である。 従来の位相整合回路の問題点を説明するための図である。

符号の説明

１０ 送信部
１１ Ｄ−ＦＦ回路
１２ 可変遅延回路
１３ 同期信号生成回路
１４ 位相変調回路
１５₁〜１５_N アンプ
１６₁〜１６_N レベル変調回路
２０ 受信部
２１₁〜２１_N，２１₁’〜２１_N’ ＣＤＲ回路
２２₁〜２２_N，２２₁’〜２２_N’ 同期信号検出回路
２３ バッファ回路
３０₁〜３０_N，３０₁’〜３０_N’ 信号線
４０ 発振器

Claims (5)

1. 複数の信号線を介して接続された送信部および受信部の間で並列に伝送される複数のデータ信号について、該各データ信号の相対的な位相関係を保持するための並列データ信号の位相整合回路であって、
   前記送信部は、前記各データ信号に対応したクロック信号の周波数よりも低い周波数を有する同期信号を生成する同期信号生成回路と、前記各データ信号に対して前記同期信号生成回路で生成された同期信号を重畳して前記各信号線にそれぞれ出力する同期信号重畳回路と、を有し、
   前記受信部は、前記各信号線を介して並列に伝送されたデータ信号を受信し、該各データ信号に含まれる同期信号成分を検出する同期信号検出回路と、該同期信号検出回路の検出結果に基づいて、受信した各データ信号の相対的な位相関係を調整する位相調整回路と、を有することを特徴とする並列データ信号の位相整合回路。
2. 請求項１に記載の並列データ信号の位相整合回路であって、
   前記同期信号重畳回路は、前記同期信号生成回路で生成された同期信号に従って、前記各データ信号をそれぞれ位相変調し、
   前記同期信号検出回路は、受信した各データ信号に含まれる位相変調成分を復調して同期信号を検出することを特徴とする並列データ信号の位相整合回路。
3. 請求項２に記載の並列データ信号の位相整合回路であって、
   前記同期信号重畳回路は、前記クロック信号に同期した各データ信号が入力され、該各データ信号に対する時間遅延量が前記同期信号生成回路で生成された同期信号に従って制御される可変遅延回路を備えたことを特徴とする並列データ信号の位相整合回路。
4. 請求項２に記載の並列データ信号の位相整合回路であって、
   前記同期信号重畳回路は、前記同期信号生成回路で生成された同期信号に従って前記クロック信号を位相変調する位相変調回路と、前記各データ信号がデータ入力端子に与えられると共に、前記位相変調回路の出力信号がクロック入力端子に与えられるＤフリップフロップ回路と、を備えたことを特徴とする並列データ信号の位相整合回路。
5. 請求項１に記載の並列データ信号の位相整合回路であって、
   前記送信部および前記受信部の間で並列に伝送される各データ信号が、それぞれ一対の差動データ信号からなるとき、
   前記同期信号重畳回路は、前記同期信号生成回路で生成された同期信号に従って、前記一対の差動データ信号の各々の信号電位を同位相で変調し、
   前記同期信号検出回路は、受信した一対の差動データ信号の各々の信号電位の変化を基に同期信号を検出することを特徴とする並列データ信号の位相整合回路。

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