JP2015228563A - 受信回路 - Google Patents
受信回路 Download PDFInfo
- Publication number
- JP2015228563A JP2015228563A JP2014112889A JP2014112889A JP2015228563A JP 2015228563 A JP2015228563 A JP 2015228563A JP 2014112889 A JP2014112889 A JP 2014112889A JP 2014112889 A JP2014112889 A JP 2014112889A JP 2015228563 A JP2015228563 A JP 2015228563A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- phase difference
- output
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 107
- 238000011084 recovery Methods 0.000 claims abstract description 36
- 230000010355 oscillation Effects 0.000 claims abstract description 23
- 230000000630 rising effect Effects 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 abstract description 18
- 230000015556 catabolic process Effects 0.000 abstract 2
- 238000006731 degradation reaction Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 16
- 238000005070 sampling Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 7
- 102100036945 Dead end protein homolog 1 Human genes 0.000 description 6
- 101000950194 Homo sapiens Dead end protein homolog 1 Proteins 0.000 description 6
- 101710190597 Uroporphyrinogen decarboxylase 1, chloroplastic Proteins 0.000 description 6
- 101710187929 Uroporphyrinogen decarboxylase 2, chloroplastic Proteins 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 108010064762 Uroporphyrinogen decarboxylase Proteins 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 102100038742 Cytochrome P450 2A13 Human genes 0.000 description 3
- 101100341024 Drosophila melanogaster ogre gene Proteins 0.000 description 3
- LFERELMXERXKKQ-KMXXXSRASA-N Fenugreekine Chemical compound NC(=O)C1=CC=CC([C@H]2[C@@H]([C@H](O)[C@@H](COP(O)(=O)OP(O)(=O)OC[C@@H]3[C@H]([C@@H](O)[C@@H](O3)N3C4=NC=NC(N)=C4N=C3)O)O2)O)=N1 LFERELMXERXKKQ-KMXXXSRASA-N 0.000 description 3
- 101000957389 Homo sapiens Cytochrome P450 2A13 Proteins 0.000 description 3
- 101000889886 Homo sapiens Testis-expressed protein 10 Proteins 0.000 description 3
- 101100141377 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RIX1 gene Proteins 0.000 description 3
- 101100341025 Schistocerca americana inx1 gene Proteins 0.000 description 3
- 102100040174 Testis-expressed protein 10 Human genes 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 101150104207 inx2 gene Proteins 0.000 description 3
- 101150101594 ipi2 gene Proteins 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
- H03B5/1212—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
- H03B5/1212—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair
- H03B5/1215—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair the current source or degeneration circuit being in common to both transistors of the pair, e.g. a cross-coupled long-tailed pair
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1228—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device the amplifier comprising one or more field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
- H03B5/124—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L23/00—Apparatus or local circuits for systems other than those covered by groups H04L15/00 - H04L21/00
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】ＬＣ電圧制御発振器間の干渉によるクロックデータリカバリ回路の特性劣化を抑制することができる受信回路を提供することを課題とする。【解決手段】それぞれがインダクタ及び容量に応じた発振周波数のクロックを生成するＬＣ電圧制御発振器を有し、入力データを基にデータ及びクロックを復元する複数のクロックデータリカバリ回路を並列に配置し、位相検出回路１１１、１１２により検出される隣接配置されたクロックデータリカバリ回路の入力データ間の位相差及び出力クロック間の位相差に応じて、位相差計算回路がクロックデータリカバリ回路内のループにおけるＬＣ電圧制御発振器の発振周波数の上昇及び下降の利得の比率を調整するようにして、ＬＣ電圧制御発振器間の干渉による影響をキャンセルし、干渉によるクロックデータリカバリ回路の特性劣化を抑制する。【選択図】図１
Description
本発明は、受信回路に関する。
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。受信回路では、伝送されてきたデータを適切なタイミングで判定し、データとクロックを復元すること、いわゆるクロックデータリカバリ（ＣＤＲ：Clock and Data Recovery）が求められる。入力データとデータのサンプリングに用いるクロック（サンプリングクロック）との位相差を検出し、それを基にサンプリングクロックの位相調整を行うことによって、クロックデータリカバリは実現される。
例えば、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）の制御電圧を調整することによりサンプリングクロックの位相調整を行うＶＣＯ（もしくはＰＬＬ：Phase Locked Loop、位相ロックループ）型のクロックデータリカバリ回路（ＣＤＲ回路）が知られている。電圧制御発振器としては、高周波発振が可能で低ノイズであるＬＣ電圧制御発振器が知られている（例えば、特許文献１、２参照）。ＬＣ電圧制御発振器は、インダクタ及び容量に応じた発振周波数のクロック信号を生成する。また、ＰＬＬ回路内に複数のＬＣ電圧制御発振器を有する通信用半導体集積回路が提案されている（例えば、特許文献３参照）。
図１４は、２並列でデータ受信する２レーン構成の受信回路の構成例を示す図である。図１４に示す受信回路は、入力データＤＩ１が入力され出力データＤＯ１を出力する第１のＣＤＲ回路（ＣＤＲ１）１４００−１、及び入力データＤＩ２が入力され出力データＤＯ２を出力する第２のＣＤＲ回路（ＣＤＲ２）１４００−２を有する。第１のＣＤＲ回路１４００−１及び第２のＣＤＲ回路１４００−２の構成や動作は同様であるので、第１のＣＤＲ回路１４００−１を例に説明する。
第１のＣＤＲ回路１４００−１は、入力データＤＩ１が“０”であるか“１”であるかを比較回路（判定回路）１４０１により判定し、判定結果を出力データＤＯ１として出力する。比較回路（判定回路）１４０１は、ＬＣ電圧制御発振器１４０５の出力クロックＣＫ１をサンプリングクロックとして用い、クロックＣＫ１に基づくタイミングで入力データＤＩ１の判定を行う。
位相周波数検出回路（ＰＦＤ：Phase Frequency Detector）１４０２は、入力データＤＩ１とクロックＣＫ１との位相差及び周波数差を検出し、検出結果に応じてアップ信号ＵＰ１及びダウン信号ＤＮ１を出力する。チャージポンプ回路（ＣＰ：Charge Pump）１４０３及びループフィルタ（ＬＰＦ：Loop Filter）１４０４は、位相周波数検出回路１４０２から出力されたアップ信号ＵＰ１、ダウン信号ＤＮ１に応じて電流の加算及び減算（電荷の注入及び引き抜き）を行い、制御電圧ＶＣＯＣ１を生成する。ＬＣ電圧制御発振器（ＬＣ ＶＣＯ）１４０５は、制御電圧ＶＣＯＣ１に応じた発振周波数のクロックを生成し出力クロックＣＫ１として出力する。以上の動作により、ＬＣ電圧制御発振器１４０５の出力クロックＣＫ１は、入力データＤＩ１と同期し、クロックデータリカバリの機能が実現される。
複数のＣＤＲ回路により並列で複数のデータを入力し複数のデータを出力する複数レーンの受信回路は、一般に各レーンの回路を並列に並べて実装する。ここで、各レーンのＣＤＲ回路が有するＬＣ電圧制御発振器が近接して配置された場合には、ＬＣ電圧制御発振器のインダクタの相互結合によるＬＣ電圧制御発振器間の干渉が起こる。これにより、近い周波数で発振しているＬＣ電圧制御発振器は、出力が同じ位相かつ同じ周波数となるように注入同期によりクロックの位相がシフトされる。
ＣＤＲ回路のループ内にあるＬＣ電圧制御発振器間で干渉が起こると、図１５に示すようにＬＣ電圧制御発振器の出力クロックの位相差が小さくなる方向に位相がシフトされ、位相誤差を発生してしまう。ＣＤＲ回路のループ利得に対してＬＣ電圧制御発振器の干渉が大きいほど位相誤差が増大し、ＣＤＲ回路の特性が劣化する。図１５において、クロックＣＫ１が入力データＤＩ１と同期するクロックを示し、クロックＣＫ２が入力データＤＩ２と同期するクロックを示している。また、クロックＣＫ１、ＣＫ２は、ＬＣ電圧制御発振器の干渉がないとした場合の例を破線により示し、干渉により位相シフトした場合の例を実線により示している。
図１６（Ａ）〜図１６（Ｃ）に、ＬＣ電圧制御発振器間の干渉による影響を示す。それぞれのグラフは、入力位相差θin_d／２π（図１４に示した例での入力データＤＩ１とＤＩ２の位相差に相当）に対するクロック位相差θd／２π（図１４に示した例でのクロックＣＫ１とＣＫ２の位相差に相当）の関係を示している。ＣＤＲ回路は、入力データの位相にクロックが追従するように制御されるため、理想的には入力位相差とクロック位相差は等しくなるように収束する。
ＣＤＲ回路が有するＬＣ電圧制御発振器間の干渉がない場合、図１６（Ａ）に示されるように入力位相差とクロック位相差は等しくなるが、干渉がある場合、図１６（Ｂ）や図１６（Ｃ）に示されるように収束位相誤差が発生する。また、ＣＤＲ回路が有するＬＣ電圧制御発振器間の干渉があっても、図１６（Ｂ）や図１６（Ｃ）に示されるように、入力位相差が０又はπである場合には収束位相誤差がなく、それ以外の入力位相差では収束位相誤差が発生する。すなわち、この位相誤差は、入力位相差（入力データの位相差）の大きさやＬＣ電圧制御発振器間の干渉の大きさに応じて変化する。
ＣＤＲ回路のループ利得を大きくすることにより、ＬＣ電圧制御発振器の干渉による影響を小さくすることは可能であるが、ＣＤＲ回路の特性が変化してしまう。また、ＣＤＲ回路のループ利得は、一般的に規格で定められていたり、性能面から最適な大きさが決まっていたりするため、単純に大きくすることが不可能である。したがって、ＬＣ電圧制御発振器（ＣＤＲ回路）のそれぞれは、ＬＣ電圧制御発振器の干渉が影響しないように十分に距離を離して実装する必要があり、高密度実装することが困難であった。
本発明の目的は、ＬＣ電圧制御発振器間の干渉によるクロックデータリカバリ回路の特性劣化を抑制することができる受信回路を提供することである。
受信回路の一態様は、それぞれがインダクタ及び容量に応じた発振周波数のクロックを生成するＬＣ電圧制御発振器を有し、入力データを基にデータ及びクロックを復元する並列に配置された複数のクロックデータリカバリ回路と、クロックデータリカバリ回路内のループにおけるＬＣ電圧制御発振器の発振周波数の上昇及び下降の利得の比率を調整する利得調整回路とを有する。利得調整回路は、隣接して配置されているクロックデータリカバリ回路の入力データ間の位相差及び出力クロック間の位相差に応じてクロックデータリカバリ回路内のループにおける利得を調整する。
開示の受信回路は、クロックデータリカバリ回路内のループにおける利得を、隣接するクロックデータリカバリ回路の入力データ間の位相差及び出力クロック間の位相差に応じて調整し、ＬＣ電圧制御発振器間の干渉によるクロックデータリカバリ回路の特性劣化を抑制することができる。
以下、本発明の実施形態を図面に基づいて説明する。
ＬＣ電圧制御発振器を有するクロックデータリカバリ回路（ＣＤＲ回路）を各レーンに配置した複数レーンの受信回路においては、ＬＣ電圧制御発振器間の干渉により隣接するレーンの入力データの位相差やクロックの位相差に応じてＣＤＲ回路での収束位相誤差が変化する。そこで、以下に説明する実施形態では、隣接するレーンでの入力データ間の位相差及びクロック間の位相差を検出し、それに応じてＬＣ電圧制御発振器の発振周波数を上昇及び下降させるＣＤＲ回路のループにおけるアップ（ＵＰ）及びダウン（ＤＮ）の利得の比率を調整することで、ＣＤＲ回路としてのループ利得は変えずに収束位相誤差を補正する。
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１（Ａ）は、第１の実施形態における受信回路の構成例を示す図である。図１（Ａ）には、２つのＣＤＲ回路により、２並列でデータを入力しデータを出力する２レーン構成の受信回路を一例として示している。図１（Ａ）に示す受信回路は、入力データＤＩ１が入力され出力データＤＯ１を出力する第１のＣＤＲ回路（ＣＤＲ１）１００−１、入力データＤＩ２が入力され出力データＤＯ２を出力する第２のＣＤＲ回路（ＣＤＲ２）１００−２、位相検出回路（ＰＤ：Phase Detector）１１１、１１２、及び位相差計算回路１１３を有する。位相検出回路１１１、１１２及び位相差計算回路１１３は、利得調整回路の一例である。
本発明の第１の実施形態について説明する。
図１（Ａ）は、第１の実施形態における受信回路の構成例を示す図である。図１（Ａ）には、２つのＣＤＲ回路により、２並列でデータを入力しデータを出力する２レーン構成の受信回路を一例として示している。図１（Ａ）に示す受信回路は、入力データＤＩ１が入力され出力データＤＯ１を出力する第１のＣＤＲ回路（ＣＤＲ１）１００−１、入力データＤＩ２が入力され出力データＤＯ２を出力する第２のＣＤＲ回路（ＣＤＲ２）１００−２、位相検出回路（ＰＤ：Phase Detector）１１１、１１２、及び位相差計算回路１１３を有する。位相検出回路１１１、１１２及び位相差計算回路１１３は、利得調整回路の一例である。
ＣＤＲ回路１００は、それぞれがＬＣ電圧制御発振器を有し、入力データをＬＣ電圧制御発振器の出力クロックによりサンプリングするとともに入力データとＬＣ電圧制御発振器の出力クロックとの位相差及び周波数差に応じてＬＣ電圧制御発振器の発振周波数を調整することにより、入力データを基にデータ及びクロックを復元する。
ＣＤＲ回路１００−ｉ（ｉは添え字であり、図１（Ａ）に示す例ではｉは１もしくは２である）の各々は、比較回路（判定回路）１０１、位相周波数検出回路（ＰＦＤ）１０２、チャージポンプ回路（ＣＰ）１０３、ループフィルタ（ＬＰＦ）１０４、及びＬＣ電圧制御発振器（ＬＣ ＶＣＯ）１０５を有する。比較回路１０１は、ＬＣ電圧制御発振器１０５の出力クロックＣＫｉをサンプリングクロックとして用い、クロックＣＫｉに基づくタイミングで入力データＤＩｉが“０”であるか“１”であるかを判定し、判定結果を出力データＤＯｉとして出力する。
位相周波数検出回路１０２は、入力データＤＩｉとクロックＣＫｉとの位相差及び周波数差を検出し、検出結果に応じて制御電圧ＶＣＯＣｉの上昇及び下降を指示するアップ信号ＵＰｉ及びダウン信号ＤＮｉを出力する。チャージポンプ回路１０３及びループフィルタ１０４は、位相周波数検出回路１０２から出力されるアップ信号ＵＰｉ、ダウン信号ＤＮｉ及び位相差計算回路１１３の出力ＣＰＡＤｉに応じて電流の加算及び減算（電荷の注入及び引き抜き）を行い、制御電圧ＶＣＯＣｉを生成する。
ＬＣ電圧制御発振器１０５は、インダクタ（Ｌ）及び容量（Ｃ）に応じた発振周波数のクロックを生成する。ＬＣ電圧制御発振器１０５は、例えば可変容量を有し、制御電圧ＶＣＯＣｉによって可変容量の容量値を調整することにより発振周波数が制御され、供給される制御電圧ＶＣＯＣｉに応じた周波数のクロックを出力クロックＣＫｉとして出力する。
位相検出回路１１１は、ＣＤＲ回路１００−１に入力される入力データＤＩ１とＣＤＲ回路１００−２に入力される入力データＤＩ２との位相差を検出し、検出結果に応じてアップ信号ＵＰＤ及びダウン信号ＤＮＤを出力する。すなわち、位相検出回路１１１は、隣接するレーンの入力データＤＩ１、ＤＩ２の位相差に応じて、アップ信号ＵＰＤ及びダウン信号ＤＮＤを出力する。
位相検出回路１１２は、ＣＤＲ回路１００−１のＬＣ電圧制御発振器１０５から出力されるクロックＣＫ１とＣＤＲ回路１００−２のＬＣ電圧制御発振器１０５から出力されるクロックＣＫ２との位相差を検出し、検出結果に応じてアップ信号ＵＰＣＫ及びダウン信号ＤＮＣＫを出力する。すなわち、位相検出回路１１２は、隣接するレーンのクロックＣＫ１、ＣＫ２の位相差に応じて、アップ信号ＵＰＣＫ及びダウン信号ＤＮＣＫを出力する。
位相差計算回路１１３は、位相検出回路１１１から出力されるアップ信号ＵＰＤ、ダウン信号ＤＮＤ、及び位相検出回路１１２から出力されるアップ信号ＵＰＣＫ、ダウン信号ＤＮＣＫに基づいて、入力データＤＩ１、ＤＩ２間の位相差とクロックＣＫ１、ＣＫ２間の位相差との差に応じた出力ＣＰＡＤ１、ＣＰＡＤ２を生成する。位相差計算回路１１３の出力ＣＰＡＤ１は、ＣＤＲ回路１００−１のチャージポンプ回路１０３に供給され、出力ＣＰＡＤ１に基づいてＣＤＲ回路１００−１のループにおけるアップ（ＵＰ）及びダウン（ＤＮ）の利得の比率が調整される。また、位相差計算回路１１３の出力ＣＰＡＤ２は、ＣＤＲ回路１００−２のチャージポンプ回路１０３に供給され、出力ＣＰＡＤ２に基づいてＣＤＲ回路１００−２のループにおけるアップ（ＵＰ）及びダウン（ＤＮ）の利得の比率が調整される。
図１（Ｂ）は、ＣＤＲ回路のループにおける入力位相差に対する利得を示す図である。図１（Ｂ）において、横軸は入力データとクロックの位相差であり、縦軸は規格化した利得である。ＬＣ電圧制御発振器間の干渉がないとき、利得の特性は、図１（Ｂ）に一点鎖線１２１で示すようになり、入力データとクロックの位相差がない箇所で収束する（利得が０になる）。
しかし、ＬＣ電圧制御発振器間の干渉があると、干渉による影響で隣接するレーン間のクロック位相差が小さくなる方向への利得が増加するため、結果として例えば図１（Ｂ）に実線１２２で示すように利得の特性が変化（シフト）する。利得調整等を行わなければ利得が０となる点で収束するため、実線１２２に示すように利得の特性が変化すると、収束位相誤差が発生してしまう。
そこで、本実施形態における受信回路では、位相差計算回路１１３の出力ＣＰＡＤ１、ＣＰＡＤ２により、ＣＤＲ回路１００のチャージポンプ回路１０３におけるアップ信号（ＵＰ）及びダウン信号（ＤＮ）の利得を調整し、ＣＤＲ回路１００のループにおけるアップ及びダウンの利得の比率を調整する。これにより、ＣＤＲ回路のループにおけるアップとダウンの利得の比率を例えば図１（Ｂ）に破線で示す利得で収束するように調整することで、ＬＣ電圧制御発振器１０５の干渉による影響をキャンセルし、収束位相誤差をなくすことが可能になる。
図２は、図１（Ａ）に示した第１の実施形態における受信回路の構成例をより詳細に示す図である。図２に示す受信回路は、それぞれ入力データＤＩｉが入力され出力データＤＯｉを出力する２つのＣＤＲ回路１００−ｉ、位相検出回路２０１−１、２０１−２、２０３−１、２０３−２、分周回路（ＤＩＶ：divider）２０２−１、２０２−２、２０４−１、２０４−２、及び位相差計算回路２０５を有する。
それぞれのＣＤＲ回路１００−ｉは、比較回路１０１、位相周波数検出回路１０２、チャージポンプ回路１０３、ループフィルタ１０４、及びＬＣ電圧制御発振器１０５を有する。比較回路１０１は、ＬＣ電圧制御発振器１０５の出力クロックＣＫｉをサンプリングクロックとして用い、クロックＣＫｉに基づくタイミングで入力データＤＩｉが“０”であるか“１”であるかを判定し、判定結果を出力データＤＯｉとして出力する。
位相周波数検出回路１０２は、入力データＤＩｉとＬＣ電圧制御発振器１０５から出力されたクロックＣＫｉとの位相差及び周波数差を検出し、検出結果に応じて制御電圧ＶＣＯＣｉの上昇及び下降を指示するアップ信号ＵＰｉ及びダウン信号ＤＮｉを出力する。図３（Ａ）は、本実施形態における位相周波数検出回路の構成例を示す図である。図３（Ａ）には、フリップフロップ３０１、３０２及び排他的論理和演算回路（ＸＯＲ回路）３０３、３０４を有するＨｏｇｇｅ型の位相検出回路を一例として示している。
フリップフロップ３０１は、クロックＣＫの立ち上がりエッジにおいて入力ＩＮを保持し出力する。フリップフロップ３０２は、クロックＣＫの立ち下がりエッジにおいてフリップフロップ３０１の出力を保持し出力する。ＸＯＲ回路３０３は、入力ＩＮ及びフリップフロップ３０１の出力が入力され、その演算結果をアップ信号ＵＰとして出力する。ＸＯＲ回路３０４は、フリップフロップ３０１、３０２の出力が入力され、その演算結果をダウン信号ＤＮとして出力する。
図３（Ａ）に示した位相検出回路によれば、クロックＣＫの位相が入力ＩＮの位相よりも遅れているときには、アップ信号ＵＰがダウン信号ＤＮよりも長い期間においてアサート（本例ではハイレベル）される。一方、クロックＣＫの位相が入力ＩＮの位相よりも進んでいるときには、アップ信号ＵＰがダウン信号ＤＮよりも短い期間においてアサートされる。
図３（Ｂ）は、図３（Ａ）に示した位相検出回路の出力特性の一例を示す図である。図３（Ｂ）において、横軸が入力ＩＮとクロックＣＫとの位相差であり、縦軸が規格化した出力特性（ＵＰ−ＤＮ）である。この位相検出回路の利得は、入力ＩＮとクロックＣＫとの位相差に対して線形特性であり、入力ＩＮの遷移密度をＴＤとすると位相検出回路の利得はＴＤ／πで表される。
チャージポンプ回路１０３は、位相周波数検出回路１０２から出力されるアップ信号ＵＰｉ、ダウン信号ＤＮｉ及び位相差計算回路１１３の出力ＣＰＡＤｉに応じて、制御電圧ＶＣＯＣｉの供給ノードに対する電流の加算又は減算（電荷の注入又は引き抜き）を行う。図４は、本実施形態におけるチャージポンプ回路１０３の構成例を示す図である。チャージポンプ回路１０３は、スイッチとしてのＰチャネルトランジスタ４０１、インバータ４０２、スイッチとしてのＮチャネルトランジスタ４０３、及び電流源４０４、４０５を有する。Ｐチャネルトランジスタ４０１及びＮチャネルトランジスタ４０３は、例えばＭＯＳトランジスタである。電流源４０４は電源電位ノードに接続された電流ＩＣＰを流す電流源であり、電流源４０５は基準電位ノード（例えばグランド電位ノード）に接続された電流ＩＣＰを流す電流源である。電流源４０４、４０５は、例えばカレントミラー接続されたトランジスタを有する。
Ｐチャネルトランジスタ４０１は、ゲートにインバータ４０２を介してアップ信号ＵＰが入力され、ソースが電流源４０４に接続される。Ｎチャネルトランジスタ４０３は、ゲートにダウン信号ＤＮが供給され、ソースが電流源４０５に接続される。Ｐチャネルトランジスタ４０１のドレインとＮチャネルトランジスタ４０３のドレインとが接続され、その接続点が出力ノードＯＵＴに接続される。また、出力ノードＯＵＴには、対応する位相差計算回路１１３の出力ＣＰＡＤが供給される。
図４に示したチャージポンプ回路は、アップ信号ＵＰがアサートされている（本例ではハイレベル）期間は、Ｐチャネルトランジスタ４０１がオン状態（導通状態）となり、出力ノードＯＵＴに電流ＩＣＰ（それに応じた量の電荷）が注入される。一方、ダウン信号ＤＮがアサートされている（本例ではハイレベル）期間は、Ｎチャネルトランジスタ４０３がオン状態（導通状態）となり、出力ノードＯＵＴから電流ＩＣＰ（それに応じた量の電荷）が引き抜かれる。
これにより、チャージポンプ回路は、入力されるアップ信号ＵＰ及びダウン信号ＤＮがそれぞれアサートされる期間に応じて、出力ノードＯＵＴの電圧レベルが変化する。さらに、対応する位相差計算回路１１３からの出力ＣＰＡＤによって、出力ノードＯＵＴに対する電流の加算及び減算（電荷の注入及び引き抜き）が行われ、チャージポンプ回路の出力ノードＯＵＴの電圧レベルが変化する。すなわち、本実施形態におけるチャージポンプ回路は、入力されるアップ信号ＵＰ及びダウン信号ＤＮがそれぞれアサートされる期間、及び対応する位相差計算回路１１３からの出力ＣＰＡＤに応じて、出力ノードＯＵＴの電圧レベルが変化する。出力ノードＯＵＴは、例えばループフィルタに接続され、ループフィルタが有する容量に対して充放電を行うことになる。
ループフィルタ１０４は、チャージポンプ回路１０３の出力の高周波数成分をフィルタリングして除去し、低周波数成分を通過させて制御電圧ＶＣＣｉを生成する。ループフィルタ１０４は、例えば図５に示すように、入力ノードＩＮ（出力ノードＯＵＴ）と基準電位ノードとの間に直列に接続された抵抗５０１及び容量５０２と、入力ノードＩＮ（出力ノードＯＵＴ）と基準電位ノードとの間に接続された容量５０３とを有する。
ＬＣ電圧制御発振器１０５は、インダクタ（Ｌ）及び容量（Ｃ）に応じた発振周波数のクロックを生成する。ＬＣ電圧制御発振器１０５は、例えば制御電圧ＶＣＯＣｉによって可変容量の容量値を調整することにより発振周波数が制御され、供給される制御電圧ＶＣＯＣｉに応じた周波数のクロックを出力クロックＣＫｉとして出力する。
図６は、本実施形態におけるＬＣ電圧制御発振器１０５の構成例を示す図である。ＬＣ電圧制御発振器１０５は、Ｐチャネルトランジスタ６０１、６０２、Ｎチャネルトランジスタ６０３、６０４、電流源６０５、可変容量６０６、６０７、及びインダクタ６０８を有する。Ｐチャネルトランジスタ６０１、６０２及びＮチャネルトランジスタ６０３、６０４は、例えばＭＯＳトランジスタである。電流源６０５は、電流ＩＶＣＯを流す電流源である。
Ｐチャネルトランジスタ６０１は、ゲートが正側出力ノードＯＵＴに接続され、ソースが電源電位ノードに接続され、ドレインが負側出力ノードＯＵＴＸに接続される。Ｐチャネルトランジスタ６０２は、ゲートが負側出力ノードＯＵＴＸに接続され、ソースが電源電位ノードに接続され、ドレインが正側出力ノードＯＵＴに接続される。Ｎチャネルトランジスタ６０３は、ゲートが正側出力ノードＯＵＴに接続され、ドレインが負側出力ノードＯＵＴＸに接続され、ソースが電流源６０５に接続される。Ｎチャネルトランジスタ６０４は、ゲートが負側出力ノードＯＵＴＸに接続され、ドレインが正側出力ノードＯＵＴに接続され、ソースが電源源６０５に接続される。可変容量６０６、６０７は、正側出力ノードＯＵＴ及び負側出力ノードＯＵＴＸ間に接続され、制御電圧ＶＣＯＣにより容量値が制御される。インダクタ６０８は、正側出力ノードＯＵＴ及び負側出力ノードＯＵＴＸ間に接続される。
図６に示したＬＣ電圧制御発振器１０５は、交差結合されたＰチャネルトランジスタ６０１、６０２、及び交差結合されたＮチャネルトランジスタ６０３、６０４を有し、電流源６０５によって流す電流が調整される。ＬＣ電圧制御発振器１０５の発振周波数は、インダクタ６０８のインダクタンス値及び可変容量６０６、６０７の容量値により決まり、制御電圧ＶＣＯＣによって可変容量６０６、６０７の容量値を調整することによって発振周波数が制御される。なお、可変容量として、複数の容量を並列接続し、制御電圧ＶＣＯＣによって各容量の電気的な接続及び切断を制御することで容量値を調整するようにしても良い。
位相検出回路２０１−１は、分周回路２０２−１によって分周された入力データＤＩ１とリファレンスクロック（参照クロック）ＣＫＲＥＦとの位相差を検出し、検出結果に応じてアップ信号ＵＰＤ１及びダウン信号ＤＮＤ１を出力する。位相検出回路２０１−２は、分周回路２０２−２によって分周された入力データＤＩ２とリファレンスクロックＣＫＲＥＦとの位相差を検出し、検出結果に応じてアップ信号ＵＰＤ２及びダウン信号ＤＮＤ２を出力する。
位相検出回路２０３−１は、分周回路２０４−１によって分周されたクロックＣＫ１とリファレンスクロックＣＫＲＥＦとの位相差を検出し、検出結果に応じてアップ信号ＵＰＣＫ１及びダウン信号ＤＮＣＫ１を出力する。位相検出回路２０３−２は、分周回路２０４−２によって分周されたクロックＣＫ２とリファレンスクロックＣＫＲＥＦとの位相差を検出し、検出結果に応じてアップ信号ＵＰＣＫ２及びダウン信号ＤＮＣＫ２を出力する。
位相検出回路２０１−１、２０１−２、及び位相検出回路２０３−１、２０３−２の構成は、例えば図３（Ａ）に示した位相検出回路と同様である。また、分周回路２０２−１、２０２−２、及び分周回路２０４−１、２０４−２による分周は、後段の回路に対する動作速度要求を緩和するために行っており、その分周比は構成に応じてさまざまな比率を取りうる。なお、後段の回路が処理可能であれば、分周回路２０２−１、２０２−２や分周回路２０４−１、２０４−２を設けずに構成することも可能である。
位相差計算回路２０５は、位相検出回路２０１−１、２０１−２、及び位相検出回路２０３−１、２０３−２から出力される信号に基づいて、ＣＤＲ回路１００−１、１００−２の入力データＤＩ１、ＤＩ２間の位相差とＬＣ電圧制御発振器１０５の出力クロックＣＫ１、ＣＫ２間の位相差とに応じた出力ＣＰＡＤ１、ＣＰＡＤ２を生成する。
位相差計算回路２０５は、分周後の入力データＤＩ１とリファレンスクロックＣＫＲＥＦとの位相差を示すアップ信号ＵＰＤ１、ダウン信号ＤＮＤ１、及び分周後の入力データＤＩ２とリファレンスクロックＣＫＲＥＦとの位相差を示すアップ信号ＵＰＤ２、ダウン信号ＤＮＤ２に基づいて、隣接するレーンの入力データＤＩ１、ＤＩ２の位相差を得る。同様に、位相差計算回路２０５は、分周後のクロックＣＫ１とリファレンスクロックＣＫＲＥＦとの位相差を示すアップ信号ＵＰＣＫ１、ダウン信号ＤＮＣＫ１、及び分周後のクロックＣＫ２とリファレンスクロックＣＫＲＥＦとの位相差を示すアップ信号ＵＰＣＫ２、ダウン信号ＤＮＣＫ２に基づいて、隣接するレーンのクロックＣＫ１、ＣＫ２の位相差を得る。そして、位相差計算回路２０５は、得られる入力データＤＩ１、ＤＩ２の位相差とクロックＣＫ１、ＣＫ２の位相差との差に応じて、ＣＤＲ回路１００−１、１００−２のループにおけるアップ及びダウンの利得を調整するための出力ＣＰＡＤ１、ＣＰＡＤ２を生成する。
ここで、入力データＤＩ１、ＤＩ２において遷移密度ＴＤは、ランダムデータを仮定し０．５とすることが可能である。一方、クロックＣＫ１、ＣＫ２では毎サイクルで信号遷移があるため、遷移密度ＴＤは１である。そこで、本実施形態では、入力データＤＩ１、ＤＩ２に係る位相検出回路２０１−１、２０１−２の利得と、クロックＣＫ１、ＣＫ２に係る位相検出回路２０３−１、２０３−２の利得とを合わせるための調整を行う。例えば入力データＤＩ１、ＤＩ２及びクロックＣＫ１、ＣＫ２において、（検出率×電流値）が揃うようにして遷移密度ＴＤに応じた利得調整を行う。
入力データＤＩ１、ＤＩ２に係る位相検出回路２０１−１、２０１−２の利得と、クロックＣＫ１、ＣＫ２に係る位相検出回路２０３−１、２０３−２の利得とを合わせる１つの方法としては、分周回路２０２−１、２０２−２及び分周回路２０４−１、２０４−２の分周比を制御することにより、単位時間当たりの遷移回数を同じにすれば良い。例えば、位相検出回路２０３−１、２０３−２に入力される分周後のクロックＣＫ１、ＣＫ２の周波数が、位相検出回路２０１−１、２０１−２に入力される分周後の入力データＤＩ１、ＤＩ２の周波数成分の（１／２）となるように分周比を設定すれば良い。このようにした場合の位相差計算回路２０５の構成例を図７（Ａ）及び図７（Ｂ）に示す。
図７（Ａ）は、位相差計算回路２０５の内の出力ＣＰＡＤ１を生成する回路の構成例を示す図であり、Ｐチャネルトランジスタ７０１、７０５、７０９、７１３、Ｎチャネルトランジスタ７０２、７０６、７１０、７１４、インバータ７１７〜７２０、及び電流源７０３、７０４、７０７、７０８、７１１Ａ、７１２Ａ、７１５Ａ、７１６Ａを有する。電流源７０３、７０７、７１１Ａ、７１５Ａのそれぞれは電源電位ノードに接続された電流ＩＡＤＪを流す電流源であり、電流源７０４、７０８、７１２Ａ、７１６Ａのそれぞれは基準電位ノード（例えばグランド電位ノード）に接続された電流ＩＡＤＪを流す電流源である。
Ｐチャネルトランジスタ７０１は、ゲートにインバータ７１７を介してアップ信号ＵＰＣＫ１が入力され、ソースが電流源７０３に接続され、ドレインが出力ＣＰＡＤ１の出力ノードに接続される。Ｎチャネルトランジスタ７０２は、ゲートにダウン信号ＤＮＣＫ１が入力され、ソースが電流源７０４に接続され、ドレインが出力ＣＰＡＤ１の出力ノードに接続される。Ｐチャネルトランジスタ７０５は、ゲートにインバータ７１８を介してダウン信号ＤＮＣＫ２が入力され、ソースが電流源７０７に接続され、ドレインが出力ＣＰＡＤ１の出力ノードに接続される。Ｎチャネルトランジスタ７０６は、ゲートにアップ信号ＵＰＣＫ２が入力され、ソースが電流源７０８に接続され、ドレインが出力ＣＰＡＤ１の出力ノードに接続される。
Ｐチャネルトランジスタ７０９は、ゲートにインバータ７１９を介してダウン信号ＤＮＤ１が入力され、ソースが電流源７１１Ａに接続され、ドレインが出力ＣＰＡＤ１の出力ノードに接続される。Ｎチャネルトランジスタ７１０は、ゲートにアップ信号ＵＰＤ１が入力され、ソースが電流源７１２Ａに接続され、ドレインが出力ＣＰＡＤ１の出力ノードに接続される。Ｐチャネルトランジスタ７１３は、ゲートにインバータ７２０を介してアップ信号ＵＰＤ２が入力され、ソースが電流源７１５Ａに接続され、ドレインが出力ＣＰＡＤ１の出力ノードに接続される。Ｎチャネルトランジスタ７１４は、ゲートにダウン信号ＤＮＤ２が入力され、ソースが電流源７１６Ａに接続され、ドレインが出力ＣＰＡＤ１の出力ノードに接続される。
図７（Ｂ）は、位相差計算回路２０５の内の出力ＣＰＡＤ２を生成する回路の構成例を示す図であり、Ｐチャネルトランジスタ７２１、７２５、７２９、７３３、Ｎチャネルトランジスタ７２２、７２６、７３０、７３４、インバータ７３７〜７４０、及び電流源７２３Ａ、７２４Ａ、７２７Ａ、７２８Ａ、７３１、７３２、７３５、７３６を有する。電流源７２３Ａ、７２７Ａ、７３１、７３５のそれぞれは電源電位ノードに接続された電流ＩＡＤＪを流す電流源であり、電流源７２４Ａ、７２８Ａ、７３２、７３６のそれぞれは基準電位ノード（例えばグランド電位ノード）に接続された電流ＩＡＤＪを流す電流源である。
Ｐチャネルトランジスタ７２１は、ゲートにインバータ７３７を介してアップ信号ＵＰＤ１が入力され、ソースが電流源７２３Ａに接続され、ドレインが出力ＣＰＡＤ２の出力ノードに接続される。Ｎチャネルトランジスタ７２２は、ゲートにダウン信号ＤＮＤ１が入力され、ソースが電流源７２４Ａに接続され、ドレインが出力ＣＰＡＤ２の出力ノードに接続される。Ｐチャネルトランジスタ７２５は、ゲートにインバータ７３８を介してダウン信号ＤＮＤ２が入力され、ソースが電流源７２７Ａに接続され、ドレインが出力ＣＰＡＤ２の出力ノードに接続される。Ｎチャネルトランジスタ７２６は、ゲートにアップ信号ＵＰＤ２が入力され、ソースが電流源７２８Ａに接続され、ドレインが出力ＣＰＡＤ２の出力ノードに接続される。
Ｐチャネルトランジスタ７２９は、ゲートにインバータ７３９を介してダウン信号ＤＮＣＫ１が入力され、ソースが電流源７３１に接続され、ドレインが出力ＣＰＡＤ２の出力ノードに接続される。Ｎチャネルトランジスタ７３０は、ゲートにアップ信号ＵＰＣＫ１が入力され、ソースが電流源７３２に接続され、ドレインが出力ＣＰＡＤ２の出力ノードに接続される。Ｐチャネルトランジスタ７３３は、ゲートにインバータ７４０を介してアップ信号ＵＰＣＫ２が入力され、ソースが電流源７３５に接続され、ドレインが出力ＣＰＡＤ２の出力ノードに接続される。Ｎチャネルトランジスタ７３４は、ゲートにダウン信号ＤＮＣＫ２が入力され、ソースが電流源７３６に接続され、ドレインが出力ＣＰＡＤ２の出力ノードに接続される。
なお、図７（Ａ）及び図７（Ｂ）に示した電流源７０３、７０４、７０７、７０８、７１１Ａ、７１２Ａ、７１５Ａ、７１６Ａ、７２３Ａ、７２４Ａ、７２７Ａ、７２８Ａ、７３１、７３２、７３５、７３６が流す電流ＩＡＤＪは、ＬＣ電圧制御発振器間の干渉の大きさに応じて調整することが望ましい。
ここで、リファレンスクロックＣＫＲＥＦの位相に対する入力データＤＩ１、ＤＩ２及びクロックＣＫ１、ＣＫ２の各波形の位相をφＤＩ１、φＤＩ２、φＣＫ１、φＣＫ２とする。図７（Ａ）に示した回路では、（φＣＫ１−φＣＫ２）−（φＤＩ１−φＤＩ２）の演算を行い、入力データＤＩ１、ＤＩ２の位相差（φＤＩ１−φＤＩ２）とクロックＣＫ１、ＣＫ２の位相差（φＣＫ１−φＣＫ２）との差に応じた出力ＣＰＡＤ１を出力する。一方、図７（Ｂ）に示した回路では、（φＤＩ１−φＤＩ２）−（φＣＫ１−φＣＫ２）の演算を行い、入力データＤＩ１、ＤＩ２の位相差（φＤＩ１−φＤＩ２）とクロックＣＫ１、ＣＫ２の位相差（φＣＫ１−φＣＫ２）との差に応じた出力ＣＰＡＤ２を出力する。前述の説明から明らかなように、出力ＣＰＡＤ１と出力ＣＰＡＤ２とは一方がプラス（正）の出力であり、他方がマイナス（負）の出力であり、大きさは同じである。
また、入力データＤＩ１、ＤＩ２に係る位相検出回路２０１−１、２０１−２の利得と、クロックＣＫ１、ＣＫ２に係る位相検出回路２０３−１、２０３−２の利得とを合わせる別の方法としては、分周回路２０２−１、２０２−２及び分周回路２０４−１、２０４−２の分周比は同じで、入力データＤＩ１、ＤＩ２に係る位相検出回路２０１−１、２０１−２の利得を、クロックＣＫ１、ＣＫ２に係る位相検出回路２０３−１、２０３−２の利得の２倍にすれば良い。すなわち、入力データＤＩ１、ＤＩ２の位相差及びクロックＣＫ１、ＣＫ２の位相差の重みを異ならせ、入力データＤＩ１、ＤＩ２の位相差に対する重みをクロックＣＫ１、ＣＫ２の位相差に対する重みの２倍にすれば良い。例えば、位相差計算回路２０５において入力データＤＩ１、ＤＩ２に対応する電流源の電流値を、クロックＣＫ１１、ＣＫ２に対応する電流源の電流値の２倍にすれば良い。このようにした場合の位相差計算回路２０５の構成例を図８（Ａ）及び図８（Ｂ）に示す。
図８（Ａ）は、位相差計算回路２０５の内の出力ＣＰＡＤ１を生成する回路の構成例を示す図であり、図８（Ｂ）は、位相差計算回路２０５の内の出力ＣＰＡＤ２を生成する回路の構成例を示す図である。図８（Ａ）に示す回路は、入力データＤＩ１、ＤＩ２に係るアップ信号ＵＰＤ１、ＵＰＤ２、ダウン信号ＤＮＤ１、ＤＮＤ２により制御されるトランジスタ７０９、７１０、７１３、７１４に接続される電流源を、電流２ＩＡＤＪを流す電流源７１１Ｂ、７１２Ｂ、７１５Ｂ、７１６Ｂとした点が、図７（Ａ）に示した回路とは異なる。その他は、図７（Ａ）に示した回路と同様である。
図８（Ｂ）に示す回路は、入力データＤＩ１、ＤＩ２に係るアップ信号ＵＰＤ１、ＵＰＤ２、ダウン信号ＤＮＤ１、ＤＮＤ２により制御されるトランジスタ７２１、７２２、７２５、７２６に接続される電流源を、電流２ＩＡＤＪを流す電流源７２３Ｂ、７２４Ｂ、７２７Ｂ、７２８Ｂとした点が、図７（Ｂ）に示した回路とは異なる。その他は、図７（Ｂ）に示した回路と同様である。
第１の実施形態によれば、隣接して配置されたＣＤＲ回路の入力データ間の位相差及び出力クロック間の位相差に応じて、ＣＤＲ回路内のループにおける利得を調整することで、ＬＣ電圧制御発振器間の干渉による影響をキャンセルし、干渉によるＣＤＲ回路の特性劣化を抑制することができる。また、ＬＣ電圧制御発振器（ＣＤＲ回路）を隣接して配置することが可能となり、実装面積を低減でき、面積効率を向上させることができる。
なお、前述した実施形態では、入力データＤＩ１、ＤＩ２、及びクロックＣＫ１、ＣＫ２のそれぞれとリファレンスクロックＣＫＲＥＦとの位相差を検出するようにしているが、クロックＣＫ１、ＣＫ２は毎サイクルで信号遷移があるので、リファレンスクロックＣＫＲＥＦを用いずにクロックＣＫ１、ＣＫ２を直接比較して位相差を検出するようにしても良い。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図９は、第２の実施形態における受信回路の構成例を示す図である。図９には、２つのＣＤＲ回路により、２並列でデータを入力しデータを出力する２レーン構成の受信回路を一例として示している。図９において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
次に、本発明の第２の実施形態について説明する。
図９は、第２の実施形態における受信回路の構成例を示す図である。図９には、２つのＣＤＲ回路により、２並列でデータを入力しデータを出力する２レーン構成の受信回路を一例として示している。図９において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
前述した図２に示した第１の実施形態における受信回路において、位相検出回路２０１−１、２０１−２及び位相検出回路２０３−１、２０３−２は、対象とする信号とリファレンスクロックＣＫＲＥＦとの位相差を検出している。それに対して、第２の実施形態では、位相補間回路９０１が、クロックＣＫ１、ＣＫ２から補間により中間の位相のクロックを生成する。図９に示した例では、位相補間回路９０１は、分周回路２０４−１、２０４−２によって分周された分周後のクロックＣＫ１、ＣＫ２から位相を補間し、クロックＣＫＩを生成する。そして、位相検出回路２０１−１、２０１−２及び位相検出回路２０３−１、２０３−２は、位相補間回路９０１の出力（クロック）ＣＫＩをリファレンスクロックとして用いて位相差の検出を行う。
図１０は、図９に示した位相補間回路９０１の構成例を示す図である。位相補間回路９０１は、Ｎチャネルトランジスタ１００１、１００２、１００６、１００７、抵抗１００３、１００４、及び電流源１００５、１００８を有する。Ｎチャネルトランジスタ１００１、１００２、１００６、１００７は、例えばＭＯＳトランジスタである。電流源１００５は基準電位ノードに接続された電流ＩＰＩ１を流す電流源であり、電流源１００６は基準電位ノードに接続された電流ＩＰＩ２を流す電流源である。
Ｎチャネルトランジスタ１００１は、ゲートが第１の正側入力ノードＩＮ１に接続され、ソースが電流源１００５に接続され、ドレインが負側出力ノードＯＵＴＸに接続される。Ｎチャネルトランジスタ１００２は、ゲートが第１の負側入力ノードＩＮＸ１に接続され、ソースが電流源１００５に接続され、ドレインが正側出力ノードＯＵＴに接続される。
Ｎチャネルトランジスタ１００６は、ゲートが第２の負入力ノードＩＮＸ２に接続され、ソースが電流源１００８に接続され、ドレインが正側出力ノードＯＵＴに接続される。Ｎチャネルトランジスタ１００７は、ゲートが第２の正側入力ノードＩＮ２に接続され、ソースが電流源１００８に接続され、ドレインが負側出力ノードＯＵＴＸに接続される。抵抗１００３は、一端が負側出力ノードＯＵＴＸに接続され、他端が電源電位ノードに接続される。
抵抗１００４は、一端が正側出力ノードＯＵＴに接続され、他端が電源電位ノードに接続される。例えば、第１の正側入力ノードＩＮ１には、クロックＣＫ１の正側の信号が入力され、第１の負側入力ノードＩＮＸ１には、クロックＣＫ１の負側の信号（正側の信号の逆相信号）が入力され、第２の正側入力ノードＩＮ２には、クロックＣＫ２の正側の信号が入力され、第２の負側入力ノードＩＮＸ２には、クロックＣＫ２の負側の信号（正側の信号の逆相信号）が入力される。
図１０に示した位相補間回路９０１は、クロックＣＫ１及びＣＫ２の一方のクロックが入力ノードＩＮ１、ＩＮＸ１に入力される差動対の出力部と、他方のクロックが入力ノードＩＮ２、ＩＮＸ２に入力される差動対の出力部とを接続し、それぞれの差動対に流す電流ＩＰＩ１、ＩＰＩ２の電流値の比率を変えることで補間の比率を調整することが可能である。本実施形態では、特定の位相のクロックを補間により生成すれば良いので、例えば電流ＩＰＩ１、ＩＰＩ２の電流値の比は１：１（補間比が１：１）でも良い。
第２の実施形態によれば、第１の実施形態と同様に、ＣＤＲ回路が有するＬＣ電圧制御発振器間の干渉による影響をキャンセルし、干渉によるＣＤＲ回路の特性劣化を抑制することができるとともに、ＬＣ電圧制御発振器（ＣＤＲ回路）を隣接配置可能になり、実装面積を低減でき、面積効率を向上させることができる。また、外部からリファレンスクロックを供給することなく、リファレンスクロックを内部で生成し入力データ間の位相差及び出力クロック間の位相差の検出を行うことが可能になる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
前述した第１及び第２の実施形態では、２つのＣＤＲ回路により、２並列でデータを入力しデータを出力する２レーン構成の受信回路を例に説明したが、これに限定されるものではなく、３レーン以上の受信回路にも適用可能である。図１１は、第３の実施形態における受信回路の構成例を示す図である。図１１において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
次に、本発明の第３の実施形態について説明する。
前述した第１及び第２の実施形態では、２つのＣＤＲ回路により、２並列でデータを入力しデータを出力する２レーン構成の受信回路を例に説明したが、これに限定されるものではなく、３レーン以上の受信回路にも適用可能である。図１１は、第３の実施形態における受信回路の構成例を示す図である。図１１において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
ＣＤＲ回路が有するＬＣ電圧制御発振器間の干渉は距離によって変わり、距離が離れているものほど影響は小さい。したがって、２レーン以上離れているＬＣ電圧制御発振器間の干渉による影響は無視しても問題はない。そこで、３レーン以上の受信回路においては、図１１に示すように、隣接するレーンの入力データ間の位相差を検出する位相検出回路１１１、隣接するレーンのクロック間の位相差を検出する位相検出回路１１２、及び位相検出回路１１１、１１２の出力に基づいて、入力データ間の位相差とクロック間の位相差との差に応じて利得調整のための出力を生成する位相差計算回路１１３をそれぞれ隣接する２つのレーン毎に設ける。
例えば、隣接するＣＤＲ回路１００−１のレーン及びＣＤＲ回路１００−２のレーンに対しては、位相検出回路１１１−１、１１２−１、及び位相差計算回路１１３−１を設ける。位相検出回路１１１−１は、隣接するレーンの入力データＤＩ１、ＤＩ２の位相差に応じてアップ信号及びダウン信号を出力し、位相検出回路１１２−１は、隣接するレーンのクロックＣＫ１、ＣＫ２の位相差に応じてアップ信号及びダウン信号を出力する。位相差計算回路１１３−１は、位相検出回路１１１−１、１１２−１から出力されるアップ信号、ダウン信号に基づいて、入力データＤＩ１、ＤＩ２の位相差とクロックＣＫ１、ＣＫ２の位相差との差に応じた出力ＣＰＡＤ１、ＣＰＡＤＡ２を生成し、ＣＤＲ回路１００−１、１００−２のチャージポンプ回路１０３に出力する。
また、例えば、隣接するＣＤＲ回路１００−２のレーン及びＣＤＲ回路１００−３のレーンに対しては、位相検出回路１１１−２、１１２−２、及び位相差計算回路１１３−２を設ける。位相検出回路１１１−２は、隣接するレーンの入力データＤＩ２、ＤＩ３の位相差に応じてアップ信号及びダウン信号を出力し、位相検出回路１１２−２は、隣接するレーンのクロックＣＫ２、ＣＫ２の位相差に応じてアップ信号及びダウン信号を出力する。位相差計算回路１１３−２は、位相検出回路１１１−２、１１２−２から出力されるアップ信号、ダウン信号に基づいて、入力データＤＩ２、ＤＩ３の位相差とクロックＣＫ２、ＣＫ３の位相差との差に応じた出力ＣＰＡＤＢ２、ＣＰＡＤＡ３を生成し、ＣＤＲ回路１００−２、１００−３のチャージポンプ回路１０３に出力する。
そして、ＣＤＲ回路１００−１のチャージポンプ回路１０３及びループフィルタ１０４は、位相周波数検出回路１０２から出力されるアップ信号ＵＰ１、ダウン信号ＤＮ１及び位相差計算回路１１３−１の出力ＣＰＡＤ１に応じて電流の加算及び減算（電荷の注入及び引き抜き）を行い、制御電圧ＶＣＯＣ１を生成する。ＣＤＲ回路１００−２のチャージポンプ回路１０３及びループフィルタ１０４は、位相周波数検出回路１０２から出力されるアップ信号ＵＰ２、ダウン信号ＤＮ２、位相差計算回路１１３−１の出力ＣＰＡＤＡ２、及び位相差計算回路１１３−２の出力ＣＰＡＤＢ２に応じて電流の加算及び減算（電荷の注入及び引き抜き）を行い、制御電圧ＶＣＯＣ２を生成する。このように、２つのレーンに挟まれたレーン（両側に他のＣＤＲ回路が配置されたレーン）においては、それぞれの隣接レーンとの入力データの位相差及びクロックの位相差に応じて、ＣＤＲ回路のループにおけるアップ（ＵＰ）及びダウン（ＤＮ）の利得を調整する。
第３の実施形態によれば、３レーン以上の受信回路においても、ＣＤＲ回路が有するＬＣ電圧制御発振器間の干渉による影響をキャンセルし、干渉によるＣＤＲ回路の特性劣化を抑制することができる。
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
図１２は、第４の実施形態における受信回路の構成例を示す図である。図１２において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第４の実施形態における受信回路は、ＣＤＲ回路１００内のチャージポンプ回路及びループフィルタをデジタル化したものであり、デジタルフィルタ１２０１により前述したチャージポンプ回路及びループフィルタに対応する機能が実現される。
次に、本発明の第４の実施形態について説明する。
図１２は、第４の実施形態における受信回路の構成例を示す図である。図１２において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第４の実施形態における受信回路は、ＣＤＲ回路１００内のチャージポンプ回路及びループフィルタをデジタル化したものであり、デジタルフィルタ１２０１により前述したチャージポンプ回路及びループフィルタに対応する機能が実現される。
位相差計算回路１２０２は、位相検出回路１１１から出力されるアップ信号ＵＰＤ、ダウン信号ＤＮＤ、及び位相検出回路１１２から出力されるアップ信号ＵＰＣＫ、ダウン信号ＤＮＣＫに基づいて、入力データＤＩ１、ＤＩ２の位相差とクロックＣＫ１、ＣＫ２の位相差との差に応じた利得調整コードＧＣＰ、ＧＣＮを生成する。なお、位相検出回路１１１、１１２から出力されるアップ信号ＵＰＤ、ダウン信号ＤＮＤはデジタル信号ではなくてもよく、少なくとも位相差計算回路１２０２から出力される利得調整コードＧＣＰ、ＧＣＮがデジタル信号であれば良い。位相差計算回路１２０２から出力された利得調整コードＧＣＰは、ＣＤＲ回路１００−１のデジタルフィルタ１２０１に供給され、位相差計算回路１２０２から出力された利得調整コードＧＣＮは、ＣＤＲ回路１００−２のデジタルフィルタ１２０１に供給される。
デジタルフィルタ１２０１は、位相周波数検出回路１０２から出力されるデジタル信号のアップ信号ＵＰ、ダウン信号ＤＮ及び位相差計算回路１２０２から出力される利得調整コードＧＣに基づいて、デジタル信号処理を行いＬＣ電圧制御発振器１０５の制御コードＶＣＯＣを生成する。ＬＣ電圧制御発振器１０５は、制御コードＶＣＯＣによって可変容量の容量値を調整することにより発振周波数が制御され、制御コードＶＣＯＣに応じた周波数のクロックを出力クロックＣＫとして出力する。ここで、ＬＣ電圧制御発振器１０５が有する可変容量は、デジタル制御で容量値が調整可能であればよく、例えば複数の容量を並列接続し、制御コードＶＣＯＣにより各容量の電気的な接続及び切断を制御することで容量値を調整すれば良い。
図１３は、本実施形態におけるデジタルフィルタ１２０１の構成例を示す図である。デジタルフィルタ１２０１は、乗算器１３０１、１３０２、１３０６、１３０９、加算器１３０３、１３０４、１３０７、１３１０、及びフリップフロップ１３０８、１３１１を有する。なお、図１３においては、デジタル信号のビット演算処理及びフリップフロップ１３０８、１３１１を駆動するクロック等については省略している。
乗算器１３０１は、入力されるアップ信号ＵＰを、加算器１３０３で入力される利得調整コードＧＣを１に加算して得られた（１＋ＧＣ）倍して出力する。乗算器１３０２は、入力されるダウン信号ＤＮを、加算器１３０４で入力される利得調整コードＧＣを１から減算して得られた（１−ＧＣ）倍して出力する。加算器１３０４は、乗算器１３０１の出力値から乗算器１０３の出力値を減算し、演算結果を出力する。このように、入力されるアップ信号ＵＰ、ダウン信号ＤＮを、利得調整コードＧＣに応じてそれぞれ（１＋ＧＣ）倍、（１−ＧＣ）倍することにより、ＣＤＲ回路１００のループにおけるアップ（ＵＰ）及びダウン（ＤＮ）の利得の比率が調整される。
乗算器１３０６は、加算器１３０５の出力値及びフィルタ係数Ｇ２を乗算する。加算器１３０７は、乗算器１３０６の出力値及びフリップフロップ１３０８の出力値を加算する。フリップフロップ１３０８は、加算器１３０７の出力値を保持し出力する。つまり、乗算器１３０６、加算器１３０７、及びフリップフロップ１３０８は、フリップフロップ１３０８の出力をフィードバックして加算する積分回路を実現する。
また、乗算器１３０９は、フリップフロップ１３０８の出力値及びフィルタ係数Ｇ１を乗算する。加算器１３１０は、乗算器１３０９の出力値及びフリップフロップ１３１１の出力値を加算する。フリップフロップ１３１１は、加算器１３１０の出力値を保持し出力する。つまり、乗算器１３０９、加算器１３１０、及びフリップフロップ１３１１は、フリップフロップ１３１１の出力をフィードバックして加算する積分回路を実現する。フリップフロップ１３１１の出力は、制御コードＶＣＯＣとして出力される。
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
本発明の諸態様を付記として以下に示す。
（付記１）
それぞれがインダクタ及び容量に応じた発振周波数のクロックを生成するＬＣ電圧制御発振器を有し、入力データを前記ＬＣ電圧制御発振器の出力クロックによりサンプリングするとともに前記入力データと前記ＬＣ電圧制御発振器の出力クロックとの位相差及び周波数差に応じて前記ＬＣ電圧制御発振器の発振周波数を調整することにより、前記入力データを基にデータ及びクロックを復元する並列に配置された複数のクロックデータリカバリ回路と、
隣接して配置されている前記クロックデータリカバリ回路の前記入力データ間の位相差及び前記出力クロック間の位相差に応じて、該クロックデータリカバリ回路内のループにおける前記ＬＣ電圧制御発振器の発振周波数の上昇及び下降の利得の比率を調整する利得調整回路とを有することを特徴とする受信回路。
（付記２）
前記利得調整回路は、
前記入力データ間の位相差の検出を行う第１の位相検出回路と、
前記出力クロック間の位相差の検出を行う第２の位相検出回路と、
前記第１の位相検出回路及び前記第２の位相検出回路での検出結果を基に前記入力データ間の位相差と前記出力クロック間の位相差との差に応じて、前記クロックデータリカバリ回路内のループにおける前記利得を調整する位相差計算回路とを有することを特徴とする付記１記載の受信回路。
（付記３）
前記第１の位相検出回路は、前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの前記入力データとリファレンスクロックとの位相差を検出し、
前記第２の位相検出回路は、前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの前記出力クロックと前記リファレンスクロックとの位相差を検出することを特徴とする付記２記載の受信回路。
（付記４）
前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの出力クロックを基にクロックを生成し前記リファレンスクロックとして出力する位相補間回路を有することを特徴とする付記３記載の受信回路。
（付記５）
前記クロックデータリカバリ回路の前記入力データ及び前記出力クロックを分周し、分周した前記入力データ及び前記出力クロックにより前記第１の位相検出回路及び前記第２の位相検出回路が前記入力データ間の位相差及び前記出力クロック間の位相差の検出を行うことを特徴とする付記２〜４の何れか１項に記載の受信回路。
（付記６）
前記第１の位相検出回路と前記第２の位相検出回路の利得が等しくなるように前記入力データ及び前記出力クロックの分周比を設定することを特徴とする付記５記載の受信回路。
（付記７）
前記第１の位相検出回路と前記第２の位相検出回路の利得が等しくなるように前記入力データ間の位相差及び前記出力クロック間の位相差の重みを設定することを特徴とする付記２〜４の何れか１項に記載の受信回路。
（付記８）
前記クロックデータリカバリ回路は、
前記入力データと前記ＬＣ電圧制御発振器の出力クロックとの位相差及び周波数差を検出する位相周波数検出回路と、
前記ＬＣ電圧制御発振器の発振周波数を制御する制御信号を前記ＬＣ電圧制御発振器に供給する制御回路とを有し、
前記制御回路は、前記位相周波数検出回路での検出結果及び前記利得調整回路の出力に応じた前記制御信号を出力することを特徴とする付記１〜７の何れか１項に記載の受信回路。
（付記９）
前記制御回路は、
前記位相周波数検出回路での検出結果及び前記利得調整回路の出力に応じて前記制御信号に対する電流の加算及び減算を行うチャージポンプ回路と、
前記チャージポンプ回路の出力の高周波成分をフィルタリングするフィルタとを有することを特徴とする付記８記載の受信回路。
（付記１０）
前記制御回路は、前記位相周波数検出回路での検出結果及び前記利得調整回路の出力をデジタル信号処理して前記制御信号を生成するデジタルフィルタを有することを特徴とする付記８記載の受信回路。
それぞれがインダクタ及び容量に応じた発振周波数のクロックを生成するＬＣ電圧制御発振器を有し、入力データを前記ＬＣ電圧制御発振器の出力クロックによりサンプリングするとともに前記入力データと前記ＬＣ電圧制御発振器の出力クロックとの位相差及び周波数差に応じて前記ＬＣ電圧制御発振器の発振周波数を調整することにより、前記入力データを基にデータ及びクロックを復元する並列に配置された複数のクロックデータリカバリ回路と、
隣接して配置されている前記クロックデータリカバリ回路の前記入力データ間の位相差及び前記出力クロック間の位相差に応じて、該クロックデータリカバリ回路内のループにおける前記ＬＣ電圧制御発振器の発振周波数の上昇及び下降の利得の比率を調整する利得調整回路とを有することを特徴とする受信回路。
（付記２）
前記利得調整回路は、
前記入力データ間の位相差の検出を行う第１の位相検出回路と、
前記出力クロック間の位相差の検出を行う第２の位相検出回路と、
前記第１の位相検出回路及び前記第２の位相検出回路での検出結果を基に前記入力データ間の位相差と前記出力クロック間の位相差との差に応じて、前記クロックデータリカバリ回路内のループにおける前記利得を調整する位相差計算回路とを有することを特徴とする付記１記載の受信回路。
（付記３）
前記第１の位相検出回路は、前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの前記入力データとリファレンスクロックとの位相差を検出し、
前記第２の位相検出回路は、前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの前記出力クロックと前記リファレンスクロックとの位相差を検出することを特徴とする付記２記載の受信回路。
（付記４）
前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの出力クロックを基にクロックを生成し前記リファレンスクロックとして出力する位相補間回路を有することを特徴とする付記３記載の受信回路。
（付記５）
前記クロックデータリカバリ回路の前記入力データ及び前記出力クロックを分周し、分周した前記入力データ及び前記出力クロックにより前記第１の位相検出回路及び前記第２の位相検出回路が前記入力データ間の位相差及び前記出力クロック間の位相差の検出を行うことを特徴とする付記２〜４の何れか１項に記載の受信回路。
（付記６）
前記第１の位相検出回路と前記第２の位相検出回路の利得が等しくなるように前記入力データ及び前記出力クロックの分周比を設定することを特徴とする付記５記載の受信回路。
（付記７）
前記第１の位相検出回路と前記第２の位相検出回路の利得が等しくなるように前記入力データ間の位相差及び前記出力クロック間の位相差の重みを設定することを特徴とする付記２〜４の何れか１項に記載の受信回路。
（付記８）
前記クロックデータリカバリ回路は、
前記入力データと前記ＬＣ電圧制御発振器の出力クロックとの位相差及び周波数差を検出する位相周波数検出回路と、
前記ＬＣ電圧制御発振器の発振周波数を制御する制御信号を前記ＬＣ電圧制御発振器に供給する制御回路とを有し、
前記制御回路は、前記位相周波数検出回路での検出結果及び前記利得調整回路の出力に応じた前記制御信号を出力することを特徴とする付記１〜７の何れか１項に記載の受信回路。
（付記９）
前記制御回路は、
前記位相周波数検出回路での検出結果及び前記利得調整回路の出力に応じて前記制御信号に対する電流の加算及び減算を行うチャージポンプ回路と、
前記チャージポンプ回路の出力の高周波成分をフィルタリングするフィルタとを有することを特徴とする付記８記載の受信回路。
（付記１０）
前記制御回路は、前記位相周波数検出回路での検出結果及び前記利得調整回路の出力をデジタル信号処理して前記制御信号を生成するデジタルフィルタを有することを特徴とする付記８記載の受信回路。
１００ クロックデータリカバリ（ＣＤＲ）回路
１０１ 比較回路
１０２ 位相周波数検出回路
１０３ チャージポンプ回路
１０４ ループフィルタ
１０５ ＬＣ電圧制御発振器
１１１ 位相検出回路
１１２ 位相検出回路
１１３ 位相差計算回路
２０１ 位相検出回路
２０２ 分周回路
２０３ 位相検出回路
２０４ 分周回路
２０５ 位相差計算回路
９０１ 位相補間回路
１２０１ デジタルフィルタ
１０１ 比較回路
１０２ 位相周波数検出回路
１０３ チャージポンプ回路
１０４ ループフィルタ
１０５ ＬＣ電圧制御発振器
１１１ 位相検出回路
１１２ 位相検出回路
１１３ 位相差計算回路
２０１ 位相検出回路
２０２ 分周回路
２０３ 位相検出回路
２０４ 分周回路
２０５ 位相差計算回路
９０１ 位相補間回路
１２０１ デジタルフィルタ
Claims (5)
- それぞれがインダクタ及び容量に応じた発振周波数のクロックを生成するＬＣ電圧制御発振器を有し、入力データを前記ＬＣ電圧制御発振器の出力クロックによりサンプリングするとともに前記入力データと前記ＬＣ電圧制御発振器の出力クロックとの位相差及び周波数差に応じて前記ＬＣ電圧制御発振器の発振周波数を調整することにより、前記入力データを基にデータ及びクロックを復元する並列に配置された複数のクロックデータリカバリ回路と、
隣接して配置されている前記クロックデータリカバリ回路の前記入力データ間の位相差及び前記出力クロック間の位相差に応じて、該クロックデータリカバリ回路内のループにおける前記ＬＣ電圧制御発振器の発振周波数の上昇及び下降の利得の比率を調整する利得調整回路とを有することを特徴とする受信回路。 - 前記利得調整回路は、
前記入力データ間の位相差の検出を行う第１の位相検出回路と、
前記出力クロック間の位相差の検出を行う第２の位相検出回路と、
前記第１の位相検出回路及び前記第２の位相検出回路での検出結果を基に前記入力データ間の位相差と前記出力クロック間の位相差との差に応じて、前記クロックデータリカバリ回路内のループにおける前記利得を調整する位相差計算回路とを有することを特徴とする請求項１記載の受信回路。 - 前記第１の位相検出回路は、前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの前記入力データとリファレンスクロックとの位相差を検出し、
前記第２の位相検出回路は、前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの前記出力クロックと前記リファレンスクロックとの位相差を検出することを特徴とする請求項２記載の受信回路。 - 前記隣接して配置されている前記クロックデータリカバリ回路のそれぞれの出力クロックを基にクロックを生成し前記リファレンスクロックとして出力する位相補間回路を有することを特徴とする請求項３記載の受信回路。
- 前記クロックデータリカバリ回路の前記入力データ及び前記出力クロックを分周し、分周した前記入力データ及び前記出力クロックにより前記第１の位相検出回路及び前記第２の位相検出回路が前記入力データ間の位相差及び前記出力クロック間の位相差の検出を行うことを特徴とする請求項２〜４の何れか１項に記載の受信回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014112889A JP6303823B2 (ja) | 2014-05-30 | 2014-05-30 | 受信回路 |
| US14/681,794 US9344269B2 (en) | 2014-05-30 | 2015-04-08 | Receiving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014112889A JP6303823B2 (ja) | 2014-05-30 | 2014-05-30 | 受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015228563A true JP2015228563A (ja) | 2015-12-17 |
| JP6303823B2 JP6303823B2 (ja) | 2018-04-04 |
Family
ID=54702973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014112889A Active JP6303823B2 (ja) | 2014-05-30 | 2014-05-30 | 受信回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9344269B2 (ja) |
| JP (1) | JP6303823B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9768789B2 (en) * | 2014-02-05 | 2017-09-19 | Korea Advanced Insitute Of Science And Technology | Referenceless and masterless global clock generator with a phase rotator-based parallel clock data recovery |
| JP6554956B2 (ja) * | 2015-07-14 | 2019-08-07 | 富士通株式会社 | 位相検出回路および信号再生回路 |
| JP6512011B2 (ja) * | 2015-07-22 | 2019-05-15 | 富士通株式会社 | 受信回路 |
| JP6839354B2 (ja) * | 2017-02-03 | 2021-03-10 | 富士通株式会社 | Ｃｄｒ回路及び受信回路 |
| US10601575B1 (en) * | 2019-01-31 | 2020-03-24 | Marvell International Ltd. | Oscillator calibration structure and method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06261029A (ja) * | 1993-03-08 | 1994-09-16 | Sony Corp | データ伝送装置 |
| JP2001057548A (ja) * | 1999-06-29 | 2001-02-27 | Agilent Technol Inc | クロックおよびデータ回復システム |
| JP2005151410A (ja) * | 2003-11-19 | 2005-06-09 | Fujitsu Ltd | 並列データ信号の位相整合回路 |
| JP2008141657A (ja) * | 2006-12-05 | 2008-06-19 | Anritsu Corp | 信号発生装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307906B1 (en) * | 1997-10-07 | 2001-10-23 | Applied Micro Circuits Corporation | Clock and data recovery scheme for multi-channel data communications receivers |
| JP2001094541A (ja) * | 1999-09-27 | 2001-04-06 | Nec Corp | クロックリカバリ回路 |
| US7321612B2 (en) * | 2002-07-22 | 2008-01-22 | Broadcom Corporation | Bit stream conditioning circuit having adjustable PLL bandwidth |
| JP4393111B2 (ja) | 2003-05-27 | 2010-01-06 | 三菱電機株式会社 | ハーフレートｃｄｒ回路 |
| US7590207B1 (en) * | 2005-10-20 | 2009-09-15 | Altera Corporation | Modular serial interface in programmable logic device |
| JPWO2009096413A1 (ja) | 2008-01-30 | 2011-05-26 | ルネサスエレクトロニクス株式会社 | 電圧制御発振器、位相ロックループ回路、クロック・データ再生回路及び制御方法 |
| JP2010063054A (ja) | 2008-09-08 | 2010-03-18 | Renesas Technology Corp | Ｐｌｌ回路および通信用半導体集積回路装置 |
| US8279992B1 (en) * | 2008-11-24 | 2012-10-02 | Nvidia Corporation | Adaptive bandwidth clock and data recovery circuit and method |
-
2014
- 2014-05-30 JP JP2014112889A patent/JP6303823B2/ja active Active
-
2015
- 2015-04-08 US US14/681,794 patent/US9344269B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06261029A (ja) * | 1993-03-08 | 1994-09-16 | Sony Corp | データ伝送装置 |
| JP2001057548A (ja) * | 1999-06-29 | 2001-02-27 | Agilent Technol Inc | クロックおよびデータ回復システム |
| JP2005151410A (ja) * | 2003-11-19 | 2005-06-09 | Fujitsu Ltd | 並列データ信号の位相整合回路 |
| JP2008141657A (ja) * | 2006-12-05 | 2008-06-19 | Anritsu Corp | 信号発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9344269B2 (en) | 2016-05-17 |
| US20150349783A1 (en) | 2015-12-03 |
| JP6303823B2 (ja) | 2018-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6303823B2 (ja) | 受信回路 | |
| US8878614B2 (en) | Phase-locked loop | |
| US6919744B2 (en) | Spectrum profile control for a PLL and the like | |
| KR101190313B1 (ko) | 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기 | |
| US8125254B1 (en) | Techniques for configuring multi-path feedback loops | |
| US9287883B2 (en) | Multi-lane re-timer circuit and multi-lane reception system | |
| US7733139B2 (en) | Delay locked loop circuit and method for eliminating jitter and offset therein | |
| KR101252048B1 (ko) | 자기잡음제거 전압제어발진기를 이용한 주파수-위상고정루프 | |
| JP7108219B2 (ja) | 分周補正回路、受信回路及び集積回路 | |
| Larsson | A 2-1600 MHz 1.2-2.5 V CMOS clock-recovery PLL with feedback phase-selection and averaging phase-interpolation for jitter reduction | |
| KR20120063864A (ko) | 차동 제어 위상 고정 루프 회로 | |
| US7616071B2 (en) | PLL circuit and semiconductor device provided with PLL circuit | |
| CN103493377A (zh) | 锁相环中的杂散抑制 | |
| US8339206B2 (en) | Pll | |
| US8803572B2 (en) | Phase locked loop circuit with reduced jitter | |
| US20160373121A1 (en) | Phase locked loop and operating method thereof | |
| US20140044225A1 (en) | Clock and data recovery using lc voltage controlled oscillator and delay locked loop | |
| JP2017169109A (ja) | クロック生成回路及びクロック生成方法 | |
| KR101430796B1 (ko) | 주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로 | |
| KR20050011586A (ko) | 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프 | |
| Ayat et al. | Design and simulation of a CMOS DLL-based frequency multiplier | |
| US9806722B2 (en) | High frequency delay lock loop systems | |
| JP2009077308A (ja) | 位相ロックループ回路 | |
| Kamath et al. | A 13MHz input, 480MHz output Fractional Phase Lock Loop with 1MHz bandwidth | |
| JP2018113501A (ja) | 電圧制御発振回路及び電圧制御発振回路の制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170206 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180112 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180206 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180219 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6303823 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |