JP4393111B2 - ハーフレートcdr回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、10GHzのフルレートの半分に等しい5GHzのハーフレートで動作するハーフレートCDR(Clock and Data Recovery)回路に関し、特に、ハーフレートCDR回路の高速動作のマージンの向上に関する。
【0002】
【従来の技術】
従来、光通信ネットワークの高速化に伴い、CDR回路は、10Gbs(ビット/秒)以上のデータ伝送速度で動作するように、化合物などの高速プロセスで作製されていた。しかしながら、近年、低消費電力化の傾向の中で、CDR回路はCMOSプロセスで作製されるようになっている。一般的に、CMOSプロセスでは、CDR回路は、トランジスタのカットオフ周波数Ftと最大発振周波数Fmaxの比Ft/Fmaxを補うために、両クロックエッジで動作するように作製されるので、高速動作を必要としないから、5GHzのハーフレートで動作する。
【0003】
従来のハーフレートCDR回路は、フルレートのリタイミング信号を出力するハーフレート位相周波数検出器と、チャージポンプ回路と、低域フィルタ(LPF)と、ハーフレートクロックを出力する電圧制御発振器(VCO(Voltage Controlled Oscillator))とを備える(例えば、非特許文献1参照。)。
【0004】
別の従来のCDR回路においては、電圧制御発振器(VCO(Voltage Controlled Oscillator))で発生したクロックの位相が入力データの位相よりも遅れている時は、位相検出器が、アップ信号を出力して、電圧制御発振器の出力クロックの周波数を高める一方、電圧制御発振器で発生したクロックの位相が入力データの位相よりも進んでいる時は、位相検出器が、ダウン信号を出力して、電圧制御発振器の出力クロックの周波数を低下させるように構成されている(例えば、特許文献1参照。)。
【0005】
【非特許文献1】
J. Savoj and B. Razavi "A 10Gb/s CMOS Clock and Data Recovery Circuit with Frequency Detection", ISSC Digest of Technical Papers, pp. 78-79, Feb. 2001
【特許文献1】
特開2002−359555号公報(段落53乃至段落56、図1)
【0006】
【発明が解決しようとする課題】
従来のハーフレートCDR回路においては、ハーフレート位相検出器が低ジッタのN型電圧制御発振器を使用できる位相比較極性ではなかったので、ジッタ特性の悪いP型電圧制御発振器を用いられることが多い。これにより、従来のハーフレートCDR回路では、電圧制御発振器から発振されるフィードバッククロックのジッタが増加して、動作マージンが不足するという課題があった。
【0007】
又、従来のハーフレートCDR回路において、低ジッタのN型電圧制御発振器を使用した場合は、ハーフレート位相検出器の回路構成が複雑になると共に、ハーフレート位相検出器の回路規模、即ち、消費電力も大きくなるという問題が生じる。
【0008】
更に、従来のハーフレートCDR回路では、外部から遅延量を調整できないという不具合があった。
【0009】
この発明は、従来技術の上記問題点を解決するためになされたもので、従来のハーフレート位相検出器に1パルス遅延回路を挿入して、位相比較極性を反転させることにより、低ジッタのN型LC(インダクタンス・キャパシタンス)電圧制御発振器を用いることができるので、電圧制御発振器から発振されるフィードバッククロックのジッタが減少して、高速動作のマージンを拡大することができる一方、外部から高速動作を微調整することにより、フィードバッククロックを最適な位相に安定させることができる結果、全体が安定化すると共に、高速動作の安定性が増大したハーフレートCDR回路を提供することを目的とする。
【0010】
【課題を解決するための手段】
この発明のハーフレートCDR回路は、入力信号とハーフレートクロックの位相を検出するハーフレート位相検出器と、チャージポンプ回路と、前記チャージポンプ回路からの電流信号より制御電圧を生成する低域フィルタと、前記制御電圧に対応した発振を行って、前記ハーフレートクロックを前記ハーフレート位相検出器にフィードバックする電圧制御発振器とを含むハーフレートCDR回路において、前記ハーフレート位相検出器が、入力信号及びその反転入力信号とハーフレートクロックを受ける第1の1段目ラッチ回路と、前記入力信号及び前記反転入力信号と反転ハーフレートクロックを受ける第2の1段目ラッチ回路と、前記第1の1段目ラッチ回路からの出力信号及びその反転出力信号と前記反転ハーフレートクロックを受ける第1の2段目ラッチ回路と、前記第2の1段目ラッチ回路からの出力信号及びその反転出力信号と前記ハーフレートクロックを受ける第2の2段目ラッチ回路と、前記第1の1段目ラッチ回路からの前記出力信号、前記第2の1段目ラッチ回路からの前記出力信号と前記ハーフレートクロックを受けて、リタイミングされたリタイミング信号を出力すると共に、前記第1の1段目ラッチ回路からの前記反転出力信号、前記第2の1段目ラッチ回路からの前記反転出力信号と前記反転ハーフレートクロックを受けて、反転リタイミング信号を出力する選択回路と、前記第1の1段目ラッチ回路からの前記出力信号に応じて、前記第1の2段目ラッチ回路から出力される出力信号と、前記第2の1段目ラッチ回路からの前記出力信号に応じて、前記第2の2段目ラッチ回路から出力される出力信号とを受けて、基準信号を出力すると共に、前記第1の1段目ラッチ回路からの前記反転出力信号に応じて、前記第1の2段目ラッチ回路から出力される反転出力信号と、前記第2の1段目ラッチ回路からの前記反転出力信号に応じて、前記第2の2段目ラッチ回路から出力される反転出力信号とを受けて、反転基準信号を出力する第1排他的OR回路と、スルーデータパスに設けられたラッチ遅延回路と、前記ラッチ遅延回路の出力を受けるように前記スルーデータパスに設けられて、1パルス遅延量を発生するためのスルーデータと反転スルーデータを出力する1パルス遅延回路と、前記選択回路からの前記リタイミング信号と前記1パルス遅延回路からの前記スルーデータを受けて、出力信号を出力すると共に、前記選択回路からの前記反転リタイミング信号と前記1パルス遅延回路からの前記反転スルーデータを受けて、反転出力信号を出力する第2排他的OR回路とを備え、更に、前記1パルス遅延回路が、前記ハーフレート位相検出器の位相比較極性を反転させることにより、前記電圧制御発振器としてN型LC電圧制御発振器を使用することを可能にすると共に、前記チャージポンプ回路が、アップ用定電流源とダウン用定電流源を含み、且つ、前記アップ用定電流源の電流値の前記ダウン用定電流源の電流値に対する比を1:2にすることにより、前記チャージポンプ回路の前記アップ用定電流源と前記ダウン用定電流源から前記低域フィルタを介して前記制御電圧に流入する総電荷量を一定にしているものである。
【0011】
【発明の実施の形態】
以下に、この発明の各実施の形態を図面を参照して説明する。
【0012】
実施の形態1.
図1は、この発明の実施の形態1にかかるハーフレートCDR回路の全体構成を示す。このハーフレートCDR回路は、互いに直列接続されたハーフレート位相検出器10、チャージポンプ回路20、低域フィルタ(LPF)30と電圧制御発振器(VCO)40を備えて、外部から入力される高速データDataの位相と電圧制御発振器40から発振されるフィードバッククロックCLKの位相を常に合わせるように構成されている。
【0013】
ハーフレート位相検出器10は、外部から入力される高速データDataの位相と電圧制御発振器40から発振されるフィードバッククロックCLKの位相を検出して、高速データDataとフィードバッククロックCLKの位相差に応じた電圧信号をチャージポンプ回路20に出力する。ハーフレート位相検出器10はフィードバッククロックCLKの両エッジで動作するので、フィードバッククロックCLKは高速データDataの半周期クロックである。よって、フィードバッククロックCLKはハーフレートクロックである。高速データDataの位相とハーフレートクロックCLKの位相が合っている時、図2に示すように、ハーフレートクロックCLKのエッジが高速データDataの中心点に位置する。
【0014】
ハーフレート位相検出器10から出力された電圧信号は、チャージポンプ回路20により電流信号に変換される。次に、低域フィルタ30は、チャージポンプ回路20からの電流信号の低周波成分のみを通過させて、制御電圧Vcを生成する。更に、電圧制御発振器40は、制御電圧Vcに対応した発振を行って、ハーフレートクロックCLKをハーフレート位相検出器10に出力する。
【0015】
図3は、電圧制御発振器40を示し、又、図4は、図3の電圧制御発振器40において破線Aで囲んだバラクタの構成を示す。図3に示すように、電圧制御発振器40はLC発振を行う。又、図4から明らかなように、電圧制御発振器40のバラクタは、P型基板を用いたN型バラクタである。従って、電圧制御発振器40は、N型LC式である。図5(A)に示すように、N型電圧制御発振器40は、制御電圧Vcに対して周波数が右肩上がりに増加する特性を示す。これに対し、比較例としての従来のP型電圧制御発振器は、図5(B)に示すように、制御電圧Vcに対して周波数が右肩下がりに減少する特性を示す。
【0016】
図6は、従来のハーフレート位相検出器に1パルス遅延回路19を付加することにより得られるハーフレート位相検出器10の構成を示し、図7は、ハーフレート位相検出器10の信号のタイミングチャートである。ハーフレート位相検出器10は、外部からの差動高速データD及び/DとハーフレートクロックCLKを受ける1段目ラッチ回路11と、差動高速データD及び/Dと反転ハーフレートクロック/CLKを受ける1段目ラッチ回路12と、1段目ラッチ回路11の出力と反転ハーフレートクロック/CLKを受けて、信号FF1及びその反転信号/FF1を出力する2段目ラッチ回路13と、1段目ラッチ回路12の出力とハーフレートクロックCLKを受けて、信号FF2及びその反転信号/FF2を出力する2段目ラッチ回路14とを備える。
【0017】
ハーフレート位相検出器10は、又、1段目ラッチ回路11と12の出力とハーフレートクロックCLKを受けて、リタイミング信号RE−D及びその反転リタイミング信号/RE−Dを出力する選択回路15と、2段目ラッチ回路13から出力された信号FF1及びその反転信号/FF1と2段目ラッチ回路14から出力された信号FF2及びその反転信号/FF2を受けて、基準信号REF及びその反転基準信号/REFを出力する第1排他的OR回路16とを備える。
【0018】
ハーフレート位相検出器10は、更に、スルーデータパスに設けられたラッチ遅延回路18と、ラッチ遅延回路18の出力を受けるようにスルーデータパスに設けられて、スルーデータTH−D及びその反転スルーデータ/TH−Dを出力する1パルス遅延回路19と、選択回路15から出力されたリタイミング信号RE−D及びその反転リタイミング信号/RE−Dと1パルス遅延回路19から出力されたスルーデータTH−D及びその反転スルーデータ/TH−Dを受けて、出力信号OUT及びその反転出力信号/OUTを出力する第2排他的OR回路17とを備える。
【0019】
上記構成のハーフレート位相検出器10の動作を説明する。まず、外部からの差動高速データD及び/DとハーフレートクロックCLKが1段目ラッチ回路11に入力される一方、差動高速データD及び/Dと反転ハーフレートクロック/CLKが1段目ラッチ回路12に入力される。差動高速データD及び/Dは、又、ラッチ遅延回路18に入力される。差動高速データD及び/Dは、1段目ラッチ回路11と2段目ラッチ回路13によってラッチされて信号FF1及びその反転信号/FF1として出力されると共に、1段目ラッチ回路12と2段目ラッチ回路14によってラッチされて信号FF2及びその反転信号/FF2として出力される。
【0020】
信号FF1及びその反転信号/FF1と信号FF2及びその反転信号/FF2は、差動ハーフレートクロックCLK及び/CLKによってリタイミングされるので、図7に示すように、差動ハーフレートクロックCLK及び/CLKのエッジに同期している。次に、第1排他的OR回路16が、信号FF1及びその反転信号/FF1と信号FF2及びその反転信号/FF2の排他的OR演算を行って、図7に示す基準信号REF及びその反転基準信号/REFを出力する。基準信号REF及びその反転基準信号/REFのパルスは、差動高速データD及び/Dが変化した時だけ立上がる。又、基準信号REF及びその反転基準信号/REFのエッジは、差動ハーフレートクロックCLK及び/CLKのエッジに同期している。
【0021】
更に、選択回路15は、1段目ラッチ回路11と12の出力を受けて、リタイミング信号RE−D及びその反転リタイミング信号/RE−Dを出力する。よって、図7に示すように、リタイミング信号RE−D及びその反転リタイミング信号/RE−Dは、差動高速データD及び/Dと同じ配列でありながら、その変化点が差動ハーフレートクロックCLK及び/CLKのエッジに同期している。
【0022】
一方、ラッチ遅延回路18は、2段目ラッチ回路13及び14の遅延量と同じ遅延量を付加するための回路である。図8に示すように、ラッチ遅延回路18は、ラッチ動作をせずに、負荷だけ同じにして2段目ラッチ回路13と14の遅延量と同じ遅延量を有するラッチ回路18aとラッチレプリカ回路18bを有する。又、1パルス遅延回路19は、ハーフレートクロックCLKの1周期分の遅延量、即ち、1パルス遅延量を付加する。例えば、1パルス遅延回路19は、図9に示すように、バッファを多段に接続することにより構成される。差動高速データD及び/Dは、ラッチ遅延回路18と1パルス遅延回路19を通過して、スルーデータTH−D及びその反転スルーデータ/TH−Dとして図7に示すタイミングで出力される。
【0023】
もし差動高速データD及び/Dの位相がちょうど差動ハーフレートクロックCLK及び/CLKの半周期分ずれてラッチされていれば、即ち、もし差動高速データD及び/Dが差動ハーフレートクロックCLK及び/CLKと同期していれば、スルーデータTH−D及びその反転スルーデータ/TH−Dの位相は、リタイミング信号RE−D及びその反転リタイミング信号/RE−Dの半周期分ずれたタイミングで出力される。又、スルーデータTH−D及びその反転スルーデータ/TH−Dの位相は、差動高速データD及び/Dの位相を反映している。
【0024】
次に、第2排他的OR回路17が、スルーデータTH−D及びその反転スルーデータ/TH−Dとリタイミング信号RE−D及びその反転リタイミング信号/RE−Dの排他的OR演算を行って、出力信号OUT及びその反転出力信号/OUTを出力する。図7において、出力信号OUT及びその反転出力信号/OUTのパルスは、ハッチング部では立上がらないと共に、差動高速データD及び/Dと差動ハーフレートクロックCLK及び/CLKの位相を反映している。
【0025】
例えば、差動高速データD及び/Dの位相が一定で、差動ハーフレートクロックCLK及び/CLKの位相が変化すると仮定する。差動ハーフレートクロックCLK及び/CLKの位相が差動高速データD及び/Dの位相に対して前方にずれた時、出力信号OUT及びその反転出力信号/OUTのパルスはHレベル期間が長くなる。逆に、差動ハーフレートクロックCLK及び/CLKの位相が差動高速データD及び/Dの位相に対して後方にずれた時、出力信号OUT及びその反転出力信号/OUTのパルスはHレベル期間が短くなる。つまり、出力信号OUT及びその反転出力信号/OUTにより、差動高速データD及び/Dと差動ハーフレートクロックCLK及び/CLKの位相が検出されるように構成されている。
【0026】
差動高速データD及び/Dと差動ハーフレートクロックCLK及び/CLKの位相が合っている場合、即ち、差動ハーフレートクロックCLK及び/CLKのエッジが差動高速データD及び/Dの中央に位置する場合、差動高速データD及び/Dが出力信号OUT及びその反転出力信号/OUTにより変化した時だけ、差動高速データD及び/Dの半周期分のパルスが立上がる。一方、基準信号REF及びその反転基準信号/REFは、差動高速データD及び/Dのエッジを参考にしていないので、常に差動ハーフレートクロックCLK及び/CLKの位相に同期したパルスを立上げる。
【0027】
図10に示すように、基準信号REF及びその反転基準信号/REFがアップ信号UPとしてチャージポンプ回路20に入力される一方、出力信号OUT及びその反転出力信号/OUTがダウン信号DOWNとしてチャージポンプ回路20に入力される。差動高速データD及び/Dと差動ハーフレートクロックCLK及び/CLKが同期している時、基準信号REF及びその反転基準信号/REFは出力信号OUT及びその反転出力信号/OUTの2倍のパルス幅を有する。
【0028】
そこで、図10に示すように、アップ用定電流源21の電流値のダウン用定電流源22の電流値に対する比を1:2にすることにより、チャージポンプ回路20のアップ用定電流源21とダウン用定電流源22から低域フィルタ30を介して制御電圧Vcに流入する総電荷量を一定にしている。差動ハーフレートクロックCLK及び/CLKの位相が差動高速データD及び/Dの位相に対して前方にずれた時、ダウン用定電流源22から制御電圧Vcに流入する電荷量が増加するので、制御電圧Vcは低下する。制御電圧Vcが低下すると、電圧制御発振器40の発振が遅くなるので、差動ハーフレートクロックCLK及び/CLKが後方にリカバリされるようになる。
【0029】
逆に、差動ハーフレートクロックCLK及び/CLKの位相が差動高速データD及び/Dの位相に対して後方にずれた時、アップ用定電流源21から制御電圧Vcに流入する電荷量が増加するので、制御電圧Vcは上昇する。制御電圧Vcが上昇すると、電圧制御発振器40の発振が速くなるので、差動ハーフレートクロックCLK及び/CLKが前方にリカバリされるようになる。この結果、差動ハーフレートクロックCLK及び/CLKが、常に、差動高速データD及び/Dと位相を合わせる動作を行う。
【0030】
この実施の形態では、ハーフレート位相検出器10に1パルス遅延回路19を挿入して、位相比較極性を反転させることにより、低ジッタのN型LC電圧制御発振器40を用いることができるので、電圧制御発振器40から発振されるハーフレートクロックCLKのジッタが減少するから、高速データDataの受信感度が向上すると共に、高速動作のマージンを拡大することができる結果、ハーフレートCDR回路全体が安定化し、高速動作の安定性が増す。
【0031】
実施の形態2.
図11は、この発明の実施の形態2にかかるハーフレートCDR回路のハーフレート位相検出器10に用いられる1パルス遅延回路19Aの詳細構成を示す。実施の形態1の1パルス遅延回路19では、高速データDataを入力しているので、図9に示すように、高速で動作可能なCML(Current Mode Logic)バッファを多段接続することにより、1パルス遅延回路19の1パルス遅延量を発生させている。しかしながら、ゲート段数の切換えでは、20ps程度の大きな遅延調整しか行うことができない。
【0032】
そこで、この実施の形態の1パルス遅延回路19Aでは、ゲートサイズを変更可能としたことにより、1パルス遅延量を微調整することができるようにしている。ゲートサイズを大きくすると、スイッチング速度が低下して、1パルス遅延量が大きくなる。逆に、ゲートサイズを小さくすると、スイッチング速度が上昇して、1パルス遅延量が小さくなる。
【0033】
この実施の形態では、ハーフレート位相検出回路10の1パルス遅延回路19Aのゲートサイズを変更することにより、スイッチング速度を緩和することができると共に、1パルス遅延量を微調整することができるので、ハーフレートクロックCLKを最適な位相に安定させることができるから、ハーフレートCDR回路全体が安定化し、高速動作の安定性が増す。
【0034】
実施の形態3.
図12は、この発明の実施の形態3にかかるハーフレートCDR回路のハーフレート位相検出器10に用いられる1パルス遅延回路19Bの詳細構成を示す。1パルス遅延回路19Bでは、バッファ間の配線長を変更可能としたことにより、1パルス遅延量を微調整することができるようにしている。配線長を大きくすると、配線遅延量が増加して、1パルス遅延量が大きくなる。逆に、配線長を小さくすると、配線遅延量が減少して、1パルス遅延量が少なくなる。
【0035】
この実施の形態では、ハーフレート位相検出回路10の1パルス遅延回路19Bのバッファ間の配線長を変更可能としたことにより、1パルス遅延量を微調整することができるので、ハーフレートクロックCLKを最適な位相に安定させることができるから、ハーフレートCDR回路全体が安定化し、高速動作の安定性が増す。
【0036】
実施の形態4.
図13は、この発明の実施の形態4にかかるハーフレートCDR回路に用いられるチャージポンプ回路20Aを示す。1パルス遅延回路19を補償するために、チャージポンプ回路20Aのアップ電流量を変化させることにより、1パルス遅延量を微調整する。
【0037】
図7に示すように、スルーデータTH−D及びその反転スルーデータ/TH−Dを差動高速データD及び/Dに対して1パルス分遅延させて出力することができれば、チャージポンプ回路20Aのアップ信号UPのダウン信号DOWNに対する比を1:2に設定することにより、差動ハーフレートクロックCLK及び/CLKのエッジは差動高速データD及び/Dの中央に位置する。
【0038】
しかし、図14に示すように、1パルス遅延回路19が正確な1パルス遅延量を発生できない時、差動ハーフレートクロックCLK及び/CLKのエッジは、差動高速データD及び/Dの中央に安定することなく、差動高速データD及び/Dの両エッジのいずれかにずれて安定するようになる。これは高速データの受信感度を狭めるので、高速動作のマージンの減少につながる。
【0039】
これを補償するために、チャージポンプ回路20Aの定電流値を調整することにより、差動ハーフレートクロックCLK及び/CLKのエッジを差動高速データD及び/Dの中央に安定させる。このために、アップ用定電流源21の電流量を変化させることにより、1パルス遅延量のずれを微調整する。アップ用定電流源21の電流量を増加させれば、1パルス遅延回路の動作を早めたことと等しくなる。
【0040】
アップ用定電流源21の電流量を調整するために、レベルの異なるゲートバイアスを有する3個のアップバイアス回路、即ち、Hレベルのゲートバイアスを有する第1アップバイアス回路25、ノーマルレベルのゲートバイアスを有する第2アップバイアス回路26とLレベルのゲートバイアスを有する第3アップバイアス回路27を設ける。第1アップバイアス回路25、第2アップバイアス回路26と第3アップバイアス回路27を外部からトランスミッションゲートで切換えることにより、チップ間のばらつきにも対応することができる。
【0041】
この実施の形態では、異なるゲートバイアスレベルを有する3個のアップバイアス回路25乃至27を切換えてチャージポンプ回路20Aのアップ電流量を変化させることにより、1パルス遅延量を微調整することができるので、ハーフレートクロックCLKを最適な位相に安定させることができるから、ハーフレートCDR回路全体が安定化し、高速動作の安定性が増す。
【0042】
実施の形態5.
図15は、この発明の実施の形態5にかかるハーフレートCDR回路に用いられるチャージポンプ回路20Bを示す。実施の形態4のチャージポンプ回路20Aと同様に、チャージポンプ回路20Bは1パルス遅延回路19を補償する。チャージポンプ回路20Aではアップ用定電流源21の電流量を変化させているのに対し、この実施の形態では、1パルス遅延回路19を補償するために、チャージポンプ回路20Bのダウン用定電流源22の電流量を変化させることにより、1パルス遅延量を微調整する。ダウン用定電流源22の電流量を増加させれば、1パルス遅延回路の動作を遅くしたことと等しくなる。
【0043】
ダウン用定電流源22の電流量を調整するために、レベルの異なるゲートバイアスを有する3個のダウンバイアス回路、即ち、Hレベルのゲートバイアスを有する第1ダウンバイアス回路31、ノーマルレベルのゲートバイアスを有する第2ダウンバイアス回路32とLレベルのゲートバイアスを有する第3ダウンバイアス回路33を設ける。第1ダウンバイアス回路31、第2アップバイアス回路32と第3アップバイアス回路33を外部からトランスミッションゲートで切換えることにより、チップ間のばらつきにも対応することができる。
【0044】
この実施の形態では、異なるゲートバイアスレベルを有する3個のダウンバイアス回路31乃至32を切換えてチャージポンプ回路20Bのダウン電流量を変化させることにより、1パルス遅延量を微調整することができるので、ハーフレートクロックCLKを最適な位相に安定させることができるから、ハーフレートCDR回路全体が安定化し、高速動作の安定性が増す。
【0045】
実施の形態6.
図16は、この発明の実施の形態6にかかるハーフレートCDR回路に用いられるチャージポンプ回路20Cを示す。実施の形態4のチャージポンプ回路20Aと同様に、チャージポンプ回路20Cは1パルス遅延量を微調整する。チャージポンプ回路20Aでは、異なるゲートバイアスレベルを有する3個のアップバイアス回路25乃至27を切換えてチャージポンプ回路20Aのアップ用定電流源21の電流量を変化させている。これに対し、この実施の形態では、チャージポンプ回路20Cのアップ用定電流源21の個数、即ち、アップ用定電流源21を形成するトランジスタのサイズを変更して、アップ用定電流源21の電流量を変化させている。
【0046】
よって、チャージポンプ回路20Cでは、実施の形態4のように、複数のアップバイアス回路を設ける必要がないので、レイアウトがコンパクトになる。又、アップ用定電流源21を形成するトランジスタのサイズを外部からトランスミッションゲートで切換えることにより、チップ間のばらつきにも対応することができる。
【0047】
この実施の形態では、アップ用定電流源21を形成するトランジスタのサイズを切換えてチャージポンプ回路20Cのアップ電流量を変化させることにより、1パルス遅延量を微調整することができるので、ハーフレートクロックCLKを最適な位相に安定させることができるから、ハーフレートCDR回路全体が安定化し、高速動作の安定性が増す。
【0048】
実施形態7.
図17は、この発明の実施の形態7にかかるハーフレートCDR回路に用いられるチャージポンプ回路20Dを示す。実施の形態5のチャージポンプ回路20Bと同様に、チャージポンプ回路20Dは1パルス遅延量を微調整する。チャージポンプ回路20Bでは、異なるゲートバイアスレベルを有する3個のダウンバイアス回路31乃至33を切換えてチャージポンプ回路20Bのダウン用定電流源22の電流量を変化させている。これに対し、この実施の形態では、チャージポンプ回路20Dのダウン用定電流源22の個数、即ち、ダウン用定電流源22を形成するトランジスタのサイズを変更して、ダウン用定電流源22の電流量を変化させている。
【0049】
よって、チャージポンプ回路20Dでは、実施の形態5のように、複数のダウンバイアス回路を設ける必要がないので、レイアウトがコンパクトになる。又、ダウン用定電流源22を形成するトランジスタのサイズを外部からトランスミッションゲートで切換えることにより、チップ間のばらつきにも対応することができる。
【0050】
この実施の形態では、ダウン用定電流源22を形成するトランジスタのサイズを切換えてチャージポンプ回路20Dのダウン電流量を変化させることにより、1パルス遅延量を微調整することができるので、ハーフレートクロックCLKを最適な位相に安定させることができるから、ハーフレートCDR回路全体が安定化し、高速動作の安定性が増す。
【0051】
【発明の効果】
以上のように、この発明によれば、入力信号とハーフレートクロックの位相を検出するハーフレート位相検出器と、チャージポンプ回路と、前記チャージポンプ回路からの電流信号より制御電圧を生成する低域フィルタと、前記制御電圧に対応した発振を行って、前記ハーフレートクロックを前記ハーフレート位相検出器にフィードバックする電圧制御発振器とを含むハーフレートCDR回路において、前記ハーフレート位相検出器が、入力信号及びその反転入力信号とハーフレートクロックを受ける第1の1段目ラッチ回路と、前記入力信号及び前記反転入力信号と反転ハーフレートクロックを受ける第2の1段目ラッチ回路と、前記第1の1段目ラッチ回路からの出力信号及びその反転出力信号と前記反転ハーフレートクロックを受ける第1の2段目ラッチ回路と、前記第2の1段目ラッチ回路からの出力信号及びその反転出力信号と前記ハーフレートクロックを受ける第2の2段目ラッチ回路と、前記第1の1段目ラッチ回路からの前記出力信号、前記第2の1段目ラッチ回路からの前記出力信号と前記ハーフレートクロックを受けて、リタイミングされたリタイミング信号を出力すると共に、前記第1の1段目ラッチ回路からの前記反転出力信号、前記第2の1段目ラッチ回路からの前記反転出力信号と前記反転ハーフレートクロックを受けて、反転リタイミング信号を出力する選択回路と、前記第1の1段目ラッチ回路からの前記出力信号に応じて、前記第1の2段目ラッチ回路から出力される出力信号と、前記第2の1段目ラッチ回路からの前記出力信号に応じて、前記第2の2段目ラッチ回路から出力される出力信号とを受けて、基準信号を出力すると共に、前記第1の1段目ラッチ回路からの前記反転出力信号に応じて、前記第1の2段目ラッチ回路から出力される反転出力信号と、前記第2の1段目ラッチ回路からの前記反転出力信号に応じて、前記第2の2段目ラッチ回路から出力される反転出力信号とを受けて、反転基準信号を出力する第1排他的OR回路と、スルーデータパスに設けられたラッチ遅延回路と、前記ラッチ遅延回路の出力を受けるように前記スルーデータパスに設けられて、1パルス遅延量を発生するためのスルーデータと反転スルーデータを出力する1パルス遅延回路と、前記選択回路からの前記リタイミング信号と前記1パルス遅延回路からの前記スルーデータを受けて、出力信号を出力すると共に、前記選択回路からの前記反転リタイミング信号と前記1パルス遅延回路からの前記反転スルーデータを受けて、反転出力信号を出力する第2排他的OR回路とを備え、更に、前記1パルス遅延回路が、前記ハーフレート位相検出器の位相比較極性を反転させることにより、前記電圧制御発振器としてN型LC電圧制御発振器を使用することを可能にすると共に、前記チャージポンプ回路が、アップ用定電流源とダウン用定電流源を含み、且つ、前記アップ用定電流源の電流値の前記ダウン用定電流源の電流値に対する比を1:2にすることにより、前記チャージポンプ回路の前記アップ用定電流源と前記ダウン用定電流源から前記低域フィルタを介して前記制御電圧に流入する総電荷量を一定にしているので、電圧制御発振器から発振されるハーフレートクロックのジッタが減少するから、入力信号の受信感度が向上すると共に、高速動作のマージンを拡大することができる結果、ハーフレートCDR回路全体が安定化し、高速動作の安定性が増す。
【図面の簡単な説明】
【図1】 この発明の実施の形態1にかかるハーフレートCDR回路の構成を示すブロック図である。
【図2】 図1のハーフレートCDR回路における高速データとハーフレートクロックの同期時のタイミングチャートである。
【図3】 図1のハーフレートCDR回路に用いられる電圧制御発振器の回路図である。
【図4】 図3の電圧制御発振器のバラクタの構成を示す図である。
【図5】 (A)はN型のVCO特性を示すグラフであり、(B)はP型のVCO特性を示すグラフである。
【図6】 図1のハーフレートCDR回路に用いられるハーフレート位相検出器の回路図である。
【図7】 図6のハーフレート位相検出器の信号のタイミングチャートである。
【図8】 図6のハーフレート位相検出器に用いられるラッチ遅延回路の回路図である。
【図9】 図6のハーフレート位相検出器に用いられる1パルス遅延回路の回路図である。
【図10】 図1のハーフレートCDR回路に用いられるチャージポンプ回路の回路図である。
【図11】 この発明の実施の形態2にかかるハーフレートCDR回路のハーフレート位相検出器に用いられる1パルス遅延回路の回路図である。
【図12】 この発明の実施の形態3にかかるハーフレートCDR回路のハーフレート位相検出器に用いられる1パルス遅延回路の回路図である。
【図13】 この発明の実施の形態4にかかるハーフレートCDR回路に用いられるチャージポンプ回路の回路図である。
【図14】 図13のハーフレートCDR回路に用いられるハーフレート位相検出器において、1パルス遅延量にずれが生じた場合の信号のタイミングチャートである。
【図15】 この発明の実施の形態5にかかるハーフレートCDR回路に用いられるチャージポンプ回路の回路図である。
【図16】 この発明の実施の形態6にかかるハーフレートCDR回路に用いられるチャージポンプ回路の回路図である。
【図17】 この発明の実施の形態7にかかるハーフレートCDR回路に用いられるチャージポンプ回路の回路図である。
【符号の説明】
10 ハーフレート位相検出器、 15 選択回路、 16 第1排他的OR回路、 17 第2排他的OR回路、 18 ラッチ遅延回路、 19 1パルス遅延回路、 20 チャージポンプ回路、 30 低域フィルタ、 40 電圧制御発振器。
Claims (7)
- 入力信号とハーフレートクロックの位相を検出するハーフレート位相検出器と、チャージポンプ回路と、前記チャージポンプ回路からの電流信号より制御電圧を生成する低域フィルタと、前記制御電圧に対応した発振を行って、前記ハーフレートクロックを前記ハーフレート位相検出器にフィードバックする電圧制御発振器とを含むハーフレートCDR回路において、
前記ハーフレート位相検出器が、入力信号及びその反転入力信号とハーフレートクロックを受ける第1の1段目ラッチ回路と、前記入力信号及び前記反転入力信号と反転ハーフレートクロックを受ける第2の1段目ラッチ回路と、前記第1の1段目ラッチ回路からの出力信号及びその反転出力信号と前記反転ハーフレートクロックを受ける第1の2段目ラッチ回路と、前記第2の1段目ラッチ回路からの出力信号及びその反転出力信号と前記ハーフレートクロックを受ける第2の2段目ラッチ回路と、前記第1の1段目ラッチ回路からの前記出力信号、前記第2の1段目ラッチ回路からの前記出力信号と前記ハーフレートクロックを受けて、リタイミングされたリタイミング信号を出力すると共に、前記第1の1段目ラッチ回路からの前記反転出力信号、前記第2の1段目ラッチ回路からの前記反転出力信号と前記反転ハーフレートクロックを受けて、反転リタイミング信号を出力する選択回路と、前記第1の1段目ラッチ回路からの前記出力信号に応じて、前記第1の2段目ラッチ回路から出力される出力信号と、前記第2の1段目ラッチ回路からの前記出力信号に応じて、前記第2の2段目ラッチ回路から出力される出力信号とを受けて、基準信号を出力すると共に、前記第1の1段目ラッチ回路からの前記反転出力信号に応じて、前記第1の2段目ラッチ回路から出力される反転出力信号と、前記第2の1段目ラッチ回路からの前記反転出力信号に応じて、前記第2の2段目ラッチ回路から出力される反転出力信号とを受けて、反転基準信号を出力する第1排他的OR回路と、スルーデータパスに設けられたラッチ遅延回路と、前記ラッチ遅延回路の出力を受けるように前記スルーデータパスに設けられて、1パルス遅延量を発生するためのスルーデータと反転スルーデータを出力する1パルス遅延回路と、前記選択回路からの前記リタイミング信号と前記1パルス遅延回路からの前記スルーデータを受けて、出力信号を出力すると共に、前記選択回路からの前記反転リタイミング信号と前記1パルス遅延回路からの前記反転スルーデータを受けて、反転出力信号を出力する第2排他的OR回路とを備え、更に、前記1パルス遅延回路が、前記ハーフレート位相検出器の位相比較極性を反転させることにより、前記電圧制御発振器としてN型LC電圧制御発振器を使用することを可能にすると共に、前記チャージポンプ回路が、アップ用定電流源とダウン用定電流源を含み、且つ、前記アップ用定電流源の電流値の前記ダウン用定電流源の電流値に対する比を1:2にすることにより、前記チャージポンプ回路の前記アップ用定電流源と前記ダウン用定電流源から前記低域フィルタを介して前記制御電圧に流入する総電荷量を一定にしていることを特徴とするハーフレートCDR回路。 - 前記ハーフレート位相検出器の前記1パルス遅延回路のゲートサイズを変更可能としたことにより、前記1パルス遅延回路の前記1パルス遅延量を微調整できることを特徴とする請求項1に記載のハーフレートCDR回路。
- 前記ハーフレート位相検出器の前記1パルス遅延回路の配線長を変更可能としたことにより、前記1パルス遅延回路の前記1パルス遅延量を微調整できることを特徴とする請求項1に記載のハーフレートCDR回路。
- 異なるゲートバイアスレベルを有する複数のアップバイアス回路を前記チャージポンプ回路の前記アップ用定電流源に設け、更に、前記アップバイアス回路を切換えて前記アップ用定電流源の電流量を変化させることにより、前記1パルス遅延回路の前記1パルス遅延量を微調整できることを特徴とする請求項1に記載のハーフレートCDR回路。
- 異なるゲートバイアスレベルを有する複数のダウンバイアス回路を前記チャージポンプ回路の前記ダウン用定電流源に設け、更に、前記ダウンバイアス回路を切換えて前記ダウン用定電流源の電流量を変化させることにより、前記1パルス遅延回路の前記1パルス遅延量を微調整できることを特徴とする請求項1に記載のハーフレートCDR回路。
- 前記チャージポンプ回路の前記アップ用定電流源の個数を変更して前記アップ用定電流源の電流量を変化させることにより、前記1パルス遅延回路の前記1パルス遅延量を微調整できることを特徴とする請求項1に記載のハーフレートCDR回路。
- 前記チャージポンプ回路の前記ダウン用定電流源の個数を変更して前記ダウン用定電流源の電流量を変化させることにより、前記1パルス遅延回路の前記1パルス遅延量を微調整できることを特徴とする請求項1に記載のハーフレートCDR回路。
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