JP4866707B2 - Pll回路及び信号送受信システム - Google Patents
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Description
クロックエッジの傾きが急峻なほど、電源ノイズ等の外乱の影響を受けにくいので、ジッタ値は小さい。逆にクロックエッジの傾きが緩やかなほど、外乱の影響を受けやすいので、ジッタ値は大きい。これには、PLL回路によって異なっているバッファの動作限界周波数特性が影響している。
VCOゲインを調整しても、VCOの入力トランジスタのしきい値電圧のばらつきに起因するVCOのV−F特性の周波数オフセット(制御電圧VCを固定したときの出力クロック信号CKOUTの周波数)のばらつきは残る。このため、発振周波数を所定値にしたときにおけるLPF出力電圧(制御電圧VC)がばらつく。例えば、出力クロック信号CKOUTの周波数が1.5GHzでロックした場合には、VCO制御電圧VCは、図18(b)においては1.45Vから1.85Vまでばらつく。
図1は、第1の実施形態に係るPLL回路の構成を示すブロック図である。図1のPLL回路100は、位相周波数比較回路(PFD)12と、チャージポンプ回路(CP)14と、ローパスフィルタ(LPF)16と、電圧制御発振回路(VCO)20と、バッファ(BFR)60と、分周回路(DIV)18と、VCOゲイン調整回路(GAINCAL)40と、VCOオフセット調整回路(OFFSETCAL)50とを備えている。
図13は、第2の実施形態に係る信号送受信システムの構成を示すブロック図である。図13の信号送受信システムは、送信部600と、受信部700とを備えている。
14 チャージポンプ回路
16 ローパスフィルタ
18 分周回路
20 電圧制御発振回路
24 電圧電流変換部
25 ゲイン切替部
26 オフセット切替部
28 リングオシレータ
40,240 VCOゲイン調整回路
41,51 カウント部
45 ゲイン比較部
48 VCO制御回路(ゲイン制御部)
50,250 VCOオフセット調整回路
55 比較回路(オフセット比較部)
58 VCO制御回路(オフセット制御部)
60,602 バッファ
100,150 PLL回路
272 レジスタ参照部
274 レジスタ
600 送信部
606 ドライバ回路
700 受信部
702 レシーバ回路
Claims (16)
- 基準クロック信号と、出力クロック信号に基づくフィードバッククロック信号との間の位相差を検出する位相周波数比較回路と、
前記位相差に応じて電流を出力するチャージポンプ回路と、
前記チャージポンプ回路の出力を平滑化し、制御電圧として出力するローパスフィルタと、
前記制御電圧、ゲイン制御信号、及びオフセット制御信号に応じた周波数の信号を生成し、前記出力クロック信号として出力する電圧制御発振回路と、
前記基準クロック信号と前記フィードバッククロック信号とに基づいて、前記制御電圧の変化に対する前記出力クロック信号の周波数の変化の比が目標値になるように、前記ゲイン制御信号を求めるゲイン調整回路と、
前記基準クロック信号と前記フィードバッククロック信号とに基づいて、前記制御電圧が所定の値である時における前記出力クロック信号の周波数が目標値になるように、前記オフセット制御信号を求めるオフセット調整回路とを備え、
前記ゲイン調整回路は、二分探索法を用いて前記ゲイン制御信号を求め、
前記オフセット調整回路は、二分探索法を用いて前記オフセット制御信号を求める
ことを特徴とするPLL(phase locked loop)回路。 - 請求項1に記載のPLL回路において、
前記ゲイン調整回路は、
所定の時間内における前記フィードバッククロック信号のパルス数を数える第1のカウント部と、
前記電圧制御発振回路に前記制御電圧として第1の電圧が与えられた場合に前記第1のカウント部で得られたカウント値と、前記電圧制御発振回路に前記制御電圧として第2の電圧が与えられた場合に前記第1のカウント部で得られたカウント値との差を求め、前記差と目標値とを比較し、その比較結果を出力するゲイン比較部と、
前記電圧制御発振回路に前記制御電圧として前記第1及び第2の電圧が順次与えられるように制御し、前記ゲイン比較部での比較結果に基づいて前記ゲイン制御信号を求めるゲイン制御部とを有するものであり、
前記オフセット調整回路は、
所定の時間内における前記フィードバッククロック信号のパルス数を数える第2のカウント部と、
前記電圧制御発振回路に前記制御電圧として第3の電圧が与えられた場合に前記第2のカウント部で得られたカウント値と目標値とを比較し、その比較結果を出力するオフセット比較部と、
前記電圧制御発振回路に前記制御電圧として前記第3の電圧が与えられるように制御し、前記オフセット比較部での比較結果に基づいて前記オフセット制御信号を求めるオフセット制御部とを有するものである
ことを特徴とするPLL回路。 - 請求項2に記載のPLL回路において、
前記第3の電圧は、当該PLL回路に供給される電源電圧の2分の1である
ことを特徴とするPLL回路。 - 請求項1に記載のPLL回路において、
前記電圧制御発振回路は、
前記制御電圧に応じた電流を出力する電圧電流変換部と、
前記電圧電流変換部の出力電流に応じた周波数で発振し、前記出力クロック信号を生成するリングオシレータとを有するものであり、
前記電圧電流変換部は、
前記制御電圧の変化に対する前記出力電流の変化の比を、前記ゲイン制御信号に応じた値にするゲイン切替部と、
前記出力電流の大きさを、前記オフセット制御信号に従って変化させるオフセット切替部とを有するものである
ことを特徴とするPLL回路。 - 請求項4に記載のPLL回路において、
前記ゲイン切替部は、
前記ゲイン制御信号に従って制御されるスイッチとnチャネルトランジスタとが直列に接続された回路を並列に複数有するものであり、
前記オフセット切替部は、
前記オフセット制御信号に従って制御されるスイッチとnチャネルトランジスタとが直列に接続された回路を並列に複数有し、前記オフセット制御信号に応じた電流が流れるものである
ことを特徴とするPLL回路。 - 請求項1に記載のPLL回路において、
前記ゲイン調整回路は、
第1の選択信号に従って、前記ゲイン制御信号を求めるか否かを選択するものであり、
前記オフセット調整回路は、
第2の選択信号に従って、前記オフセット制御信号を求めるか否かを選択するものである
ことを特徴とするPLL回路。 - 請求項6に記載のPLL回路において、
外部より読み書き可能なレジスタと、
前記レジスタの値に基づいて前記第2の選択信号を生成するレジスタ参照部とを更に備える
ことを特徴とするPLL回路。 - 請求項7に記載のPLL回路において、
前記レジスタ参照部は、
前記レジスタの値に基づいて前記第1の選択信号を更に生成する
ことを特徴とするPLL回路。 - 請求項6に記載のPLL回路において、
前記第2の選択信号は、所定の論理レベルに固定されている
ことを特徴とするPLL回路。 - 請求項9に記載のPLL回路において、
前記第1の選択信号は、所定の論理レベルに固定されている
ことを特徴とするPLL回路。 - 信号を送信する送信部と、信号を受信する受信部とを備える信号送受信システムであって、
ゲイン制御信号を求めて出力する第1PLL回路と、
前記ゲイン制御信号によって制御される第2PLL回路又はDLL(Delay Locked Loop)回路とを備え、
前記第1PLL回路は、
基準クロック信号と、出力クロック信号に基づくフィードバッククロック信号との間の位相差を検出する位相周波数比較回路と、
前記位相差に応じて電流を出力するチャージポンプ回路と、
前記チャージポンプ回路の出力を平滑化し、制御電圧として出力するローパスフィルタと、
前記制御電圧、前記ゲイン制御信号、及びオフセット制御信号に応じた周波数の信号を生成し、前記出力クロック信号として出力する電圧制御発振回路と、
前記基準クロック信号と前記フィードバッククロック信号とに基づいて、前記制御電圧の変化に対する前記出力クロック信号の周波数の変化の比が目標値になるように、前記ゲイン制御信号を求めるゲイン調整回路と、
前記基準クロック信号と前記フィードバッククロック信号とに基づいて、前記制御電圧が所定の値である時における前記出力クロック信号の周波数が目標値になるように、前記オフセット制御信号を求めるオフセット調整回路とを有し、
前記ゲイン調整回路は、二分探索法を用いて前記ゲイン制御信号を求め、
前記オフセット調整回路は、二分探索法を用いて前記オフセット制御信号を求める
ことを特徴とする信号送受信システム。 - 請求項11に記載の信号送受信システムにおいて、
前記ゲイン調整回路は、
所定の時間内における前記出力クロック信号のパルス数を数える第1のカウント部と、
前記電圧制御発振回路に前記制御電圧として第1の電圧が与えられた場合に前記第1のカウント部で得られたカウント値と、前記電圧制御発振回路に前記制御電圧として第2の電圧が与えられた場合に前記第1のカウント部で得られたカウント値との差を求め、前記差と前記目標値とを比較し、その比較結果を出力するゲイン比較部と、
前記電圧制御発振回路に前記制御電圧として前記第1及び第2の電圧が順次与えられるように制御し、前記ゲイン比較部での比較結果に基づいて前記ゲイン制御信号を求めるゲイン制御部とを有するものである
ことを特徴とする信号送受信システム。 - 請求項11に記載の信号送受信システムにおいて、
前記送信部は、
前記ゲイン制御信号によって制御され、信号を送信するドライバ回路を備え、
前記ドライバ回路は、
定電流源を有する第1の定電流回路を備え、
前記第1の定電流回路は、
前記ゲイン制御信号に応じた電流が流れるように構成されている
ことを特徴とする信号送受信システム。 - 請求項13に記載の信号送受信システムにおいて、
前記ドライバ回路は、
前記ゲイン制御信号に従って制御されるスイッチとpチャネルトランジスタとが直列に接続された回路を並列に複数有し、前記ゲイン制御信号に応じた電流が流れる第2の定電流回路を更に備え、
前記第1の定電流回路は、
前記ゲイン制御信号に従って制御されるスイッチとnチャネルトランジスタとが直列に接続された回路を並列に複数有する
ことを特徴とする信号送受信システム。 - 請求項11に記載の信号送受信システムにおいて、
前記受信部は、
信号を受信するレシーバ回路を備え、
前記レシーバ回路は、
定電流源を有する定電流回路を備え、
前記定電流回路は、
前記ゲイン制御信号に応じた電流が流れるように構成されている
ことを特徴とする信号送受信システム。 - 請求項11に記載の信号送受信システムにおいて、
その駆動能力を、前記ゲイン制御信号に応じた大きさになるように制御して、前記出力クロック信号を出力するバッファを更に備え、
前記バッファは、
それぞれが前記ゲイン制御信号に従って制御され、並列に接続された複数のnチャネルトランジスタを有する第1の電流制御回路と、
それぞれが前記ゲイン制御信号に従って制御され、並列に接続された複数のpチャネルトランジスタを有する第2の電流制御回路とを備える
ことを特徴とする信号送受信システム。
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