JP3765566B2 - Ｃｄｒ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＤＲ（クロックアンドデータリカバリ）回路に関し、特に、ＳＯＮＥＴ／ＳＤＨのジッタ規格を、高いマージンで満足するＣＤＲ回路に関する。
【０００２】
【従来の技術】
図５は、従来のＣＤＲ回路５００を示す図である。
【０００３】
従来のＣＤＲ回路５００は、位相周波数比較回路（ＰＤ）１０と、チャージポンプ回路（ＣＰ）２０と、ループフィルタ（ＬＦ）３０と、電圧制御発振回路（ＶＯＣ）４０とを有し、位相周波数比較回路１０と、チャージポンプ回路２０と、電圧制御発振回路４０とが、同一のチップ上に搭載されている。
【０００４】
ループフィルタ３０は、抵抗Ｒｏと容量Ｃｏとが直列に接続されているラグリードフィルタであり、ＣＤＲ回路５００が搭載されているチップの外部に設けられている。
【０００５】
位相周波数比較回路１０は、第１の入力端子ＩＮ１と、第２の入力端子ＩＮ２と、出力端子ＯＵＴ１とを有する。第１の入力端子ＩＮ１は、ＣＤＲ回路５００のデータ入力端子に接続され、第２の入力端子ＩＮ２は、電圧制御発振回路４０の出力端子ＯＵＴ４に接続されている。位相周波数比較回路１０の出力端子ＯＵＴ１は、ＣＤＲ回路５００のデータ出力端子ＯＵＴｄ５に接続されている。
【０００６】
位相周波数比較回路１０の出力端子ＵＰ、ＤＮは、チャージポンプ回路２０の入力端子ＵＰ、ＤＮにそれぞれ接続されている。
【０００７】
チャージポンプ回路２０の出力端子ＯＵＴ２は、ループフィルタ３０の入力端子ＩＮに接続され、ループフィルタの出力端子ＯＵＴ３は、電圧制御発振回路４０の周波数制御端子ＣＯＮＴに接続されている。
【０００８】
電圧制御発振回路４０の出力端子ＯＵＴ４は、ＣＤＲ回路５００のクロック出力端子ＯＵＴｃｋ５に接続されている。
【０００９】
従来のＣＤＲ回路５００において、チャージポンプ回路２０は、レファレンス入力端子ＲＥＦ１を有し、レファレンス入力端子ＲＥＦ１は、外部端子ＶＲ１に接続されている。
【００１０】
また、電圧制御発振回路４０のレファレンス入力端子ＲＥＦ２は、外部端子ＶＲ２に接続されている。
【００１１】
従来のＣＤＲ回路５００において、位相周波数比較回路１０、チャージポンプ回路２０、電圧制御発振回路４０の各電源端子は、それぞれ、上記チップの外部に設けられている端子ＶＤＤ１、ＶＤＤ２、ＶＤＤ３に接続されている。また、位相周波数比較回路１０、チャージポンプ回路２０、ループフィルタ３０、電圧制御発振回路４０の各グランド端子は、上記チップの外部で接地されている。
【００１２】
上記従来のＣＤＲ回路５００は、次の参考文献に記載されている。
【００１３】
参考文献１：A 2-1600MGz 1.2-2.5V CMOS Clock-Recovery PLL with Feedback Phase-Selection and Averaging Phase-Interpolation for Jitter Reduction, Patrik Larsson, IEEE International Solid-State Circuits Conference, Digest of Technical Papers pp.356-357, February 1999。
【００１４】
参考文献２：A 2-1600MHz 1.2-2.5V CMOS Clock-Recovery PLL with Feedback Phase-Selection and Averaging Phase-Interpolation for Jitter Reductionのp357,Figure 20.6.3内のCurrent generator参照。
【００１５】
次に、従来のＣＤＲ回路５００の動作について、説明する。
【００１６】
ＣＤＲ回路５００において、位相周波数比較回路１０の端子ＩＮ１に、ジッタを含むデータが入力され、この入力されたデータから、クロックを抽出し、この抽出されたクロックを、電圧制御発振回路４０の出力端子ＯＵＴ４から出力し、上記出力されたクロックでリタイミングしたデータを、位相周波数比較回路１０の出力端子ＯＵＴ１から出力する。
【００１７】
電圧制御発振回路４０で発生したクロックと入力データとについて、それらの周波数と位相とを、位相周波数比較回路１０において比較する。ここで、電圧制御発振回路４０で発生したクロックの位相が、入力データの位相よりも遅れていると、位相周波数比較回路１０は、ＵＰ信号を出力し、チャージポンプ回路２０が、一定の電流をループフィルタ３０に充電する。これによって、ループフィルタ３０の出力端子ＯＵＴ３の電位が上昇し、遅れていた出力クロックの位相を、入力データの位相に合致するように、電圧制御発振回路４０が、出力クロックの位相を制御する。
【００１８】
一方、発生したクロックの位相が、入力データの位相よりも進んでいると、位相周波数比較回路１０は、ＤＮ信号を出力し、チャージポンプ回路２０が、一定の電流を、ループフィルタ３０から放電する。これによって、ループフィルタ３０の出力端子ＯＵＴ３の電位が降下し、電圧制御発振回路４０が出力したクロックの周波数が低下し、進んでいた出力クロックの周波数が低下する。よって、電圧制御発振回路４０が出力していた進んでいた出力クロックの位相が、入力データの位相に合致するように、制御される。
【００１９】
上記のようにして、入力データの位相と合致したクロックが出力される。
【００２０】
図６は、チャージポンプ回路２０の回路を示す図である。
【００２１】
位相周波数比較回路１０の出力端子ＵＰに出力される出力信号によって、チャージポンプ回路２０を構成するＰＭＯＳトランジスタがオン状態になり、出力端子ＯＵＴ２に電流Ｉｐを流す。
【００２２】
一方、位相周波数比較回路１０の出力端子ＤＮに出力される出力信号によって、チャージポンプ回路２０を構成するＮＭＯＳトランジスタがオン状態になり、出力端子ＯＵＴ２から電流Ｉｐを引き抜く。
【００２３】
上記のようにして、レファレンス電位端子ＲＥＦ１に与える電圧に応じて、電流Ｉｐを設定する。
【００２４】
図７は、電圧制御発振回路４０の回路例を示す図である。
【００２５】
図５に示すループフィルタ３０の出力電位を、電圧制御発振回路４０の周波数制御端子ＣＯＮＴに入力することによって、ダイオードの接合容量が変化し、インダクタとのＬＣ共振によって、出力端子ＯＵＴ４にクロックを出力する。
【００２６】
電圧制御発振回路４０の端子ＣＯＮＴにおける電圧の変化に対する発振周波数の変化が、電圧制御発振回路４０のゲインＫ４０である。端子ＲＥＦ２に与える電圧を調整することによって、発振回路に流れる電流が設定され、この設定された電流に応じて、発振周波数とゲインとを調整することができる。
【００２７】
【発明が解決しようとする課題】
上記従来例において、ＣＤＲ回路５００をＳＤＨ仕様の装置に使用する場合、ＩＴＵ−Ｔ Ｇ９５８ｐｐ．１２−１５に示されるジッタトランスファ特性とジッタトレランス特性とを、ともに満足する必要がある。
【００２８】
図８は、従来のＣＤＲ回路５００において、ＳＴＭ−１６（２．５Ｇｂ／ｓ動作）仕様を例として、ジッタトランスファ特性とジッタトレランス特性とを示す図である。
【００２９】
図８（１）は、従来のＣＤＲ回路５００におけるジッタトランスファ特性を示す図であり、図８（２）は、従来のＣＤＲ回路５００におけるジッタトレランス特性を示す図である。
【００３０】
図８に示すように、ＳＴＭ−１６（２．５Ｇｂ／ｓ動作）仕様において、ジッタトランスファ特性とジッタトレランス特性との双方を、高い設計マージンで満足することが、従来のＣＤＲ回路５００では困難である。
【００３１】
つまり、ＣＭＯＳデバイスでは、温度や電源電圧に対するトランジスタ特性の変動が大きく、そのＣＭＯＳデバイスを用いたＣＤＲ回路５００では、ジッタトランスファ特性とジッタトレランス特性との双方を高い設計マージンで満足することが困難である傾向が顕著である。
【００３２】
ところで、「ジッタトランスファ特性」は、入力データに含まれているジッタの振幅ｍ［ＵＩｐｐ］が、ＣＤＲ回路５００を通過することによって減衰する度合を、ジッタの周波数ｆ［ＭＨｚ］との関係で示す特性である。
【００３３】
また、図８中の点線よりも下に、「ＣＤＲのジッタトランスファ特性」が位置しなければ、規格を満足しない。よって、図８中の点線のカットオフ周波数ｆｃである２ＭＨｚよりも十分小さくなるように、ＣＤＲ回路５００のバンド幅ｆｂｗを設計する必要がある。
【００３４】
実際には、ＣＤＲ回路５００のバンド幅ｆｂｗは、図５に示すループフィルタ３０の抵抗値Ｒｏと、チャージポンプ回路２０の電流値Ｉｐと、電圧制御発振回路４０のゲインＫ４０と、位相周波数比較回路１０のゲインＫ１０とに、ほぼ比例し、次の式（１）に示すようになる。
【００３５】
バンド幅ｆｂｗ ∝ Ｒｏ・Ｉｐ・Ｋ４０・Ｋ１０ … 式（１）
上記従来例において、温度が下がると、ジッタトランスファ特性が、低温時におけるＣＤＲのジッタトランスファ特性Ｔｌに近づき、図８に示すように、ジッタトランスファのバンド幅ｆｂｗが延びるので、低温Ｔｌ時のバンド幅を基準にし、標準温度Ｔｎでのバンド幅ｆｂｗを約１．５ＭＨｚ未満に設定しなければならない。
【００３６】
一方、「ジッタトレランス特性」Ｊｔｒａｎ（ｓ）は、ジッタトランスファ特性（｛１−Ｊｔｏｌ（ｓ）｝）の逆数として、次の式（２）のように示される。
【００３７】
Ｊｔｒａｎ（ｓ）＝１／｛１−Ｊｔｏｌ（ｓ）｝ …式（２）
ジッタトレランスの規格では、点線で示した図８中の点線よりも上に、ジッタトランスファ特性が位置しなければならない。よって、図５に示すループフィルタ３０の抵抗値Ｒｏと、チャージポンプ回路２０の電流値Ｉｐと、電圧制御発振回路のゲインＫ４０とによって、標準温度Ｔｎにおいて、図８中の点線の十分上に、ジッタトランスファ特性が位置するように設計する。
【００３８】
上記従来例において、温度が上がると、図８に示すように、ジッタ周波数０．１ＭＨｚ付近でジッタトレランスが足りなくなるので、高温時におけるＣＤＲのジッタトランスファ特性Ｔｈを基準にし、標準温度Ｔｎでのバンド幅ｆｂｗを設定しなければならない。
【００３９】
よって、ジッタトランスファ特性では、バンド幅ｆｂｗを下げることによって、温度マージンが増し、ジッタトレランス特性では、バンド幅ｆｂｗを上げることによって温度マージンが増すことがわかる。
【００４０】
したがって、温度や電源電圧変動によって、チャージポンプ電流Ｉｐや、電圧制御発振回路４０のゲインＫ４０が大きく変化する従来のＣＤＲ回路５００では、設計時のバンド幅に、狭隘な最適値しか残らず、製造歩留まりが低いという問題がある。
【００４１】
本発明は、温度、電源電圧変動に対して、ＣＤＲ回路のバンド幅ｆｂｗの変化量を削減することができ、したがって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足するＣＤＲ回路を、高い設計製造マージンで提供することを目的とするものである。
【００４２】
【課題を解決するための手段】
本発明は、位相周波数比較回路と、チャージポンプ回路と、ループフィルタと、電圧制御発振回路とを具備するＣＤＲ回路において、上記位相周波数比較回路と、上記チャージポンプ回路と、上記ループフィルタと、上記電圧制御発振回路とを搭載している１つのチップと、上記チャージポンプ回路の出力電流量を設定するレファレンス電位であって、上記チャージポンプ回路の出力電流の温度勾配と逆勾配で変化するレファレンス電位を発生し、上記１つのチップに搭載されているチャージポンプ回路用電位発生回路とを有するＣＤＲ回路である。
【００４３】
【発明の実施の形態および実施例】
図１は、本発明の第１の実施例であるＣＤＲ回路１００を示す回路図である。
【００４４】
ＣＤＲ回路１００は、位相周波数比較回路（ＰＤ）１０と、チャージポンプ回路（ＣＰ）２０と、ループフィルタ（ＬＦ）３０と、電圧制御発振回路４０とに加え、チャージポンプ回路用電位発生回路ＶＧ１、電圧制御発振回路用電位発生回路ＶＧ２とを有する回路である。
【００４５】
また、位相周波数比較回路１０と、チャージポンプ回路２０と、ループフィルタ３０と、電圧制御発振回路４０と、チャージポンプ回路用電位発生回路ＶＧ１と、電圧制御発振回路用電位発生回路ＶＧ２とは、１つのチップに搭載されている。
【００４６】
ループフィルタ３０は、抵抗Ｒｏと容量Ｃｏとを直列に接続したラグリードフィルタであり、このラグリードフィルタは、上記１つのチップの外部に設けられている。
【００４７】
位相周波数比較回路１０の第１の入力端子ＩＮ１は、ＣＤＲ回路１００のデータ入力端子に接続されている。位相比較回路１０の第２の入力端子ＩＮ２は、電圧制御発振回路４０の出力端子ＯＵＴ４に接続され、出力端子ＯＵＴ４は、ＣＤＲ回路１００のクロック出力端子ＯＵＴｃｋ１に接続されている。位相周波数比較回路１０の出力端子ＯＵＴ１は、ＣＤＲ回路１００のデータ出力端子ＯＵＴｄ１に接続され、位相周波数比較回路１０の出力端子ＵＰ、ＤＮは、チャージポンプ回路２０の入力端子ＵＰ、ＤＮにそれぞれ接続されている。
【００４８】
チャージポンプ回路２０の出力端子ＯＵＴ２は、ループフィルタ２０の入力端子ＩＮに接続され、ループフィルタ３０の出力端子ＯＵＴ３は、電圧制御発振回路４０の周波数制御端子ＣＯＮＴに接続されている。
【００４９】
ＣＤＲ回路１００において、チャージポンプ回路２０のレファレンス入力端子ＲＥＦ１は、チャージポンプ回路用電位発生回路ＶＧ１の電位出力端子に接続されている。電圧制御発振回路４０のレファレンス入力端子ＲＥＦ２は、電圧制御発振回路用電位発生回路ＶＧ２の電位出力端子に接続されている。
【００５０】
ＣＤＲ回路１００では、位相周波数比較回路１０、チャージポンプ回路２０、電圧制御発振回路４０、チャージポンプ回路用電位発生回路ＶＧ１、電圧制御発振回路用電位発生回路ＶＧ２の各電源端子は、それぞれ、ＶＤＤ１、ＶＤＤ２、ＶＤＤ３、ＶＤＤ４、ＶＤＤ５であり、上記チップの外部に設けられている。また、位相周波数比較回路１０、チャージポンプ回路２０、ループフィルタ３０、電圧制御発振回路４０、チャージポンプ回路用電位発生回路ＶＧ１、電圧制御発振回路用電位発生回路ＶＧ２の各グランド端子は、上記１つのチップの外部で接地されている。
【００５１】
次に、ＣＤＲ回路１００の動作について説明する。
【００５２】
ＣＤＲ回路１００は、位相周波数比較回路１０の入力端子ＩＮ１に入力したジッタを含むデータから、クロックを抽出し、この抽出されたクロックを、電圧制御発振回路４０の出力端子ＯＵＴ４から出力し、そのクロックでリタイミングしたデータを、位相周波数比較回路１０の出力端子ＯＵＴ１から出力する回路である。電圧制御発振回路４０で発生したクロックと、入力データの立ち上がり（または降下）エッジの時間点を、位相周波数比較回路１０で比較する。
【００５３】
電圧制御発振回路４０で発生したクロックの位相が、入力データの位相よりも遅れているときには、位相周波数比較回路１０は、ＵＰ信号を出し、チャージポンプ回路２０から一定の電流をループフィルタ３０に充電する。これによって、ループフィルタ３０の出力端子ＯＵＴ３の電位が上昇し、電圧制御発振回路４０の出力クロックの周波数が高まる。
【００５４】
よって、電圧制御発振回路４０の出力クロックの遅れていた位相が、入力データの位相に合致する方向に制御される。
【００５５】
一方、電圧制御発振回路４０で発生したクロックの位相が、入力データの位相よりも進んでいるときには、位相周波数比較回路１０は、ＤＮ信号を出力し、ループフィルタ３０から、チャージポンプ回路２０に一定の電流を放電する。これによって、ループフィルタ３０の出力端子ＯＵＴ３の電位が降下し、電圧制御発振回路４０の出力クロックの周波数が低下する。
【００５６】
よって、電圧制御発振回路４０が出力したクロックの位相が進んでいると、入力データの位相に合致する方向に、その出力クロックが制御される。したがって、入力データと位相の合致したクロックを、ＣＤＲ回路１００が出力する。
【００５７】
チャージポンプ回路２０の回路例は、図６に示す回路である。
【００５８】
ＣＤＲ回路１００において、チャージポンプ回路２０のレファレンス電位ＲＥＦ１は、上記１つのチップの外部または内部で、設定されている一定値ではなく、上記１つの同一チップ上に配置されているチャージポンプ回路用電位発生回路ＶＧ１が出力する値である。
【００５９】
なお、ＣＤＲ回路１００において、チャージポンプ回路用電位発生回路ＶＧ１を削除し、チャージポンプ回路２０のＲＥＦ１端子に、外部端子ＶＲ１を接続するようにしてもよい。この場合、電圧制御発振回路用電位発生回路ＶＧ２によって、電圧制御発振回路４０に関して、温度、電源電圧変動に対するＣＤＲ回路のバンド幅ｆｂｗの変化量を削減することができ、したがって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足する回路を、高い設計製造マージンで供給することができる。
【００６０】
また、ＣＤＲ回路１００において、電圧制御発振回路用電位発生回路ＶＧ２を削除し、電圧制御発振回路４０のＲＥＦ２端子に、外部端子ＶＲ２を接続するようにしてもよい。この場合、チャージポンプ回路用電位発生回路ＶＧ１によって、チャージポンプ回路２０に関して、温度、電源電圧変動に対するＣＤＲ回路のバンド幅ｆｂｗの変化量を削減することができ、したがって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足する回路を、高い設計製造マージンで供給することができる。
【００６１】
図２は、ＣＤＲ回路１００におけるチャージポンプ回路用電位発生回路ＶＧ１の具体例を示す回路図である。
【００６２】
チャージポンプ回路用電位発生回路ＶＧ１は、図２に示すように、バンドギャップレファレンス回路を用いる回路であり、これによって、供給電源電圧が変動しても、出力電位を一定値に保つことがができ。すなわち、出力電位が、電源電圧に依存せずに一定電圧になるのは、図２に示すバンドギャップレファレンス回路において、抵抗Ｒ１、Ｒ２を介して、出力電圧Ｖｏｕｔをオペアンプの入力端子にフィードバックしているためである。つまり、オペアンプのゲインにおいて、電源電圧が１０％程度変化しても、フィードバック精度が殆ど低下しないので、抵抗の値とダイオード接合電圧Ｖｂｅとで決定される出力電圧Ｖｏｕｔは、高い精度で保持される
また、チャージポンプ回路２０の出力電位を、温度に対して一定の勾配で変化させることができる。すなわち、図２に示すバンドギャップレファレンス回路において、ダイオードの接合電圧Ｖｂｅが負の温度勾配で変化し、抵抗Ｒ１、Ｒ２の抵抗値Ｒが正の温度勾配で変化し、バンドギャップレファレンス回路の出力電圧Ｖｏｕｔは、次の式（３）で表される。この温度勾配は、次の式（４）のようになり、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値の設定によって、ダイオード接合電圧Ｖｂｅの温度勾配を打ち消すと、正の勾配で変化し、ダイオード接合電圧Ｖｂｅの温度勾配を打ち消さないと、負の勾配で変化させることができる。丁度打ち消し合った場合には、一般のバンドギャップレファレンス回路に見られるように、温度勾配がない定電圧を出力することができる。
【００６３】
Ｖｏｕｔ＝Ｖｂｅ１＋（Ｒ３／Ｒ２）・（ｋＴ／ｑ）・１ｎ（ｎ・Ｒ２／Ｒ１）…式（３）
ｄＶｏｕｔ／ｄＴ＝ｄＶｂｅ１／ｄＴ＋（ｋ／ｑ）・１ｎ（ｎ・Ｒ２／Ｒ１）…式（４）
ここで、Ｖｂｅ１は、ダイオードＤ１の接合電圧であり、Ｒ１、Ｒ２、Ｒ３は、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値であり、ｎは、ダイオードＤ１とＤ２との接合面積比であり、ｋは、ボルツマン定数であり、ｑは、単位電荷量である。
【００６４】
チャージポンプ回路２０の出力電流Ｉｐは、温度と電源とに対して、ほぼ線形な増減の勾配を持つ。そして、チャージポンプ回路２０の出力電流Ｉｐは、レファレンス電位ＲＥＦ１に対しても、ほぼ線形の増減勾配を持つ。
【００６５】
そして、チャージポンプ回路２０が搭載されているチップと同一のチップ上に、チャージポンプ回路用電位発生回路ＶＧ１が搭載され、ほぼ等しい温度で動作する。
【００６６】
したがって、チャージポンプ回路２０の出力電流Ｉｐの温度勾配と逆勾配で変化する電位を、チャージポンプ回路用電位発生回路ＶＧ１が出力し、このチャージポンプ回路用電位発生回路ＶＧ１の出力電位を、チャージポンプ回路２０のレファレンス電位ＲＥＦ１として供給すれば、温度が変化しても、チャージポンプ回路２０の出力電流Ｉｐの変化が少ない。
【００６７】
換言すれば、図６に示すチャージポンプ回路は、温度に対して一定の電圧を、レファレンス端子ＲＥＦ１に与えると、ＭＯＳトランジスタのソースドレイン電流が温度の上昇とともに減少するので、出力電流Ｉｐも温度とともに減少する。この減少分を補償するには、レファレンス端子ＲＥＦ１に与える電圧を温度とともに上げればよい。よって、チャージポンプ回路用電位発生回路ＶＧ１を、その出力電位が温度に対して上昇するように設計し、図６に示すチャージポンプ回路のレファレンス端子ＲＥＦ１に与える。チャージポンプ回路用電位発生回路ＶＧ１の出力電位の温度勾配を、チャージポンプ回路２０の電流減少量を補うように設定することによって、チャージポンプ回路２０の出力電流を、温度に対してほぼ一定に保つことができる。
【００６８】
これによって、チャージポンプ回路２０の出力電流Ｉｐは、温度や供給電源電圧が変わっても、ほぼ一定の値をとる。
【００６９】
したがって、式（１）で示されるＣＤＲ回路１００のバンド幅ｆｂｗにおいて、チャージポンプ回路２０の出力電流Ｉｐの温度・電源電圧変動分が削減される。つまり、特にチャージポンプ回路２０の電流制御に、チャージポンプ回路用電位発生回路ＶＧ１を使用することによって、チャージポンプ回路２０の出力電流Ｉｐの温度と、電源電圧による増減とを補償して、一定値に近づけることができる。
【００７０】
また、電圧制御発振回路４０の回路例は、図７に示す回路である。
【００７１】
ＣＤＲ回路１００において、電圧制御発振回路４０のレファレンス電位ＲＥＦ２は、従来例のように一定値が設定されるのではなく、同一チップ上に配置されている電圧制御発振回路用電位発生回路ＶＧ２から与える。
【００７２】
電圧制御発振回路用電位発生回路ＶＧ２は、図２に示すチャージポンプ回路用電位発生回路ＶＧ１と同様なバンドギャップレファレンス回路であり、これによって、電圧制御発振回路用電位発生回路ＶＧ２の出力電位を供給電源電圧の変動に対して一定値に保つことができる。また、電圧制御発振回路用電位発生回路ＶＧ２の出力電位を、電圧制御発振回路４０の温度に対して一定の勾配で変化させることが可能である。
【００７３】
これは、電圧制御発振回路用電位発生回路ＶＧ２が電圧制御発振回路４０と同一のチップ上に搭載され、ほぼ等しい温度で動作するためである。
【００７４】
電圧制御発振回路４０のゲインＫ４０は、温度と電源とに対して、ほぼ線形な増減の勾配を持つ。そして、ゲインＫ４０は、レファレンス電位ＲＥＦ２に対しても、ほぼ線形の増減勾配を持つ。よって、レファレンス電位ＲＥＦ２として、温度に対して、ゲインＫ４０の温度勾配と逆勾配で変化する電圧制御発振回路用電位発生回路ＶＧ２の出力電圧を使用する。
【００７５】
つまり、式（４）において、所望の勾配となるように、図２に示す定電位発生回路ＶＧ１と同様に抵抗Ｒ１、Ｒ２、Ｒ３の値を設定する。
【００７６】
これによって、電圧制御発振回路４０のゲインＫ４０は、温度や供給電源電圧が変わっても、ほぼ一定の値をとる。したがって、式（１）で示されるＣＤＲ回路１００のバンド幅における電圧制御発振回路４０ゲインＫ４０の温度・電源電圧変動分が削減される。
【００７７】
図３は、ＣＤＲ回路１００において、ＳＴＭ−１６（２．５Ｇｂ／ｓ動作）仕様を例として、ジッタトランスファ特性とジッタトレランス特性とを示す図である。
【００７８】
図３（１）は、ＣＤＲ回路１００におけるジッタトランスファ特性を示す図であり、図３（２）は、ＣＤＲ回路１００におけるジッタトレランス特性を示す図である。
【００７９】
上記のように、ＣＤＲ回路１００のバンド幅ｆｂｗは、ジッタトランスファ特性とジッタトレランス特性との双方を満たすように設計しなければならない。しかし、式（１）に示すよう、バンド幅ｆｂｗは、フィルタの抵抗Ｒｏ、チャージポンプ回路の出力電流Ｉｐ、電圧制御発振回路４０のゲインＫ４０に比例し、特に、チャージポンプ回路２０の出力電流Ｉｐと電圧制御発振回路のゲインＫ４０の温度、電源電圧変化とによって、規格内の温度、電圧で十分なマージンを必要とする。
【００８０】
ＣＤＲ回路１００によれば、チャージポンプ回路２０の出力電流Ｉｐの温度、電源電圧変動を補償し、電圧制御発振回路４０のゲインＫ４０の温度、電源電圧変動を補償したことによって、図３に示すように、ＣＤＲ回路１００のバンド幅ｆｂｗの温度、電源電圧変動に対する変化量を削減できる。これによって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足する回路を、高いマージンで供給することができる。
【００８１】
図４は、本発明の第２の実施例であるＣＤＲ回路２００を示す回路図である。
【００８２】
ＣＤＲ回路２００は、位相周波数比較回路（ＰＤ）１０と、チャージポンプ回路（ＣＰ）２０と、ループフィルタ（ＬＦ）３０と、電圧制御発振回路４０と、チャージポンプ回路用電位発生回路ＶＧ１と、電圧制御発振回路用電位発生回路ＶＧ２とを有し、また、シリーズレギュレータ回路ＳＲと、シリーズレギュレータ回路用電位発生回路ＶＧ３とを有する。
【００８３】
特に、チャージポンプ回路用電位発生回路ＶＧ１と、電圧制御発振回路用電位発生回路ＶＧ２と、シリーズレギュレータ回路用電位発生回路ＶＧ３と、シリーズレギュレータ回路ＳＲとは、位相周波数比較回路１０と、チャージポンプ回路２０と、ループフィルタ３０と、電圧制御発振回路４０とが搭載されているチップと同一チップ上に配置されている。
【００８４】
ループフィルタ３０は、抵抗Ｒｏと容量Ｃｏとが直列に接続されているラグリードフィルタであり、ＣＤＲ回路２００が搭載されているチップの外部に設けられている。
【００８５】
位相周波数比較回路１０の第１の入力端子ＩＮ１は、ＣＤＲ回路２００のデータ入力端子に接続されている。位相比較回路１０の第２の入力端子ＩＮ２は、電圧制御発振回路４０の出力端子ＯＵＴ４に接続され、出力端子ＯＵＴ４はＣＤＲ回路２００のクロック出力端子ＯＵＴｃｋ２に接続されている。
【００８６】
位相周波数比較回路１０の出力端子ＯＵＴ１は、ＣＤＲ回路２００のデータ出力端子ＯＵＴｄ２に接続され、位相周波数比較回路１０の出力端子ＵＰ、ＤＮは、チャージポンプ回路２０の入力端子ＵＰ、ＤＮに、それぞれ接続されている。チャージポンプ回路２０の出力端子ＯＵＴ２は、ループフィルタ３０の入力端子ＩＮに接続され、ループフィルタ３０の出力端子ＯＵＴ３は、電圧制御発振回路４０の周波数制御端子ＣＯＮＴに接続されている。
【００８７】
ＣＤＲ回路２００のチャージポンプ回路２０のレファレンス入力端子ＲＥＦ１は、チャージポンプ回路用電位発生回路ＶＧ１の電位出力端子に接続されている。電圧制御発振回路４０のレファレンス入力端子ＲＥＦ２は、電圧制御発振回路用電位発生回路ＶＧ２の電位出力端子に接続されている。シリーズレギュレータ回路ＳＲのレファレンス入力端子は、電位発生回路ＶＧ３の電位出力端子に接続されている。
【００８８】
ＣＤＲ回路２００において、位相周波数比較回路１０、チャージポンプ回路２０、電圧制御発振回路４０の各電源端子は、シリーズレギュレータ回路ＳＲの電位出力端子と接続されている。
【００８９】
チャージポンプ回路用電位発生回路ＶＧ１、電圧制御発振回路用電位発生回路ＶＧ２、シリーズレギュレータ回路用電位発生回路ＶＧ３の各電源端子、シリーズレギュレータ回路ＳＲの電源端子は、それぞれ、外部電源ＶＤＤ４、ＶＤＤ５、ＶＤＤ６、ＶＤＤ７の出力端子に接続されている。
【００９０】
また、位相周波数比較回路１０、チャージポンプ回路２０、ループフィルタ３０、電圧制御発振回路４０、各電位発生回路ＶＧ１、ＶＧ２、ＶＧ３、シリーズレギュレータ回路ＳＲの各グランド端子は、チップの外部で接地されている。
【００９１】
ＣＤＲ回路２００の基本動作は、ＣＤＲ回路１００の基本動作と同様であり、その説明を省略する。ここでは、ＣＤＲ回路２００における設計マージンが、ＣＤＲ回路１００における設計マージンよりも、さらに増加することについて説明する。
【００９２】
ＣＤＲ回路を設計する場合、ジッタトランスファ特性のバンド幅ｆｂｗと、ジッタトレランス特性のバンド幅ｆｂｗとの双方を満たすように設計しなければならない。ところで、バンド幅ｆｂｗは、式（１）に示すように、フィルタの抵抗Ｒｏ、チャージポンプ回路２０の出力電流Ｉｐ、電圧制御発振回路４０のゲインＫ４０、位相周波数比較回路１０のゲインＫ１０に比例する。
【００９３】
チャージポンプ回路２０の出力電流Ｉｐと、電圧制御発振回路４０のゲインＫ４０との温度、電源電圧変化については、ＣＤＲ回路１００によって補償することができる。
【００９４】
ところで、ＣＤＲ回路２００において、電位発生回路ＶＧ３は、シリーズレギュレータ回路ＳＲのレファレンス電位を発生し、シリーズレギュレータ回路ＳＲは、そのレファレンス電位に基づいて、一定電圧を位相周波数比較回路１０と、チャージポンプ回路２０と、電圧制御発振回路４０とに供給する。位相周波数比較回路１０のゲインＫ１０も、温度・電源電圧によって変化する。
【００９５】
電位発生回路ＶＧ３には、位相周波数比較回路１０のゲインＫ１０の変動を補償する温度・電圧勾配を設定する。特に、同一チップに配置されている電位発生回路ＶＧ３は、位相周波数比較回路１０の温度を感知し、補償するように動作する。これによって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足する回路を、高いマージンで供給することができる。
【００９６】
つまり、温度−４０度〜８５度（摂氏）の範囲で、電源電圧の±１０％の変動に対して、ＣＤＲループゲインの変動は、従来、約±１５％であったが、ＣＤＲ回路２００によれば、ＣＤＲループゲインの変動を、従来の３分の１である約±５％に低減することができる。
【００９７】
すなわち、ＣＤＲ回路２００によれば、チャージポンプ回路２０の出力電流Ｉｐの温度、電源電圧変動を補償することができ、また、電圧制御発振回路４０のゲインＫ４０の温度、電源電圧変動を補償することができ、さらに、位相周波数比較回路のゲインＫ１０の温度、電源電圧変動を補償したことによって、ＣＤＲ回路２００のバンド幅ｆｂｗの温度、電源電圧変動に対する変化量を削減すうることができる。したがって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足するＣＤＲ回路を、高い設計製造マージンで提供することができる。
【００９８】
上記実施例によれば、温度と電源電圧との変動によるＣＤＲループのバンド幅変動を抑えることができ、これによって、ＳＯＮＥＴ／ＳＤＨ規格を満足し、しかも、製造歩留まりが優れているＣＤＲ回路を提供することができる。
【００９９】
【発明の効果】
本発明によれば、温度、電源電圧変動に対して、ＣＤＲ回路のバンド幅ｆｂｗの変化量を削減することができ、したがって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足するＣＤＲ回路を、高い設計製造マージンで提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例であるＣＤＲ回路１００を示す回路図である。
【図２】ＣＤＲ回路１００におけるチャージポンプ回路用電位発生回路ＶＧ１の具体例を示す回路図である。
【図３】ＣＤＲ回路１００において、ＳＴＭ−１６（２．５Ｇｂ／ｓ動作）仕様を例として、ジッタトランスファ特性とジッタトレランス特性とを示す図である。
【図４】本発明の第２の実施例であるＣＤＲ回路２００を示す回路図である。
【図５】従来のＣＤＲ回路５００を示す図である。
【図６】チャージポンプ回路２０の回路を示す図である。
【図７】電圧制御発振回路４０の回路例を示す図である。
【図８】従来のＣＤＲ回路５００において、ＳＴＭ−１６（２．５Ｇｂ／ｓ動作）仕様を例にとって、ジッタトランスファ特性とジッタトレランス特性とを示す図である。
【符号の説明】
１００、２００…ＣＤＲ回路、
１０…位相周波数比較回路、
２０…チャージポンプ回路、
３０…ループフィルタ、
４０…電圧制御発振回路、
ＶＧ１…チャージポンプ回路用電位発生回路、
ＶＧ２…電圧制御発振回路用電位発生回路、
ＶＧ３…シリーズレギュレータ回路用電位発生回路、
ＳＲ…シリーズレギュレータ回路。
【発明の属する技術分野】
本発明は、ＣＤＲ（クロックアンドデータリカバリ）回路に関し、特に、ＳＯＮＥＴ／ＳＤＨのジッタ規格を、高いマージンで満足するＣＤＲ回路に関する。
【０００２】
【従来の技術】
図５は、従来のＣＤＲ回路５００を示す図である。
【０００３】
従来のＣＤＲ回路５００は、位相周波数比較回路（ＰＤ）１０と、チャージポンプ回路（ＣＰ）２０と、ループフィルタ（ＬＦ）３０と、電圧制御発振回路（ＶＯＣ）４０とを有し、位相周波数比較回路１０と、チャージポンプ回路２０と、電圧制御発振回路４０とが、同一のチップ上に搭載されている。
【０００４】
ループフィルタ３０は、抵抗Ｒｏと容量Ｃｏとが直列に接続されているラグリードフィルタであり、ＣＤＲ回路５００が搭載されているチップの外部に設けられている。
【０００５】
位相周波数比較回路１０は、第１の入力端子ＩＮ１と、第２の入力端子ＩＮ２と、出力端子ＯＵＴ１とを有する。第１の入力端子ＩＮ１は、ＣＤＲ回路５００のデータ入力端子に接続され、第２の入力端子ＩＮ２は、電圧制御発振回路４０の出力端子ＯＵＴ４に接続されている。位相周波数比較回路１０の出力端子ＯＵＴ１は、ＣＤＲ回路５００のデータ出力端子ＯＵＴｄ５に接続されている。
【０００６】
位相周波数比較回路１０の出力端子ＵＰ、ＤＮは、チャージポンプ回路２０の入力端子ＵＰ、ＤＮにそれぞれ接続されている。
【０００７】
チャージポンプ回路２０の出力端子ＯＵＴ２は、ループフィルタ３０の入力端子ＩＮに接続され、ループフィルタの出力端子ＯＵＴ３は、電圧制御発振回路４０の周波数制御端子ＣＯＮＴに接続されている。
【０００８】
電圧制御発振回路４０の出力端子ＯＵＴ４は、ＣＤＲ回路５００のクロック出力端子ＯＵＴｃｋ５に接続されている。
【０００９】
従来のＣＤＲ回路５００において、チャージポンプ回路２０は、レファレンス入力端子ＲＥＦ１を有し、レファレンス入力端子ＲＥＦ１は、外部端子ＶＲ１に接続されている。
【００１０】
また、電圧制御発振回路４０のレファレンス入力端子ＲＥＦ２は、外部端子ＶＲ２に接続されている。
【００１１】
従来のＣＤＲ回路５００において、位相周波数比較回路１０、チャージポンプ回路２０、電圧制御発振回路４０の各電源端子は、それぞれ、上記チップの外部に設けられている端子ＶＤＤ１、ＶＤＤ２、ＶＤＤ３に接続されている。また、位相周波数比較回路１０、チャージポンプ回路２０、ループフィルタ３０、電圧制御発振回路４０の各グランド端子は、上記チップの外部で接地されている。
【００１２】
上記従来のＣＤＲ回路５００は、次の参考文献に記載されている。
【００１３】
参考文献１：A 2-1600MGz 1.2-2.5V CMOS Clock-Recovery PLL with Feedback Phase-Selection and Averaging Phase-Interpolation for Jitter Reduction, Patrik Larsson, IEEE International Solid-State Circuits Conference, Digest of Technical Papers pp.356-357, February 1999。
【００１４】
参考文献２：A 2-1600MHz 1.2-2.5V CMOS Clock-Recovery PLL with Feedback Phase-Selection and Averaging Phase-Interpolation for Jitter Reductionのp357,Figure 20.6.3内のCurrent generator参照。
【００１５】
次に、従来のＣＤＲ回路５００の動作について、説明する。
【００１６】
ＣＤＲ回路５００において、位相周波数比較回路１０の端子ＩＮ１に、ジッタを含むデータが入力され、この入力されたデータから、クロックを抽出し、この抽出されたクロックを、電圧制御発振回路４０の出力端子ＯＵＴ４から出力し、上記出力されたクロックでリタイミングしたデータを、位相周波数比較回路１０の出力端子ＯＵＴ１から出力する。
【００１７】
電圧制御発振回路４０で発生したクロックと入力データとについて、それらの周波数と位相とを、位相周波数比較回路１０において比較する。ここで、電圧制御発振回路４０で発生したクロックの位相が、入力データの位相よりも遅れていると、位相周波数比較回路１０は、ＵＰ信号を出力し、チャージポンプ回路２０が、一定の電流をループフィルタ３０に充電する。これによって、ループフィルタ３０の出力端子ＯＵＴ３の電位が上昇し、遅れていた出力クロックの位相を、入力データの位相に合致するように、電圧制御発振回路４０が、出力クロックの位相を制御する。
【００１８】
一方、発生したクロックの位相が、入力データの位相よりも進んでいると、位相周波数比較回路１０は、ＤＮ信号を出力し、チャージポンプ回路２０が、一定の電流を、ループフィルタ３０から放電する。これによって、ループフィルタ３０の出力端子ＯＵＴ３の電位が降下し、電圧制御発振回路４０が出力したクロックの周波数が低下し、進んでいた出力クロックの周波数が低下する。よって、電圧制御発振回路４０が出力していた進んでいた出力クロックの位相が、入力データの位相に合致するように、制御される。
【００１９】
上記のようにして、入力データの位相と合致したクロックが出力される。
【００２０】
図６は、チャージポンプ回路２０の回路を示す図である。
【００２１】
位相周波数比較回路１０の出力端子ＵＰに出力される出力信号によって、チャージポンプ回路２０を構成するＰＭＯＳトランジスタがオン状態になり、出力端子ＯＵＴ２に電流Ｉｐを流す。
【００２２】
一方、位相周波数比較回路１０の出力端子ＤＮに出力される出力信号によって、チャージポンプ回路２０を構成するＮＭＯＳトランジスタがオン状態になり、出力端子ＯＵＴ２から電流Ｉｐを引き抜く。
【００２３】
上記のようにして、レファレンス電位端子ＲＥＦ１に与える電圧に応じて、電流Ｉｐを設定する。
【００２４】
図７は、電圧制御発振回路４０の回路例を示す図である。
【００２５】
図５に示すループフィルタ３０の出力電位を、電圧制御発振回路４０の周波数制御端子ＣＯＮＴに入力することによって、ダイオードの接合容量が変化し、インダクタとのＬＣ共振によって、出力端子ＯＵＴ４にクロックを出力する。
【００２６】
電圧制御発振回路４０の端子ＣＯＮＴにおける電圧の変化に対する発振周波数の変化が、電圧制御発振回路４０のゲインＫ４０である。端子ＲＥＦ２に与える電圧を調整することによって、発振回路に流れる電流が設定され、この設定された電流に応じて、発振周波数とゲインとを調整することができる。
【００２７】
【発明が解決しようとする課題】
上記従来例において、ＣＤＲ回路５００をＳＤＨ仕様の装置に使用する場合、ＩＴＵ−Ｔ Ｇ９５８ｐｐ．１２−１５に示されるジッタトランスファ特性とジッタトレランス特性とを、ともに満足する必要がある。
【００２８】
図８は、従来のＣＤＲ回路５００において、ＳＴＭ−１６（２．５Ｇｂ／ｓ動作）仕様を例として、ジッタトランスファ特性とジッタトレランス特性とを示す図である。
【００２９】
図８（１）は、従来のＣＤＲ回路５００におけるジッタトランスファ特性を示す図であり、図８（２）は、従来のＣＤＲ回路５００におけるジッタトレランス特性を示す図である。
【００３０】
図８に示すように、ＳＴＭ−１６（２．５Ｇｂ／ｓ動作）仕様において、ジッタトランスファ特性とジッタトレランス特性との双方を、高い設計マージンで満足することが、従来のＣＤＲ回路５００では困難である。
【００３１】
つまり、ＣＭＯＳデバイスでは、温度や電源電圧に対するトランジスタ特性の変動が大きく、そのＣＭＯＳデバイスを用いたＣＤＲ回路５００では、ジッタトランスファ特性とジッタトレランス特性との双方を高い設計マージンで満足することが困難である傾向が顕著である。
【００３２】
ところで、「ジッタトランスファ特性」は、入力データに含まれているジッタの振幅ｍ［ＵＩｐｐ］が、ＣＤＲ回路５００を通過することによって減衰する度合を、ジッタの周波数ｆ［ＭＨｚ］との関係で示す特性である。
【００３３】
また、図８中の点線よりも下に、「ＣＤＲのジッタトランスファ特性」が位置しなければ、規格を満足しない。よって、図８中の点線のカットオフ周波数ｆｃである２ＭＨｚよりも十分小さくなるように、ＣＤＲ回路５００のバンド幅ｆｂｗを設計する必要がある。
【００３４】
実際には、ＣＤＲ回路５００のバンド幅ｆｂｗは、図５に示すループフィルタ３０の抵抗値Ｒｏと、チャージポンプ回路２０の電流値Ｉｐと、電圧制御発振回路４０のゲインＫ４０と、位相周波数比較回路１０のゲインＫ１０とに、ほぼ比例し、次の式（１）に示すようになる。
【００３５】
バンド幅ｆｂｗ ∝ Ｒｏ・Ｉｐ・Ｋ４０・Ｋ１０ … 式（１）
上記従来例において、温度が下がると、ジッタトランスファ特性が、低温時におけるＣＤＲのジッタトランスファ特性Ｔｌに近づき、図８に示すように、ジッタトランスファのバンド幅ｆｂｗが延びるので、低温Ｔｌ時のバンド幅を基準にし、標準温度Ｔｎでのバンド幅ｆｂｗを約１．５ＭＨｚ未満に設定しなければならない。
【００３６】
一方、「ジッタトレランス特性」Ｊｔｒａｎ（ｓ）は、ジッタトランスファ特性（｛１−Ｊｔｏｌ（ｓ）｝）の逆数として、次の式（２）のように示される。
【００３７】
Ｊｔｒａｎ（ｓ）＝１／｛１−Ｊｔｏｌ（ｓ）｝ …式（２）
ジッタトレランスの規格では、点線で示した図８中の点線よりも上に、ジッタトランスファ特性が位置しなければならない。よって、図５に示すループフィルタ３０の抵抗値Ｒｏと、チャージポンプ回路２０の電流値Ｉｐと、電圧制御発振回路のゲインＫ４０とによって、標準温度Ｔｎにおいて、図８中の点線の十分上に、ジッタトランスファ特性が位置するように設計する。
【００３８】
上記従来例において、温度が上がると、図８に示すように、ジッタ周波数０．１ＭＨｚ付近でジッタトレランスが足りなくなるので、高温時におけるＣＤＲのジッタトランスファ特性Ｔｈを基準にし、標準温度Ｔｎでのバンド幅ｆｂｗを設定しなければならない。
【００３９】
よって、ジッタトランスファ特性では、バンド幅ｆｂｗを下げることによって、温度マージンが増し、ジッタトレランス特性では、バンド幅ｆｂｗを上げることによって温度マージンが増すことがわかる。
【００４０】
したがって、温度や電源電圧変動によって、チャージポンプ電流Ｉｐや、電圧制御発振回路４０のゲインＫ４０が大きく変化する従来のＣＤＲ回路５００では、設計時のバンド幅に、狭隘な最適値しか残らず、製造歩留まりが低いという問題がある。
【００４１】
本発明は、温度、電源電圧変動に対して、ＣＤＲ回路のバンド幅ｆｂｗの変化量を削減することができ、したがって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足するＣＤＲ回路を、高い設計製造マージンで提供することを目的とするものである。
【００４２】
【課題を解決するための手段】
本発明は、位相周波数比較回路と、チャージポンプ回路と、ループフィルタと、電圧制御発振回路とを具備するＣＤＲ回路において、上記位相周波数比較回路と、上記チャージポンプ回路と、上記ループフィルタと、上記電圧制御発振回路とを搭載している１つのチップと、上記チャージポンプ回路の出力電流量を設定するレファレンス電位であって、上記チャージポンプ回路の出力電流の温度勾配と逆勾配で変化するレファレンス電位を発生し、上記１つのチップに搭載されているチャージポンプ回路用電位発生回路とを有するＣＤＲ回路である。
【００４３】
【発明の実施の形態および実施例】
図１は、本発明の第１の実施例であるＣＤＲ回路１００を示す回路図である。
【００４４】
ＣＤＲ回路１００は、位相周波数比較回路（ＰＤ）１０と、チャージポンプ回路（ＣＰ）２０と、ループフィルタ（ＬＦ）３０と、電圧制御発振回路４０とに加え、チャージポンプ回路用電位発生回路ＶＧ１、電圧制御発振回路用電位発生回路ＶＧ２とを有する回路である。
【００４５】
また、位相周波数比較回路１０と、チャージポンプ回路２０と、ループフィルタ３０と、電圧制御発振回路４０と、チャージポンプ回路用電位発生回路ＶＧ１と、電圧制御発振回路用電位発生回路ＶＧ２とは、１つのチップに搭載されている。
【００４６】
ループフィルタ３０は、抵抗Ｒｏと容量Ｃｏとを直列に接続したラグリードフィルタであり、このラグリードフィルタは、上記１つのチップの外部に設けられている。
【００４７】
位相周波数比較回路１０の第１の入力端子ＩＮ１は、ＣＤＲ回路１００のデータ入力端子に接続されている。位相比較回路１０の第２の入力端子ＩＮ２は、電圧制御発振回路４０の出力端子ＯＵＴ４に接続され、出力端子ＯＵＴ４は、ＣＤＲ回路１００のクロック出力端子ＯＵＴｃｋ１に接続されている。位相周波数比較回路１０の出力端子ＯＵＴ１は、ＣＤＲ回路１００のデータ出力端子ＯＵＴｄ１に接続され、位相周波数比較回路１０の出力端子ＵＰ、ＤＮは、チャージポンプ回路２０の入力端子ＵＰ、ＤＮにそれぞれ接続されている。
【００４８】
チャージポンプ回路２０の出力端子ＯＵＴ２は、ループフィルタ２０の入力端子ＩＮに接続され、ループフィルタ３０の出力端子ＯＵＴ３は、電圧制御発振回路４０の周波数制御端子ＣＯＮＴに接続されている。
【００４９】
ＣＤＲ回路１００において、チャージポンプ回路２０のレファレンス入力端子ＲＥＦ１は、チャージポンプ回路用電位発生回路ＶＧ１の電位出力端子に接続されている。電圧制御発振回路４０のレファレンス入力端子ＲＥＦ２は、電圧制御発振回路用電位発生回路ＶＧ２の電位出力端子に接続されている。
【００５０】
ＣＤＲ回路１００では、位相周波数比較回路１０、チャージポンプ回路２０、電圧制御発振回路４０、チャージポンプ回路用電位発生回路ＶＧ１、電圧制御発振回路用電位発生回路ＶＧ２の各電源端子は、それぞれ、ＶＤＤ１、ＶＤＤ２、ＶＤＤ３、ＶＤＤ４、ＶＤＤ５であり、上記チップの外部に設けられている。また、位相周波数比較回路１０、チャージポンプ回路２０、ループフィルタ３０、電圧制御発振回路４０、チャージポンプ回路用電位発生回路ＶＧ１、電圧制御発振回路用電位発生回路ＶＧ２の各グランド端子は、上記１つのチップの外部で接地されている。
【００５１】
次に、ＣＤＲ回路１００の動作について説明する。
【００５２】
ＣＤＲ回路１００は、位相周波数比較回路１０の入力端子ＩＮ１に入力したジッタを含むデータから、クロックを抽出し、この抽出されたクロックを、電圧制御発振回路４０の出力端子ＯＵＴ４から出力し、そのクロックでリタイミングしたデータを、位相周波数比較回路１０の出力端子ＯＵＴ１から出力する回路である。電圧制御発振回路４０で発生したクロックと、入力データの立ち上がり（または降下）エッジの時間点を、位相周波数比較回路１０で比較する。
【００５３】
電圧制御発振回路４０で発生したクロックの位相が、入力データの位相よりも遅れているときには、位相周波数比較回路１０は、ＵＰ信号を出し、チャージポンプ回路２０から一定の電流をループフィルタ３０に充電する。これによって、ループフィルタ３０の出力端子ＯＵＴ３の電位が上昇し、電圧制御発振回路４０の出力クロックの周波数が高まる。
【００５４】
よって、電圧制御発振回路４０の出力クロックの遅れていた位相が、入力データの位相に合致する方向に制御される。
【００５５】
一方、電圧制御発振回路４０で発生したクロックの位相が、入力データの位相よりも進んでいるときには、位相周波数比較回路１０は、ＤＮ信号を出力し、ループフィルタ３０から、チャージポンプ回路２０に一定の電流を放電する。これによって、ループフィルタ３０の出力端子ＯＵＴ３の電位が降下し、電圧制御発振回路４０の出力クロックの周波数が低下する。
【００５６】
よって、電圧制御発振回路４０が出力したクロックの位相が進んでいると、入力データの位相に合致する方向に、その出力クロックが制御される。したがって、入力データと位相の合致したクロックを、ＣＤＲ回路１００が出力する。
【００５７】
チャージポンプ回路２０の回路例は、図６に示す回路である。
【００５８】
ＣＤＲ回路１００において、チャージポンプ回路２０のレファレンス電位ＲＥＦ１は、上記１つのチップの外部または内部で、設定されている一定値ではなく、上記１つの同一チップ上に配置されているチャージポンプ回路用電位発生回路ＶＧ１が出力する値である。
【００５９】
なお、ＣＤＲ回路１００において、チャージポンプ回路用電位発生回路ＶＧ１を削除し、チャージポンプ回路２０のＲＥＦ１端子に、外部端子ＶＲ１を接続するようにしてもよい。この場合、電圧制御発振回路用電位発生回路ＶＧ２によって、電圧制御発振回路４０に関して、温度、電源電圧変動に対するＣＤＲ回路のバンド幅ｆｂｗの変化量を削減することができ、したがって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足する回路を、高い設計製造マージンで供給することができる。
【００６０】
また、ＣＤＲ回路１００において、電圧制御発振回路用電位発生回路ＶＧ２を削除し、電圧制御発振回路４０のＲＥＦ２端子に、外部端子ＶＲ２を接続するようにしてもよい。この場合、チャージポンプ回路用電位発生回路ＶＧ１によって、チャージポンプ回路２０に関して、温度、電源電圧変動に対するＣＤＲ回路のバンド幅ｆｂｗの変化量を削減することができ、したがって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足する回路を、高い設計製造マージンで供給することができる。
【００６１】
図２は、ＣＤＲ回路１００におけるチャージポンプ回路用電位発生回路ＶＧ１の具体例を示す回路図である。
【００６２】
チャージポンプ回路用電位発生回路ＶＧ１は、図２に示すように、バンドギャップレファレンス回路を用いる回路であり、これによって、供給電源電圧が変動しても、出力電位を一定値に保つことがができ。すなわち、出力電位が、電源電圧に依存せずに一定電圧になるのは、図２に示すバンドギャップレファレンス回路において、抵抗Ｒ１、Ｒ２を介して、出力電圧Ｖｏｕｔをオペアンプの入力端子にフィードバックしているためである。つまり、オペアンプのゲインにおいて、電源電圧が１０％程度変化しても、フィードバック精度が殆ど低下しないので、抵抗の値とダイオード接合電圧Ｖｂｅとで決定される出力電圧Ｖｏｕｔは、高い精度で保持される
また、チャージポンプ回路２０の出力電位を、温度に対して一定の勾配で変化させることができる。すなわち、図２に示すバンドギャップレファレンス回路において、ダイオードの接合電圧Ｖｂｅが負の温度勾配で変化し、抵抗Ｒ１、Ｒ２の抵抗値Ｒが正の温度勾配で変化し、バンドギャップレファレンス回路の出力電圧Ｖｏｕｔは、次の式（３）で表される。この温度勾配は、次の式（４）のようになり、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値の設定によって、ダイオード接合電圧Ｖｂｅの温度勾配を打ち消すと、正の勾配で変化し、ダイオード接合電圧Ｖｂｅの温度勾配を打ち消さないと、負の勾配で変化させることができる。丁度打ち消し合った場合には、一般のバンドギャップレファレンス回路に見られるように、温度勾配がない定電圧を出力することができる。
【００６３】
Ｖｏｕｔ＝Ｖｂｅ１＋（Ｒ３／Ｒ２）・（ｋＴ／ｑ）・１ｎ（ｎ・Ｒ２／Ｒ１）…式（３）
ｄＶｏｕｔ／ｄＴ＝ｄＶｂｅ１／ｄＴ＋（ｋ／ｑ）・１ｎ（ｎ・Ｒ２／Ｒ１）…式（４）
ここで、Ｖｂｅ１は、ダイオードＤ１の接合電圧であり、Ｒ１、Ｒ２、Ｒ３は、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値であり、ｎは、ダイオードＤ１とＤ２との接合面積比であり、ｋは、ボルツマン定数であり、ｑは、単位電荷量である。
【００６４】
チャージポンプ回路２０の出力電流Ｉｐは、温度と電源とに対して、ほぼ線形な増減の勾配を持つ。そして、チャージポンプ回路２０の出力電流Ｉｐは、レファレンス電位ＲＥＦ１に対しても、ほぼ線形の増減勾配を持つ。
【００６５】
そして、チャージポンプ回路２０が搭載されているチップと同一のチップ上に、チャージポンプ回路用電位発生回路ＶＧ１が搭載され、ほぼ等しい温度で動作する。
【００６６】
したがって、チャージポンプ回路２０の出力電流Ｉｐの温度勾配と逆勾配で変化する電位を、チャージポンプ回路用電位発生回路ＶＧ１が出力し、このチャージポンプ回路用電位発生回路ＶＧ１の出力電位を、チャージポンプ回路２０のレファレンス電位ＲＥＦ１として供給すれば、温度が変化しても、チャージポンプ回路２０の出力電流Ｉｐの変化が少ない。
【００６７】
換言すれば、図６に示すチャージポンプ回路は、温度に対して一定の電圧を、レファレンス端子ＲＥＦ１に与えると、ＭＯＳトランジスタのソースドレイン電流が温度の上昇とともに減少するので、出力電流Ｉｐも温度とともに減少する。この減少分を補償するには、レファレンス端子ＲＥＦ１に与える電圧を温度とともに上げればよい。よって、チャージポンプ回路用電位発生回路ＶＧ１を、その出力電位が温度に対して上昇するように設計し、図６に示すチャージポンプ回路のレファレンス端子ＲＥＦ１に与える。チャージポンプ回路用電位発生回路ＶＧ１の出力電位の温度勾配を、チャージポンプ回路２０の電流減少量を補うように設定することによって、チャージポンプ回路２０の出力電流を、温度に対してほぼ一定に保つことができる。
【００６８】
これによって、チャージポンプ回路２０の出力電流Ｉｐは、温度や供給電源電圧が変わっても、ほぼ一定の値をとる。
【００６９】
したがって、式（１）で示されるＣＤＲ回路１００のバンド幅ｆｂｗにおいて、チャージポンプ回路２０の出力電流Ｉｐの温度・電源電圧変動分が削減される。つまり、特にチャージポンプ回路２０の電流制御に、チャージポンプ回路用電位発生回路ＶＧ１を使用することによって、チャージポンプ回路２０の出力電流Ｉｐの温度と、電源電圧による増減とを補償して、一定値に近づけることができる。
【００７０】
また、電圧制御発振回路４０の回路例は、図７に示す回路である。
【００７１】
ＣＤＲ回路１００において、電圧制御発振回路４０のレファレンス電位ＲＥＦ２は、従来例のように一定値が設定されるのではなく、同一チップ上に配置されている電圧制御発振回路用電位発生回路ＶＧ２から与える。
【００７２】
電圧制御発振回路用電位発生回路ＶＧ２は、図２に示すチャージポンプ回路用電位発生回路ＶＧ１と同様なバンドギャップレファレンス回路であり、これによって、電圧制御発振回路用電位発生回路ＶＧ２の出力電位を供給電源電圧の変動に対して一定値に保つことができる。また、電圧制御発振回路用電位発生回路ＶＧ２の出力電位を、電圧制御発振回路４０の温度に対して一定の勾配で変化させることが可能である。
【００７３】
これは、電圧制御発振回路用電位発生回路ＶＧ２が電圧制御発振回路４０と同一のチップ上に搭載され、ほぼ等しい温度で動作するためである。
【００７４】
電圧制御発振回路４０のゲインＫ４０は、温度と電源とに対して、ほぼ線形な増減の勾配を持つ。そして、ゲインＫ４０は、レファレンス電位ＲＥＦ２に対しても、ほぼ線形の増減勾配を持つ。よって、レファレンス電位ＲＥＦ２として、温度に対して、ゲインＫ４０の温度勾配と逆勾配で変化する電圧制御発振回路用電位発生回路ＶＧ２の出力電圧を使用する。
【００７５】
つまり、式（４）において、所望の勾配となるように、図２に示す定電位発生回路ＶＧ１と同様に抵抗Ｒ１、Ｒ２、Ｒ３の値を設定する。
【００７６】
これによって、電圧制御発振回路４０のゲインＫ４０は、温度や供給電源電圧が変わっても、ほぼ一定の値をとる。したがって、式（１）で示されるＣＤＲ回路１００のバンド幅における電圧制御発振回路４０ゲインＫ４０の温度・電源電圧変動分が削減される。
【００７７】
図３は、ＣＤＲ回路１００において、ＳＴＭ−１６（２．５Ｇｂ／ｓ動作）仕様を例として、ジッタトランスファ特性とジッタトレランス特性とを示す図である。
【００７８】
図３（１）は、ＣＤＲ回路１００におけるジッタトランスファ特性を示す図であり、図３（２）は、ＣＤＲ回路１００におけるジッタトレランス特性を示す図である。
【００７９】
上記のように、ＣＤＲ回路１００のバンド幅ｆｂｗは、ジッタトランスファ特性とジッタトレランス特性との双方を満たすように設計しなければならない。しかし、式（１）に示すよう、バンド幅ｆｂｗは、フィルタの抵抗Ｒｏ、チャージポンプ回路の出力電流Ｉｐ、電圧制御発振回路４０のゲインＫ４０に比例し、特に、チャージポンプ回路２０の出力電流Ｉｐと電圧制御発振回路のゲインＫ４０の温度、電源電圧変化とによって、規格内の温度、電圧で十分なマージンを必要とする。
【００８０】
ＣＤＲ回路１００によれば、チャージポンプ回路２０の出力電流Ｉｐの温度、電源電圧変動を補償し、電圧制御発振回路４０のゲインＫ４０の温度、電源電圧変動を補償したことによって、図３に示すように、ＣＤＲ回路１００のバンド幅ｆｂｗの温度、電源電圧変動に対する変化量を削減できる。これによって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足する回路を、高いマージンで供給することができる。
【００８１】
図４は、本発明の第２の実施例であるＣＤＲ回路２００を示す回路図である。
【００８２】
ＣＤＲ回路２００は、位相周波数比較回路（ＰＤ）１０と、チャージポンプ回路（ＣＰ）２０と、ループフィルタ（ＬＦ）３０と、電圧制御発振回路４０と、チャージポンプ回路用電位発生回路ＶＧ１と、電圧制御発振回路用電位発生回路ＶＧ２とを有し、また、シリーズレギュレータ回路ＳＲと、シリーズレギュレータ回路用電位発生回路ＶＧ３とを有する。
【００８３】
特に、チャージポンプ回路用電位発生回路ＶＧ１と、電圧制御発振回路用電位発生回路ＶＧ２と、シリーズレギュレータ回路用電位発生回路ＶＧ３と、シリーズレギュレータ回路ＳＲとは、位相周波数比較回路１０と、チャージポンプ回路２０と、ループフィルタ３０と、電圧制御発振回路４０とが搭載されているチップと同一チップ上に配置されている。
【００８４】
ループフィルタ３０は、抵抗Ｒｏと容量Ｃｏとが直列に接続されているラグリードフィルタであり、ＣＤＲ回路２００が搭載されているチップの外部に設けられている。
【００８５】
位相周波数比較回路１０の第１の入力端子ＩＮ１は、ＣＤＲ回路２００のデータ入力端子に接続されている。位相比較回路１０の第２の入力端子ＩＮ２は、電圧制御発振回路４０の出力端子ＯＵＴ４に接続され、出力端子ＯＵＴ４はＣＤＲ回路２００のクロック出力端子ＯＵＴｃｋ２に接続されている。
【００８６】
位相周波数比較回路１０の出力端子ＯＵＴ１は、ＣＤＲ回路２００のデータ出力端子ＯＵＴｄ２に接続され、位相周波数比較回路１０の出力端子ＵＰ、ＤＮは、チャージポンプ回路２０の入力端子ＵＰ、ＤＮに、それぞれ接続されている。チャージポンプ回路２０の出力端子ＯＵＴ２は、ループフィルタ３０の入力端子ＩＮに接続され、ループフィルタ３０の出力端子ＯＵＴ３は、電圧制御発振回路４０の周波数制御端子ＣＯＮＴに接続されている。
【００８７】
ＣＤＲ回路２００のチャージポンプ回路２０のレファレンス入力端子ＲＥＦ１は、チャージポンプ回路用電位発生回路ＶＧ１の電位出力端子に接続されている。電圧制御発振回路４０のレファレンス入力端子ＲＥＦ２は、電圧制御発振回路用電位発生回路ＶＧ２の電位出力端子に接続されている。シリーズレギュレータ回路ＳＲのレファレンス入力端子は、電位発生回路ＶＧ３の電位出力端子に接続されている。
【００８８】
ＣＤＲ回路２００において、位相周波数比較回路１０、チャージポンプ回路２０、電圧制御発振回路４０の各電源端子は、シリーズレギュレータ回路ＳＲの電位出力端子と接続されている。
【００８９】
チャージポンプ回路用電位発生回路ＶＧ１、電圧制御発振回路用電位発生回路ＶＧ２、シリーズレギュレータ回路用電位発生回路ＶＧ３の各電源端子、シリーズレギュレータ回路ＳＲの電源端子は、それぞれ、外部電源ＶＤＤ４、ＶＤＤ５、ＶＤＤ６、ＶＤＤ７の出力端子に接続されている。
【００９０】
また、位相周波数比較回路１０、チャージポンプ回路２０、ループフィルタ３０、電圧制御発振回路４０、各電位発生回路ＶＧ１、ＶＧ２、ＶＧ３、シリーズレギュレータ回路ＳＲの各グランド端子は、チップの外部で接地されている。
【００９１】
ＣＤＲ回路２００の基本動作は、ＣＤＲ回路１００の基本動作と同様であり、その説明を省略する。ここでは、ＣＤＲ回路２００における設計マージンが、ＣＤＲ回路１００における設計マージンよりも、さらに増加することについて説明する。
【００９２】
ＣＤＲ回路を設計する場合、ジッタトランスファ特性のバンド幅ｆｂｗと、ジッタトレランス特性のバンド幅ｆｂｗとの双方を満たすように設計しなければならない。ところで、バンド幅ｆｂｗは、式（１）に示すように、フィルタの抵抗Ｒｏ、チャージポンプ回路２０の出力電流Ｉｐ、電圧制御発振回路４０のゲインＫ４０、位相周波数比較回路１０のゲインＫ１０に比例する。
【００９３】
チャージポンプ回路２０の出力電流Ｉｐと、電圧制御発振回路４０のゲインＫ４０との温度、電源電圧変化については、ＣＤＲ回路１００によって補償することができる。
【００９４】
ところで、ＣＤＲ回路２００において、電位発生回路ＶＧ３は、シリーズレギュレータ回路ＳＲのレファレンス電位を発生し、シリーズレギュレータ回路ＳＲは、そのレファレンス電位に基づいて、一定電圧を位相周波数比較回路１０と、チャージポンプ回路２０と、電圧制御発振回路４０とに供給する。位相周波数比較回路１０のゲインＫ１０も、温度・電源電圧によって変化する。
【００９５】
電位発生回路ＶＧ３には、位相周波数比較回路１０のゲインＫ１０の変動を補償する温度・電圧勾配を設定する。特に、同一チップに配置されている電位発生回路ＶＧ３は、位相周波数比較回路１０の温度を感知し、補償するように動作する。これによって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足する回路を、高いマージンで供給することができる。
【００９６】
つまり、温度−４０度〜８５度（摂氏）の範囲で、電源電圧の±１０％の変動に対して、ＣＤＲループゲインの変動は、従来、約±１５％であったが、ＣＤＲ回路２００によれば、ＣＤＲループゲインの変動を、従来の３分の１である約±５％に低減することができる。
【００９７】
すなわち、ＣＤＲ回路２００によれば、チャージポンプ回路２０の出力電流Ｉｐの温度、電源電圧変動を補償することができ、また、電圧制御発振回路４０のゲインＫ４０の温度、電源電圧変動を補償することができ、さらに、位相周波数比較回路のゲインＫ１０の温度、電源電圧変動を補償したことによって、ＣＤＲ回路２００のバンド幅ｆｂｗの温度、電源電圧変動に対する変化量を削減すうることができる。したがって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足するＣＤＲ回路を、高い設計製造マージンで提供することができる。
【００９８】
上記実施例によれば、温度と電源電圧との変動によるＣＤＲループのバンド幅変動を抑えることができ、これによって、ＳＯＮＥＴ／ＳＤＨ規格を満足し、しかも、製造歩留まりが優れているＣＤＲ回路を提供することができる。
【００９９】
【発明の効果】
本発明によれば、温度、電源電圧変動に対して、ＣＤＲ回路のバンド幅ｆｂｗの変化量を削減することができ、したがって、規格温度、電源電圧範囲で、ジッタトランスファ特性とジッタトレランス特性との双方を満足するＣＤＲ回路を、高い設計製造マージンで提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例であるＣＤＲ回路１００を示す回路図である。
【図２】ＣＤＲ回路１００におけるチャージポンプ回路用電位発生回路ＶＧ１の具体例を示す回路図である。
【図３】ＣＤＲ回路１００において、ＳＴＭ−１６（２．５Ｇｂ／ｓ動作）仕様を例として、ジッタトランスファ特性とジッタトレランス特性とを示す図である。
【図４】本発明の第２の実施例であるＣＤＲ回路２００を示す回路図である。
【図５】従来のＣＤＲ回路５００を示す図である。
【図６】チャージポンプ回路２０の回路を示す図である。
【図７】電圧制御発振回路４０の回路例を示す図である。
【図８】従来のＣＤＲ回路５００において、ＳＴＭ−１６（２．５Ｇｂ／ｓ動作）仕様を例にとって、ジッタトランスファ特性とジッタトレランス特性とを示す図である。
【符号の説明】
１００、２００…ＣＤＲ回路、
１０…位相周波数比較回路、
２０…チャージポンプ回路、
３０…ループフィルタ、
４０…電圧制御発振回路、
ＶＧ１…チャージポンプ回路用電位発生回路、
ＶＧ２…電圧制御発振回路用電位発生回路、
ＶＧ３…シリーズレギュレータ回路用電位発生回路、
ＳＲ…シリーズレギュレータ回路。
Claims (4)
- 位相周波数比較回路と、チャージポンプ回路と、ループフィルタと、電圧制御発振回路とを具備するＣＤＲ回路において、
上記位相周波数比較回路と、上記チャージポンプ回路と、上記ループフィルタと、上記電圧制御発振回路とを搭載している１つのチップと；
上記チャージポンプ回路の出力電流量を設定するレファレンス電位であって、上記チャージポンプ回路の出力電流の温度勾配と逆勾配で変化するレファレンス電位を発生し、上記１つのチップに搭載されているチャージポンプ回路用電位発生回路と；
を有することを特徴とするＣＤＲ回路。 - 位相周波数比較回路と、チャージポンプ回路と、ループフィルタと、電圧制御発振回路とを具備するＣＤＲ回路において、
上記位相周波数比較回路と、上記チャージポンプ回路と、上記ループフィルタと、上記電圧制御発振回路とを搭載している１つのチップと；
上記電圧制御発振回路のゲインを設定するレファレンス電位であって、電圧制御発振回路のゲインの温度勾配と逆勾配で変化するレファレンス電位を発生し、上記１つのチップに搭載されている電圧制御発振回路用電位発生回路と；
を有することを特徴とするＣＤＲ回路。 - 位相周波数比較回路と、チャージポンプ回路と、ループフィルタと、電圧制御発振回路とを具備するＣＤＲ回路において、
上記位相周波数比較回路と、上記チャージポンプ回路と、上記ループフィルタと、上記電圧制御発振回路とを搭載している１つのチップと；
上記チャージポンプ回路の出力電流量を設定するレファレンス電位であって、上記チャージポンプ回路の出力電流の温度勾配と逆勾配で変化するレファレンス電位を発生し、上記１つのチップに搭載されているチャージポンプ回路用電位発生回路と；
上記電圧制御発振回路のゲインを設定するレファレンス電位であって、電圧制御発振回路のゲインの温度勾配と逆勾配で変化するレファレンス電位を発生し、上記１つのチップに搭載されている電圧制御発振回路用電位発生回路と；
を有することを特徴とするＣＤＲ回路。 - 請求項３において、
上記位相周波数比較回路と、上記チャージポンプ回路と、上記電圧制御発振回路とに電圧を供給し、上記１つのチップ上に設けられているシリーズレギュレータ回路と；
上記シリーズレギュレータ回路のレファレンス電位であって、上記ＣＤＲ回路のバンド幅を一定に保つように、上記シリーズレギュレータ回路の出力電位の温度・電源電圧を補償するレファレンス電位を発生するシリーズレギュレータ回路用電位発生回路と；
を有することを特徴とするＣＤＲ回路。
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