JP5020721B2 - 位相ロックループ回路 - Google Patents
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Description
前記ゲイン抑制回路は、前記第1のアナログ電圧が、その可動範囲の上限電圧もしくは下限電圧に到達している期間は、前記第2のアナログ電圧の可動範囲を、その上限電圧が最大で前記電圧制御発振回路の入力電圧範囲の上限電圧になるまで、もしくは、その下限電圧が最小で前記電圧制御発振回路の入力電圧範囲の下限電圧になるまで、一定の比率で電圧方向に対して上下に平行移動させることを特徴とする位相ロックループ回路を提供するものである。
前記第1のレベル調整回路によって、前記第1のアナログ電圧が、その上限電圧ないしは下限電圧に固定されると、前記第2のレベル調整回路に流れる電流で前記基準電圧が生成されるノードをディスチャージもしくはチャージアップすることによって、前記基準電圧が、その下限電圧から上限電圧の範囲内を一定の比率で上昇もしくは低下されることが好ましい。
以上、本発明の位相ロックループ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
12 フィルタ回路
14 ゲイン抑制回路
16 電圧制御発振回路(VCO)
18 ループフィルタ(LF)
20,24,28 キャパシタ
22,34,36 抵抗素子
26 アナログバッファ(ユニティゲインバッファ)
30 反転増幅回路
32 アンプ(Amp)
38 可動範囲調整回路
40,42 レベル調整回路
44,46 比較回路(CMP)
48,52 P型MOSトランジスタ(PMOS)
50,54 N型MOSトランジスタ(NMOS)
Claims (3)
- フィルタ回路と電圧制御発振回路との間に設けられ、前記フィルタ回路から供給される第1のアナログ電圧のゲインを1/n(nは1よりも大きい値)に抑制した第2のアナログ電圧を前記電圧制御発振回路に供給するゲイン抑制回路を備え、
前記ゲイン抑制回路は、前記第1のアナログ電圧が、その可動範囲の上限電圧もしくは下限電圧に到達している期間は、前記第2のアナログ電圧の可動範囲を、その上限電圧が最大で前記電圧制御発振回路の入力電圧範囲の上限電圧になるまで、もしくは、その下限電圧が最小で前記電圧制御発振回路の入力電圧範囲の下限電圧になるまで、一定の比率で電圧方向に対して上下に平行移動させることを特徴とする位相ロックループ回路。 - 前記ゲイン抑制回路は、入力端子がハイインピーダンスであり、前記第1のアナログ電圧をバッファリングした第3のアナログ電圧を出力するアナログバッファと、基準電圧に応じて、前記第3のアナログ電圧のゲインを抑制した前記第2のアナログ電圧を出力する増幅回路と、前記第1のアナログ電圧に応じて、前記基準電圧を調整することによって、前記第2のアナログ電圧の可動範囲を電圧方向に対して上下に平行移動させるように調整する可動範囲調整回路とを備えることを特徴とする請求項1に記載の位相ロックループ回路。
- 前記可動範囲調整回路は、前記第1のアナログ電圧とその上限電圧とを比較して第1の比較結果を出力する第1の比較回路と、前記第1のアナログ電圧とその下限電圧とを比較して第2の比較結果を出力する第2の比較回路と、前記第1および第2の比較結果に応じて、前記第1のアナログ電圧が、その上限電圧ないしは下限電圧に到達すると、前記第1のアナログ電圧を、その上限電圧ないしは下限電圧に固定するように、前記第1のアナログ電圧が供給されるノードをディスチャージもしくはチャージアップする電流を流す第1のレベル調整回路と、前記第1のレベル調整回路とともにカレントミラー回路を構成し、その電流量が、前記第1のレベル調整回路に流れる電流量に対して所定の比率である第2のレベル調整回路とを備え、
前記第1のレベル調整回路によって、前記第1のアナログ電圧が、その上限電圧ないしは下限電圧に固定されると、前記第2のレベル調整回路に流れる電流で前記基準電圧が生成されるノードをディスチャージもしくはチャージアップすることによって、前記基準電圧が、その下限電圧から上限電圧の範囲内を一定の比率で上昇もしくは低下されることを特徴とする請求項2に記載の位相ロックループ回路。
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