JP2009016996A5 - - Google Patents

Claims (3)

1. フィルタ回路と電圧制御発振回路との間に設けられ、前記フィルタ回路から供給される第１のアナログ電圧のゲインを１／ｎ（ｎは１よりも大きい値）に抑制した第２のアナログ電圧を前記電圧制御発振回路に供給するゲイン抑制回路を備え、
   前記ゲイン抑制回路は、前記第１のアナログ電圧が、その可動範囲の上限電圧もしくは下限電圧に到達している期間は、前記第２のアナログ電圧の可動範囲の上限電圧が、最大で前記電圧制御発振回路の入力電圧範囲の上限電圧になるまで一定の比率で平行移動させる、もしくは、前記第２のアナログ電圧の可動範囲の下限電圧が、最小で前記電圧制御発振回路の入力電圧範囲の下限電圧になるまで一定の比率で平行移動させることを特徴とする位相ロックループ回路。
2. 前記ゲイン抑制回路は、入力端子がハイインピーダンスであり、前記第１のアナログ電圧をバッファリングした第３のアナログ電圧を出力するアナログバッファと、基準電圧に応じて、前記第３のアナログ電圧のゲインを抑制した前記第２のアナログ電圧を出力する増幅回路と、前記第１のアナログ電圧に応じて、前記基準電圧を調整することによって、前記第２のアナログ電圧の可動範囲を平行移動させるように調整する可動範囲調整回路とを備えることを特徴とする請求項１に記載の位相ロックループ回路。
3. 前記可動範囲調整回路は、前記第１のアナログ電圧とその上限電圧とを比較して第１の比較結果を出力する第１の比較回路と、前記第１のアナログ電圧とその下限電圧とを比較して第２の比較結果を出力する第２の比較回路と、前記第１および第２の比較結果に応じて、前記第１のアナログ電圧が、その上限電圧ないしは下限電圧に到達すると、前記第１のアナログ電圧を、その上限電圧ないしは下限電圧に固定するように、前記第１のアナログ電圧が供給されるノードをディスチャージもしくはチャージアップする電流を流す第１のレベル調整回路と、前記第１のレベル調整回路とともにカレントミラー回路を構成し、その電流量が、前記第１のレベル調整回路に流れる電流量に対して所定の比率である第２のレベル調整回路とを備え、
   前記第１のレベル調整回路によって、前記第１のアナログ電圧が、その上限電圧ないしは下限電圧に固定されると、前記第２のレベル調整回路に流れる電流で前記基準電圧が生成されるノードをディスチャージもしくはチャージアップすることによって、前記基準電圧が、その下限電圧から上限電圧の範囲内を一定の比率で上昇もしくは低下されることを特徴とする請求項２に記載の位相ロックループ回路。