JP2009033638A

JP2009033638A - 増幅回路

Info

Publication number: JP2009033638A
Application number: JP2007197585A
Authority: JP
Inventors: Kazunori Nishizono; 和則西薗
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-07-30
Filing date: 2007-07-30
Publication date: 2009-02-12

Abstract

【課題】回路規模を増大させることなく、オフセット電圧の調整精度を向上させ得る自動調整回路を備えた増幅器を提供する。
【解決手段】ウィンドウコンパレータ１１と、アップダウンカウンタ１２と、アップダウンカウンタのカウント値の上限値を格納する上限値レジスタ１４と、下限値を格納する下限値レジスタ１５と、上限値レジスタと下限値レジスタの格納値の平均値を算出する演算器１６と、アップダウンカウンタのカウント値と演算器で算出された平均値のいずれかを選択して出力し、演算器で平均値を算出するまでの間、アップダウンカウンタのカウント値を選択し、次いで平均値を選択して出力するセレクタ１３と、セレクタの出力データをＤＡ変換して電圧アンプに供給するＤＡ変換器１７を備えた。
【選択図】図１

Description

この発明は、出力電圧のオフセットを自動的に調整する機能を備えた増幅回路に関するものである。
加速度センサや圧力センサ、温度センサ等の種々のセンサの出力信号は、センサ用の増幅回路で増幅されて、次段の回路に出力される。このような増幅回路では、センサから出力される微小信号のばらつきを補正するために、オフセット電圧や利得を自動的に調整する自動調整回路を備えている。このような自動調整回路により、増幅回路からセンサの出力信号のばらつきを自動的に補正した出力信号を出力可能である。そして、このような自動調整回路の調整機能の精度をさらに向上させることが必要である。

図７は、出力信号電圧を自動的に調整する自動調整回路を備えた増幅回路の従来例を示す。センサ素子１の出力信号は、チップ２に搭載された変換アンプ３に入力信号ＩＮとして入力され、その変換アンプ３の出力信号が電圧アンプ４に入力される。前記変換アンプ３は、センサ素子１の出力信号を前記電圧アンプ４に入力するためのバッファアンプとして動作する。

また、前記変換アンプ３と電圧アンプ４との間には電圧加算回路５が介在され、変換アンプ３の出力電圧にＤＡ変換器６の出力電圧を加算して電圧アンプ４に出力する。そして、電圧アンプ４は電圧加算回路５の出力信号を増幅して、次段回路に出力電圧Ｖoutとして出力する。

前記出力電圧Ｖoutはウィンドウコンパレータ７に入力される。ウィンドウコンパレータ７は、高電位側の上部しきい値ＳＨと、低電位側の下部しきい値ＳＬがあらかじめ設定されている。そして、出力電圧Ｖoutが上部しきい値ＳＨより高い場合（Ｖout＞ＳＨ）には、第一の出力信号Ｒ１を出力し、出力電圧Ｖoutが上部しきい値と下部しきい値の間である場合（ＳＬ≦Ｖout≦ＳＨ）には第二の出力信号Ｒ２を出力し、出力電圧Ｖoutが下部しきい値ＳＬより低い場合（ＳＬ＞Ｖout）には第三の出力信号Ｒ３を出力する。

前記ウィンドウコンパレータ７の出力信号Ｒ１〜Ｒ３はアップダウンカウンタ８に入力される。アップダウンカウンタ８は、ウィンドウコンパレータ７から出力信号Ｒ１が入力されるとき、カウントダウン動作を行い、出力信号Ｒ２が入力されるとき、カウント動作を停止し、出力信号Ｒ３が入力されるとき、カウントアップ動作を行う。

前記アップダウンカウンタ８のカウント値は、レジスタ９に出力される。レジスタ９は、アップダウンカウンタ８のカウント値を保持して、ＤＡ変換器６に出力する。そして、ＤＡ変換器６はレジスタ９に格納されたカウント値をアナログ電圧に変換して、前記電圧加算回路５に出力する。

上記のように構成された自動調整回路の動作を図８に従って説明する。電圧アンプ４の出力電圧Ｖoutが下部しきい値ＳＬ未満であると、ウィンドウコンパレータ７の出力信号Ｒ３に基づいてアップダウンカウンタ８ではカウントアップ動作が行われ、そのカウント値がＤＡ変換器６でアナログ電圧に変換されて電圧加算回路５に出力される。

すると、電圧アンプ４の入力電圧はアップダウンカウンタ８のカウントアップ動作に従って段階的に上昇するため、電圧アンプ４の出力電圧Ｖoutが段階的に上昇する。
このような動作により電圧アンプ４の出力電圧Ｖoutが下部しきい値ＳＬを越え、かつ上部しきい値ＳＨを越えないレベルとなると、アップダウンカウンタ８のカウント動作が停止される。

すると、出力電圧Ｖoutは下部しきい値ＳＬと上部しきい値ＳＨとの間で一定電圧に維持される。下部しきい値ＳＬと上部しきいＳＨは、その中間レベルがこの電圧アンプ４の基準電圧Ｖrefとなるように設定されている。すなわち、センサ素子１の出力信号が基準値となるとき、電圧アンプ４の出力電圧Ｖoutがほぼ基準電圧Ｖrefとなるように調整されて、センサ素子１及び電圧アンプ４の出力電圧Ｖoutのオフセットが調整される。

このような調整動作は、システムの立ち上げ時、電源投入時、あるいは工場出荷時等に行なわれ、調整動作の終了後は、アップダウンカウンタ８のカウント動作が停止され、ＤＡ変換器はレジスタ９の格納データに基づいて一定のアナログ電圧を電圧加算回路５に出力する。
特開平３−９４５２０号公報特開平７−１８３５９１号公報特開平８−５３９７号公報

上記のような自動調整回路では、図９に示すように、ウィンドウコンパレータ７の上部しきい値ＳＨと下部しきい値ＳＬとの差を小さくすれば、出力電圧Ｖoutが基準電圧Ｖrefにより近いレベルに収束する可能性がある。すなわち、出力電圧Ｖoutのオフセットを縮小可能となる。

しかし、アップダウンカウンタ８のカウント動作に基づく出力電圧Ｖoutの上昇幅あるいは下降幅が同一あると、出力電圧Ｖoutが上部しきい値ＳＨと下部しきい値ＳＬを同時に飛び越えて、結果的に出力電圧Ｖoutを上部しきい値ＳＨと下部しきい値ＳＬとの間に収束させることができない場合がある。

従って、オフセットの調整動作時に、出力電圧Ｖoutを基準電圧Ｖrefに収束させることができず、オフセット電圧の調整精度が低下するという問題点がある。
また、ＤＡ変換器６の変換ステップを細かくして、出力電圧Ｖoutの上昇幅及び下降幅を小さくすると、上記のような不具合を解消可能となるが、ＤＡ変換器のコストが上昇するとともに、アップダウンカウンタ８のカウントクロックを高速化しない限り、出力電圧Ｖoutを基準電圧Ｖrefに収束させる動作が遅くなる。

特許文献１には、コンパレータと、レジスタと、Ｄ／Ａ変換器と、アップダウンカウンタとを備えて、オフセット電圧を調整する機能を備えたＡ／Ｄ変換器が開示されているが、複数のＤ／Ａ変換器を使用するため、回路規模が増大し、コストが上昇するという問題点がある。

特許文献２には、コンパレータと、アップダウンカウンタと、Ｄ／Ａコンバータとを備えて、オフセット電圧を調整する機能を備えたセンサ信号処理回路が開示されているが、オフセット電圧の調整精度を向上させるための思想は開示されていない。

特許文献３にも、コンパレータと、アップダウンカウンタと、Ｄ／Ａコンバータとを備えて、オフセット電圧を調整する機能を備えたオフセットキャンセル装置が開示されているが、同様にオフセット電圧の調整精度を向上させるための思想は開示されていない。

この発明の目的は、回路規模を増大させることなく、オフセット電圧の調整精度を向上させ得る自動調整回路を備えた増幅器を提供することにある。

上記目的は、入力信号を増幅する電圧アンプと、前記電圧アンプの出力電圧からオフセット電圧を除去する調整信号を生成して前記電圧アンプに供給するオフセット電圧自動調整回路とを備えた増幅回路であって、前記オフセット電圧自動調整回路は、前記出力電圧と上部しきい値及び下部しきい値とを比較するウィンドウコンパレータと、前記ウィンドウコンパレータの比較結果に基づいて、前記出力電圧が前記下部しきい値より低いとアップカウントを開始し、前記出力電圧が前記上部しきい値より高いとダウンカウントを開始するアップダウンカウンタと、前記アップダウンカウンタのカウント値の上限値を格納する上限値レジスタと、前記アップダウンカウンタのカウント値の下限値を格納する下限値レジスタと、前記上限値レジスタの格納値と下限値レジスタの格納値との平均値を算出する演算器と、前記アップダウンカウンタのカウント値と、前記演算器で算出された平均値のいずれかを選択して出力データとして出力するセレクタと、前記セレクタは、前記演算器で平均値を算出するまでの間、前記アップダウンカウンタのカウント値を選択して出力し、次いで前記平均値を選択して出力することと、前記セレクタの出力データをＤＡ変換して前記電圧アンプに供給するＤＡ変換器を備えた増幅回路により達成される。

本発明によれば、回路規模を増大させることなく、オフセット電圧の調整精度を向上させ得る自動調整回路を備えた増幅器を提供することができる。

（第一の実施の形態）
以下、この発明を具体化した第一の実施の形態を図面に従って説明する。前記従来例と同一構成部分は、同一符号を付して説明する。

図１に示すセンサ用信号増幅回路の変換アンプ３、電圧加算回路５及び電圧アンプ４は、前記従来例と同様にチップ２上に構成され、変換アンプ３にはセンサ素子１の出力信号が入力される。

前記電圧アンプ４の出力電圧Ｖoutは、オフセット電圧自動調整回路１０を構成するウィンドウコンパレータ１１に入力される。ウィンドウコンパレータ１１は、高電位側の上部しきい値ＳＨ１と、低電位側の下部しきい値ＳＬ１があらかじめ設定されている。このしきい値ＳＨ１と同ＳＬ１の電位差は、図２に示すように、ＤＡ変換器１７の最小調整幅ｗより十分大きい電位差に設定されている。

そして、ウィンドウコンパレータ１１は出力電圧Ｖoutが下部しきい値ＳＬ１より低くなると、カウントアップ信号ＣＵをアップダウンカウンタ１２に出力し、出力電圧Ｖoutが上部しきい値ＳＨ１より高くなると、カウントダウン信号ＣＤをアップダウンカウンタ１２に出力する。

アップダウンカウンタ１２は、カウントアップ信号ＣＵが入力されるとカウントアップ動作を行い、カウントダウン信号ＣＤが入力されると、カウントダウン動作を行なう。
前記アップダウンカウンタ１２のカウント信号は、セレクタ１３に出力されるとともに、上限値レジスタ１４及び下限値レジスタ１５に出力される。

前記上限値レジスタ１４は、アップダウンカウンタ１２のカウント値の上限値を順次更新して格納する。また、下限値レジスタ１５はアップダウンカウンタ１２のカウント値の下限値を順次更新して格納する。

前記上限値レジスタ１４及び下限値レジスタ１５の格納値は演算器１６に出力される。演算器１６は、上限値レジスタ１４及び下限値レジスタ１５の格納値を加算し、その加算値を下位側へ１ビット分シフトすることにより、上限値レジスタ１４と下限値レジスタ１５の格納値の中間値を算出して、前記セレクタ１３に出力する。このような動作により、演算器１６は上限値レジスタ１４と下限値レジスタ１５の格納値の平均値を算出している。

前記セレクタ１３は、前記アップダウンカウンタ１２のカウント値と、前記演算器１６の演算値のいずれかを選択して出力データとしてＤＡ変換器１７に出力する。セレクタ１３の切り替え動作は、タイマ１８により制御される。そして、セレクタ１３はオフセット電圧の調節動作の開始時にアップダウンカウンタ１２から出力されるカウント値を選択してＤＡ変換器１７に出力し、その後タイマ１８で設定された所定時間後に演算器１６の演算値を選択してＤＡ変換器１７に出力する。

前記ＤＡ変換器１７は、入力されたデジタル信号をアナログ電圧に変換して電圧加算回路５に出力する。そして、電圧加算回路５は変換アンプ３の出力電圧とＤＡ変換器１７の出力電圧を加算して電圧アンプ４に出力する。

次に、上記のようなオフセット電圧自動調整回路１０を備えた増幅回路の動作を図２に従って説明する。
システムの立ち上げ時、電源投入時、あるいは工場出荷時等のオフセット電圧調整動作時には、センサ素子１の出力信号を無信号状態（基準値）として出力電圧Ｖoutのオフセット電圧の調整が行われる。このとき、セレクタ１３はアップダウンカウンタ１２のカウント値をＤＡ変換器１７に出力する。

この状態で、電圧アンプ４の出力電圧Ｖoutがウィンドウコンパレータ１１の下部しきい値ＳＬ１より低いと、ウィンドウコンパレータ１１からカウントアップ信号ＣＵがアップダウンカウンタ１２に出力される。

すると、アップダウンカウンタ１２ではカウントアップ動作が行われ、そのカウント値がセレクタ１３を介してＤＡ変換器１７に出力される。ＤＡ変換器１７は、アップダウンカウンタ１２のカウント値をアナログ電圧に変換して電圧加算回路５に出力する。

このような動作により、電圧アンプ４の出力電圧Ｖoutは上部しきい値ＳＨ１を超えるまで段階的に上昇する。
出力電圧Ｖoutが上部しきい値ＳＨ１を超えると、ウィンドウコンパレータ１１からカウントダウン信号ＣＤがアップダウンカウンタ１２に出力される。

すると、アップダウンカウンタ１２ではカウントダウン動作が開始され、そのカウント値がセレクタ１３を介してＤＡ変換器１７に出力される。ＤＡ変換器１７は、アップダウンカウンタ１２のカウント値をアナログ電圧に変換して電圧加算回路５に出力する。

このような動作により、電圧アンプ４の出力電圧Ｖoutは下部しきい値ＳＬ１を超えるまで段階的に下降する。
出力電圧Ｖoutが下部しきい値ＳＬ１を超えると、ウィンドウコンパレータ１１から再度カウントアップ信号ＣＵがアップダウンカウンタ１２に出力され、上記のような動作が繰り返される。

このような動作が行われているとき、上限値レジスタ１４にはアップダウンカウンタ１２のカウント値の上限値が保持され、演算器１６に出力される。また、下限値レジスタ１５にはアップダウンカウンタ１２のカウント値の下限値が保持され、演算器１６に出力される。

演算器１６では、上限値レジスタ１４と下限値レジスタ１５の出力値を加算し、かつ下位側へ１ビット分シフトすることにより平均値を算出し、その平均値をセレクタ１３に出力する。

図２に示すように、出力電圧Ｖoutが下部しきい値ＳＬ１と上部しきい値ＳＨ１との間を繰り返し往復し、タイマ１８で設定された時間が経過すると、セレクタ１３が切り替えられて、演算器１６の算出値がＤＡ変換器１７に出力される。

すると、演算器１６から上限値レジスタ１４と下限値レジスタ１５の出力値の平均値が出力されているため、出力電圧Ｖoutは上部しきい値ＳＨ１と下部しきい値ＳＬ１のほぼ中間レベルとなり、基準電圧Ｖrefにほぼ一致する。

上記のようなオフセット電圧自動調整回路１０を備えた増幅回路では、次に示す作用効果を得ることができる。
（１）オフセット電圧の調整動作時に、出力電圧Ｖoutを基準電圧Ｖrefにほぼ一致させて、センサ素子のばらつき等によるオフセット電圧をほぼ解消することができる。
（２）ウィンドウコンパレータ１１の上部しきい値ＳＨ１と下部しきい値ＳＬ１の電位差を大きく設定しながら、出力電圧Ｖoutを基準電圧Ｖrefにほぼ一致させることができる。
（３）ウィンドウコンパレータ１１の上部しきい値ＳＨ１に対応するアップダウンカウンタ１２の上限値と、ウィンドウコンパレータ１１の下部しきい値ＳＬ１に対応するアップダウンカウンタ１２の下限値をそれぞれ上限値レジスタ１４と下限値レジスタ１５に保持する。そして、その上限値と下限値の平均値を演算器１６で算出し、その平均値をＤＡ変換器１７に出力するので、出力電圧Ｖoutを基準電圧Ｖrefにほぼ一致させることができる。
（４）演算器１６では、アップダウンカウンタ１２の上限値と下限値を加算し、その加算値を１ビット分下位側へシフトすることにより、平均値を算出する。従って、演算器１６を簡単な構成で実現することができる。
（５）オフセット電圧自動調整回路１０では、１つのＤＡ変換器１７を使用し、ＡＤ変換器は使用しないので、回路規模を縮小することができる。
（第二の実施の形態）
図３は、第二の実施の形態を示す。この実施の形態のオフセット電圧自動調整回路１０ａは、オフセット電圧の自動調整動作時に、まずＤＡ変換器に入力されるカウント値の上位ビットを調整して出力電圧Ｖoutの粗調整を行い、次いでＤＡ変換器に入力されるカウント値の下位ビットを調整して出力電圧Ｖoutの微調整を行うようにしたものである。前記第一の実施の形態と同一構成部分は、同一符号を付して説明する。

図３において、センサ素子１、変換アンプ３、電圧アンプ４及び電圧加算回路５は第一の実施の形態と同一構成である。
電圧アンプ４の出力電圧Ｖoutが入力されるウィンドウコンパレータ１９は、第一の実施の形態と同様な上部しきい値ＳＨ１と下部しきい値ＳＬ１があらかじめ設定されている。そして、ウィンドウコンパレータ１９は、出力電圧Ｖoutが下部しきい値ＳＬ１より低いと、カウントアップ信号ＣＵを第一及び第二のアップダウンカウンタ２０ａ，２０ｂに出力し、出力電圧Ｖoutが上部しきい値ＳＨ１より高いと、カウントダウン信号ＣＤを第一及び第二のアップダウンカウンタ２０ａ，２０ｂに出力する。

また、出力電圧Ｖoutが下部しきい値ＳＬ１以上であり、かつ上部しきい値ＳＨ１以下であるとき、カウントストップ信号ＣＳを第二のアップダウンカウンタ２０ｂに出力する。

前記第一及び第二のアップダウンカウンタ２０ａ，２０ｂは、カウントアップ信号ＣＵの入力に基づいてカウントアップ動作を行い、カウントダウン信号ＣＤの入力に基づいてカウントダウン動作を行う。

また、第二のアップダウンカウンタ２０ｂは、カウントストップ信号ＣＳの入力に基づいてカウント動作を停止する。そして、第二のアップダウンカウンタ２０ｂのカウント値は上位ビットレジスタ２１に入力される。

前記上位ビットレジスタ２１は、第二のアップダウンカウンタ２０ｂのカウント値を順次格納し、その格納値をＤＡ変換器１７の入力信号のうちの上位ビットの入力信号としてＤＡ変換器１７に出力する。

前記第一のアップダウンカウンタ２０ａは、そのカウント値を下位ビットレジスタ２２に出力する。
下位ビットレジスタ２２は、前記第一の実施の形態と同様な上限値レジスタ１４と、下限値レジスタ１５と、演算器１６と、セレクタ１３とで構成され、セレクタ１３の出力信号が前記ＤＡ変換器１７に下位ビットの入力信号として入力される。

次に、上記のようなオフセット電圧自動調整回路１０ａを備えた増幅回路の動作を説明する。
システムの立ち上げ時、電源投入時、あるいは工場出荷時等のオフセット電圧調整動作時には、センサ素子１の出力信号を基準値として出力電圧Ｖoutのオフセット電圧の調整が行われる。このとき、セレクタ１３は第一のアップダウンカウンタ２０ａのカウント値をＤＡ変換器１７に下位ビットデータとして入力する。また、第二のアップダウンカウンタ２０ｂのカウント値は上位ビットレジスタ２１に格納され、上位ビットレジスタ２１からＤＡ変換器１７に上位ビットデータとして入力される。

この状態で、電圧アンプ４の出力電圧Ｖoutがウィンドウコンパレータ１１の下部しきい値ＳＬ１より低いと、ウィンドウコンパレータ１９からカウントアップ信号ＣＵが第一及び第二のアップダウンカウンタ２０ａ，２０ｂに出力される。

すると、第一及び第二のアップダウンカウンタ２０ａ，２０ｂではカウントアップ動作が行われる。そして、第一のアップダウンカウンタ２０ａのカウント値はセレクタ１３を介してＤＡ変換器１７に下位ビットデータとして入力され、第二のアップダウンカウンタ２０ｂのカウント値は上位ビットレジスタ２１に格納され、ＤＡ変換器１７に上位ビットデータとして入力される。

すると、ＤＡ変換器１７の入力データは下位ビットのカウントアップと並行して上位ビットがカウントアップされるため、アップダウンカウンタのカウントクロックが前記第一の実施の形態と同一であれば、第一の実施の形態に比して、ＤＡ変換器１７の出力電圧が速やかに上昇する。この結果、電圧アンプ４の出力電圧Ｖoutが下部しきい値ＳＬ１を超えるまで段階的にかつ速やかに上昇する。

出力電圧Ｖoutが下部しきい値ＳＬ１を超えると、ウィンドウコンパレータ１９から第二のアップダウンカウンタ２０ｂにカウントストップ信号ＣＳが入力され、第二のアップダウンカウンタ２０ｂのカウント動作が停止される。また、第一のアップダウンカウンタ２０ａにはカウントアップ信号ＣＵが継続して入力される。

すると、第一のアップダウンカウンタ２０ａではカウントアップ動作が継続され、そのカウント値がセレクタ１３を介してＤＡ変換器１７の下位ビットデータとして入力される。

この結果、ＤＡ変換器１７の上位ビットデータのカウントアップは停止され、下位ビットデータのカウントアップのみが継続するので、電圧アンプ４の出力電圧Ｖoutが段階的にかつ緩やかに上昇する。

次いで、出力電圧Ｖoutが上部しきい値ＳＨ１を超えると、ウィンドウコンパレータ１９からカウントダウン信号ＣＤが第一及び第二のアップダウンカウンタ２０ａ，２０ｂに出力される。

すると、第一及び第二のアップダウンカウンタ２０ａ，２０ｂでカウントダウン動作が開始され、出力信号Ｖoutが上部しきい値ＳＨ１を下回るまで速やかに低下する。そして、出力信号Ｖoutが上部しきい値ＳＨ１を下回ると、第二のアップダウンカウンタ２０ｂのみのカウントダウン動作が継続され、電圧アンプ４の出力電圧Ｖoutが下部しきい値ＳＬ１を下回るまで段階的にかつ緩やかに低下する。

出力電圧Ｖoutが下部しきい値ＳＬ１を下回ると、ウィンドウコンパレータ１９から再度カウントアップ信号ＣＵがアップダウンカウンタ２０ａ，２０ｂに出力され、上記のような動作が繰り返される。

このような動作が行われているとき、上限値レジスタ１４には第一のアップダウンカウンタ２０ａのカウント値の上限値が保持され、演算器１６に出力される。また、下限値レジスタ１５にはアップダウンカウンタ２０ａのカウント値の下限値が保持され、演算器１６に出力される。

出力電圧Ｖoutが下部しきい値ＳＬ１と上部しきい値ＳＨ１との間を繰り返し往復し、タイマ１８で設定された時間が経過すると、セレクタ１３が切り替えられて、演算器１６の算出値がＤＡ変換器１７に出力される。

上記のようなオフセット電圧自動調整回路１０ａを備えた増幅回路では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）オフセット電圧の自動調整動作時に、電圧アンプ４の出力電圧Ｖoutが下部しきい値ＳＬ１より低い場合には、第一及び第二のアップダウンカウンタ２０ａ，２０ｂで並行してカウントアップ動作が行われ、ＤＡ変換器１７の上位ビットデータと下位ビットデータとが並行してカウントアップされる。従って、電圧アンプ４の出力電圧Ｖoutが下部しきい値ＳＬ１より低い場合には、出力電圧Ｖoutを下部しきい値ＳＬ１を超えるまで速やかに引き上げる粗調整が行われ、その後ＤＡ変換器１７の下位ビットデータのカウント動作により、出力電圧Ｖoutを基準電圧Ｖrefに近づけるための微調整が行なわれる。この結果、出力電圧Ｖoutを基準電圧Ｖrefにほぼ一致させるまでに要する時間を短縮することができる。
（２）同様に、オフセット電圧の自動調整動作時に、電圧アンプ４の出力電圧Ｖoutが上部しきい値ＳＨ１より高い場合には、第一及び第二のアップダウンカウンタ２０ａ，２０ｂで並行してカウントダウン動作が行われ、ＤＡ変換器１７の上位ビットデータと下位ビットデータとが並行してカウントダウンされる。従って、電圧アンプ４の出力電圧Ｖoutが上部しきい値ＳＨ１より高い場合には、出力電圧Ｖoutを上部しきい値ＳＨ１を下回るまで速やかに引き下げる粗調整が行われ、その後ＤＡ変換器１７の下位ビットデータのカウント動作により、出力電圧Ｖoutを基準電圧Ｖrefに近づけるための微調整が行なわれる。この結果、出力電圧Ｖoutを基準電圧Ｖrefにほぼ一致させるまでに要する時間を短縮することができる。
（第三の実施の形態）
図４は、前記第一の実施の形態のウィンドウコンパレータ１１の別例を示す。前記ウィンドウコンパレータ１１は、出力電圧Ｖoutと上部しきい値ＳＨ１とを比較するコンパレータと、出力電圧Ｖoutと下部しきい値ＳＬ１とを比較するコンパレータとを備えた公知の構成である。

そして、これらの出力信号を組み合わせて出力信号Ｖoutが上部しきい値ＳＨ１より高いか、上部しきい値ＳＨ１と下部しきい値ＳＬ１との範囲内であるか、あるいは下部しきい値ＳＬ１より低いかが判定され、カウントアップ信号ＣＵ、カウントダウン信号ＣＤあるいはカウントストップ信号ＣＳが生成される。

この実施の形態のウィンドウコンパレータ２３は、１つのコンパレータを使用して、ウィンドウコンパレータを構成するものである。
具体的に説明すると、コンパレータ２８の２つの入力端子Ｔ１，Ｔ２には、それぞれスイッチ回路２４ａ，２４ｂを介して電圧アンプ４の出力電圧Ｖoutが入力される。また、コンパレータ２３の出力信号は、スイッチ回路２５ａを介してカウントダウン信号ＣＤを出力し、スイッチ回路２５ｂを介してカウントアップ信号ＣＵを出力する。

また、前記入力端子Ｔ２にはスイッチ回路２６ａを介して上部しきい値ＳＨ１が入力され、前記入力端子Ｔ１にはスイッチ回路２６ｂを介して下部しきい値ＳＬ１が入力される。前記上部しきい値ＳＨ１と下部しきい値ＳＬ１は、しきい値生成回路２７で生成される。

前記しきい値生成回路２７は、高電位側電源ＶDDと低電位側電源Ｖssとの間に同一抵抗値の抵抗Ｒ１〜Ｒ４が直列に接続され、抵抗Ｒ１，Ｒ２間から上部しきい値ＳＨ１が出力され、抵抗Ｒ３，Ｒ４間から下部しきい値ＳＬ１が出力される。また、抵抗Ｒ２，Ｒ３間の電圧が前記基準電圧Ｖrefとなるように設定されている。

前記スイッチ回路２４ａ，２４ｂ，２５ａ，２５ｂ，２６ａ，２６ｂは、図示しないスイッチ制御回路により制御される。そして、スイッチ回路２４ａが導通するとき、スイッチ回路２４ｂが不導通となり、スイッチ回路２６ａが導通状態となり、スイッチ回路２６ｂが不導通となる。このとき、スイッチ回路２５ａが導通し、スイッチ回路２５ｂが不導通となる。

また、スイッチ回路２４ａが不導通となるとき、スイッチ回路２４ｂが導通状態となり、スイッチ回路２６ａが不導通となり、スイッチ回路２６ｂが導通状態となる。このとき、スイッチ回路２５ａが不導通となり、スイッチ回路２５ｂが導通状態となる。

すると、スイッチ回路２４ａが導通するとき、入力端子Ｔ１に前記出力電圧Ｖoutが入力され、入力端子Ｔ２に上部しきい値ＳＨ１が入力される。そして、出力電圧Ｖoutが上部しきい値ＳＨ１より高くなると、Ｈレベルのカウントダウン信号ＣＤがコンパレータ２８からスイッチ回路２５ａを介して出力される。出力電圧Ｖoutが上部しきい値ＳＨ１より低い場合には、コンパレータ２８の出力信号はＬレベルとなり、カウントダウン信号ＣＤとはならない。

スイッチ回路２４ｂが導通するとき、入力端子Ｔ２に前記出力電圧Ｖoutが入力され、入力端子Ｔ１に下部しきい値ＳＬ１が入力される。そして、出力電圧Ｖoutが下部しきい値ＳＬ１より低くなると、Ｈレベルのカウントアップ信号ＣＵがコンパレータ２８からスイッチ回路２５ｂを介して出力される。出力電圧Ｖoutが下部しきい値ＳＬ１より高い場合には、コンパレータ２８の出力信号はＬレベルとなり、カウントアップ信号ＣＵとはならない。

そして、各スイッチ回路２４ａ，２４ｂ，２５ａ，２５ｂ，２６ａ，２６ｂの動作は、あらかじめ設定された所定時間毎に切り替えられて、上記のような動作が交互に繰り返される。

このように構成されたウィンドウコンパレータ２３では、出力電圧Ｖoutと上部しきい値ＳＨ１との比較動作と、出力電圧Ｖoutと下部しきい値ＳＬ１との比較動作とを一つのコンパレータ２８で行なうことができる。

また、出力電圧Ｖoutと上部しきい値ＳＨ１との比較動作と、出力電圧Ｖoutと下部しきい値ＳＬ１との比較動作を行う場合、出力電圧Ｖoutを入力する入力端子Ｔ１，Ｔ２を入れ替えるので、コンパレータ２８のオフセット電圧を相殺することができる。

すなわち、出力電圧Ｖoutと上部しきい値ＳＨ１との比較動作時にコンパレータ２８のオフセット電圧が基準値より高電位側に発生するとすれば、出力電圧Ｖoutと下部しきい値ＳＬ１との比較動作時にはコンパレータ２８のオフセット電圧が低電位側に発生する。

すると、第一の実施の形態において上限値レジスタ１４に格納された上限値に作用するオフセット電圧と、下限値レジスタ１５に格納された下限値に作用するオフセット電圧とが、演算器１６で平均値を演算するとき相殺される。従って、コンパレータ２８のオフセット電圧に影響されることなく、出力電圧Ｖoutを基準電圧Ｖrefに近づけることが可能となる。
（第四の実施の形態）
図５は、第四の実施の形態を示す。この実施の形態は、オフセット電圧自動調整時にのみ動作するフィードバック回路２９と、オフセット電圧自動調整回路３３とを備えたものである。

前記フィードバック回路２９は、ＬＰＦ（ローパスフィルター）３０と、フィードバックアンプ３１と、セレクタ３２とで構成される。フィードバックアンプ３１の一方の入力端子には、ＬＰＦ３０を介して電圧アンプ４の出力電圧Ｖoutが入力され、他方の入力端子には基準電圧Ｖrefが入力される。

フィードバックアンプ３１の出力信号は、セレクタ３２に出力されるとともに、オフセット電圧自動調整回路３３の入力端子、すなわち前記ウィンドウコンパレータ１１の入力端子に入力される。

セレクタ３２は、前記フィードバックアンプ３１の出力信号と、オフセット電圧自動調整回路３３のＤＡ変換器１７の出力信号のいずれかを選択して電圧加算回路５に出力する。

オフセット電圧自動調整回路３３では、前記フィードバックアンプ３１の出力信号がコンパレータに入力され、そのコンパレータの比較結果に基づいてアップダウンカウンタを動作させ、そのアップダウンカウンタのカウント値の上限値と下限値をレジスタに保持して平均値を算出し、その平均値をＤＡ変換器に出力する。このような動作により、オフセット電圧自動調整回路３３は、フィードバックアンプ３１の出力電圧に一致する電圧をＤＡ変換器から出力するように動作する。

このようなフィードバック回路２９及びオフセット電圧自動調整回路３３を備えた増幅回路では、オフセット調整動作時にまずフィードバックアンプ３１の出力信号がセレクタ３２を介して電圧加算回路５に出力される。この状態では、フィードバックアンプ３１は電圧アンプ４の出力電圧Ｖoutの直流成分を基準電圧Ｖrefに収束させるような直流電圧を出力する。この結果、出力電圧Ｖoutからオフセット電圧が除去され、そのフィードバックアンプ３１の出力信号がオフセット電圧自動調整回路３３に出力される。

このとき、オフセット電圧自動調整回路３３ではＤＡ変換器の出力電圧をフィードバックアンプ３１の出力電圧と一致させるように動作する。そして、セレクタ３２を切り替えて、ＤＡ変換器の出力電圧を電圧加算回路５に出力すると、出力電圧Ｖoutはオフセット電圧が除去された状態に維持される。

このような動作により、センサ素子１の出力信号が直流信号を含む信号である場合にも、オフセット調整動作時にはアナログ動作のフィードバック回路２９を使用してオフセット電圧を除去し、調整動作の終了後はその状態をＤＡ変換器の出力信号で保持することができる。
（第五の実施の形態）
図６は、第五の実施の形態を示す。この実施の形態は、前記第四の実施の形態のフィードバック回路２９を構成するフィードバックアンプ３１に代えて、電流出力型のフィードバックアンプ３４を使用したものである。

フィードバックアンプ３４の出力電流は、セレクタ３５に出力される。また、フィードバックアンプ３４の出力電流と同一値の電流がカレントミラー回路３６で生成され、オフセット電圧自動調整回路３７に供給される。

オフセット電圧自動調整回路３７では、電流出力型のＤＡ変換器が備えられ、そのＤＡ変換器から入力電流と等しい電流を出力するように動作する。そして、オフセット電圧自動調整回路３７の出力電流がバッファアンプ３８を介して前記セレクタ３５に出力される。

セレクタ３５は、前記フィードバックアンプ３４とバッファアンプ３８のいずれか一方の出力電流を電圧アンプ４に出力し、その出力電流は電流電圧変換回路３９で電圧値に変換されて電圧アンプ４に入力される。

このようなフィードバックアンプ３４及びオフセット電圧自動調整回路３７を備えた増幅回路では、オフセット調整動作時にまずフィードバックアンプ３４の出力電流がセレクタ３５を及び電流電圧変換回路３９を介して電圧アンプ４に出力される。この状態では、フィードバックアンプ３４は電圧アンプ４の出力電圧Ｖoutの直流成分を基準電圧Ｖrefに収束させるような直流電流を出力する。この結果、出力電圧Ｖoutからオフセット電圧が除去され、そのフィードバックアンプ３４の出力電流と同一値の電流がオフセット電圧自動調整回路３７に出力される。

このとき、オフセット電圧自動調整回路３７ではＤＡ変換器の出力電流をフィードバックアンプ３４の出力電流と一致させるように動作する。そして、セレクタ３５を切り替えて、ＤＡ変換器の出力電流を電流電圧変換回路３９に出力すると、出力電圧Ｖoutはオフセット電圧が除去された状態に維持される。

このような動作により、センサ素子１の出力信号が直流信号を含む信号である場合にも、オフセット調整動作時にはアナログ動作のフィードバック回路を使用してオフセット電圧を除去し、調整動作の終了後はその状態をＤＡ変換器の出力信号で保持することができる。

上記実施の形態は、次に示すように変更してもよい。
・第一及び第二の実施の形態において、セレクタ１３はタイマ１８に代えて、外部から入力される信号により、選択する入力信号を切り替えるようにしてもよい。

第一の実施の形態の増幅回路を示すブロック図である。第一の実施の形態のオフセット電圧調整動作を示す出力波形図である。第二の実施の形態を示すブロック図である。第三の実施の形態示す回路図である。第四の実施の形態を示すブロック図である。第五の実施の形態を示すブロック図である。従来例を示すブロック図である。従来例の動作を示す出力波形図である。従来例の動作を示す出力波形図である。

符号の説明

４電圧アンプ
１１，１９，２３ウィンドウコンパレータ
１２，２０ａ，２０ｂアップダウンカウンタ
１０，１０ａ，３３オフセット電圧自動調整回路
１３セレクタ
１４上限値レジスタ
１５下限値レジスタ
１６演算器
１７ＤＡ変換器
Ｖout 出力電圧
ＳＨ１上部しきい値
ＳＬ１下部しきい値

Claims

入力信号を増幅する電圧アンプと、
前記電圧アンプの出力電圧からオフセット電圧を除去する調整信号を生成して前記電圧アンプに供給するオフセット電圧自動調整回路と
を備えた増幅回路であって、
前記オフセット電圧自動調整回路は、
前記出力電圧と上部しきい値及び下部しきい値とを比較するウィンドウコンパレータと、
前記ウィンドウコンパレータの比較結果に基づいて、前記出力電圧が前記下部しきい値より低いとアップカウントを開始し、前記出力電圧が前記上部しきい値より高いとダウンカウントを開始するアップダウンカウンタと、
前記アップダウンカウンタのカウント値の上限値を格納する上限値レジスタと、
前記アップダウンカウンタのカウント値の下限値を格納する下限値レジスタと、
前記上限値レジスタの格納値と下限値レジスタの格納値との平均値を算出する演算器と、
前記アップダウンカウンタのカウント値と、前記演算器で算出された平均値のいずれかを選択して出力データとして出力するセレクタと、
前記セレクタは、前記演算器で平均値を算出するまでの間、前記アップダウンカウンタのカウント値を選択して出力し、次いで前記平均値を選択して出力することと、
前記セレクタの出力データをＤＡ変換して前記電圧アンプに供給するＤＡ変換器と
を備えたことを特徴とする増幅回路。
前記アップダウンカウンタは、
前記出力電圧が下部しきい値より低いとアップカウントを開始し、前記出力電圧が上部しきい値より高いとダウンカウントを開始する第一のアップダウンカウンタと、
前記出力電圧が下部しきい値より低いとアップカウントを開始し、前記出力電圧が上部しきい値より高いとダウンカウントを開始するとともに、前記出力電圧が上部しきい値と下部しきい値との間であるときはカウント動作を停止する第二のアップダウンカウンタと
を備え、
前記第一のアップダウンカウンタのカウント値を、前記セレクタと、上限値レジスタと、下限値レジスタに入力し、
前記第二のアップダウンカウンタのカウント値を、上位ビットレジスタに格納し、
前記セレクタの出力データを前記ＤＡ変換器に下位ビットデータとして入力し、前記上位ビットレジスタの格納値を前記ＤＡ変換器に上位ビットデータとして入力したことを特徴とする請求項１記載の増幅回路。
前記ウィンドウコンパレータは、
一つのコンパレータと、
前記コンパレータの入力端子に前記出力電圧と前記上部しきい値とを入力して比較する第一の比較動作と、前記コンパレータの入力端子に前記出力電圧と前記下部しきい値とを入力して比較する第二の比較動作とを交互に行なうとともに、前記第一の比較動作と第二の比較動作とで、前記出力電圧を入力する端子を入れ替えるスイッチ回路と
を備えたことを特徴とする請求項１又は２記載の増幅回路。
前記電圧アンプの出力端子と入力端子との間に、前記出力電圧のオフセット電圧を解消するフィードバックアンプを接続し、前記フィードバックアンプの出力電圧を前記オフセット電圧自動調整回路に供給して、前記ＤＡ変換器の出力電圧を前記フィードバックアンプの出力電圧に一致させ、前記ＤＡ変換器の出力電圧を前記電圧アンプに供給するとき、前記フィードバックアンプと前記電圧アンプとの接続を遮断するセレクタを備えたことを特徴とする請求項１乃至３のいずれか１項に記載の増幅回路。
前記フィードバックアンプを電流出力アンプで構成し、前記フィードバックアンプの出力電流を前記オフセット電圧自動調整回路に供給し、前記ＤＡ変換器を電流出力型で構成し、前記セレクタと前記電圧アンプの入力端子との間に電流電圧変換回路を設けたことを特徴とする請求項４記載の増幅回路。