KR100459714B1 - 클로즈드 루프 연산증폭기의 ｄｃ 오프셋 보상회로 및ｄｃ 오프셋 보상방법 - Google Patents

클로즈드 루프 연산증폭기의 ｄｃ 오프셋 보상회로 및ｄｃ 오프셋 보상방법 Download PDF

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Abstract

클로즈드 루프 연산증폭기에서 입력신호의 DC 전압이 변하더라도 출력신호의 DC 오프셋을 빠르게 보정하여 출력신호의 셋틀링 시간을 짧게하는 DC 오프셋 보상회로 및 방법이 개시된다. 상기 클로즈드 루프 연산증폭기는 보상전압을 기준으로 하여 입력신호를 증폭하는 제1클로즈드 루프 연산증폭기 및 기준전압을 기준으로 하여 상기 제1클로즈드 루프 연산증폭기의 출력신호를 증폭하여 최종 출력신호를 발생하는 제2클로즈드 루프 연산증폭기를 구비한다. 상기 DC 오프셋 보상회로는 상기 최종 출력신호를 수신하여 상기 입력신호의 DC 전압의 변화에 따라 변화되는 상기 최종 출력신호의 DC 전압을 검출하고 검출된 DC 전압에 상응하는 상기 보상전압을 발생하여 상기 제1클로즈드 루프 연산증폭기로 제공한다. 상기 DC 오프셋 보상회로는, 상기 최종 출력신호를 버퍼링하는 버퍼, 상기 버퍼의 출력신호를 저역통과 필터링하여 이 출력신호의 DC 전압값을 검출하는 저역통과필터, 및 상기 DC 전압값을 상기 기준전압과 비교하여 그 비교결과에 따라 상기 보상전압을 발생하는 비교기를 구비한다.

Description

클로즈드 루프 연산증폭기의 ＤＣ 오프셋 보상회로 및 ＤＣ 오프셋 보상방법{DC offset compensation circuit and method of closed loop operational amplifier}
본 발명은 DC 오프셋 보상에 관한 것으로, 특히 클로즈드 루프 연산증폭기(Closed loop operational amplifier)의 DC 오프셋 보상회로 및 DC 오프셋 보상방법에 관한 것이다.
연산증폭기는 아날로그 회로의 기본소자이다. 연산증폭기의 특성중 입력 오프셋 전압(Offset voltage)은 출력전압을 0볼트로 만들기 위하여 입력단에 가해져야 하는 전압을 의미한다. 이 오프셋 전압은 제조공정 및 온도에 의존한다. 오프셋 전압은 그 생성요인의 성격상 시스티메틱 오프셋(Systematic offset)과 랜덤 오프셋(Random offset)의 두가지로 구분된다. 시스티메틱 오프셋은 설계변수에 의해 결정되는 것으로서 이는 DC 전류를 충분히 흘릴수 있도록 트랜지스터의 크기를 설정하면 줄어들 수 있다. 랜덤 오프셋은 제조공정 변수, 예컨대 트랜지스터의 크기에 대한 오차 및 문턱전압의 변동등에 의해 발생되는 것으로서 랜덤 오프셋 역시 소자의 크기를 늘리면 줄어들 수 있다.
그런데 일반적으로 연산증폭기에서 트랜지스터 매칭(Matching)에 의해 시스티메틱 오프셋이 없도록 설계하여도 제조공정이나 레이아웃 미스매칭(Mismatching) 등에 의해 랜덤 오프셋이 발생된다. 연산증폭기의 클로즈드 루프 이득(Closed loop gain)이 1보다 클 경우에는 출력 DC 오프셋은 상기 이득 만큼 더 커지게 된다. DC 오프셋을 제거하는 방법들중 도 1에 도시된 바와 같이 고역통과필터(High Pass Filter, HPF)를 이용하는 방법이 있으나 이 방법은 입력신호의 DC 전압이 변함에 따라 셋틀링 시간(Settling time)이 길어진다는 단점이 있다.
도 1은 HPF를 이용한 종래의 DC 오프셋 보상회로를 구비하는 클로즈드 루프 연산증폭기를 나타내는 블록도이다. 도 1을 참조하면, 저항(R1)이 입력신호(Vin)가 입력되는 입력단과 제1연산증폭기(11)의 네거티브 입력단 사이에 연결되고 저항(R2)가 제1연산증폭기(11)의 네거티브 입력단과 제1연산증폭기(11)의 출력단사이에 연결된다. 저항(R3)는 제1연산증폭기(11)의 출력단과 제2연산증폭기(13)의 네거티브 입력단 사이에 연결되고 저항(R4)는 제2연산증폭기(13)의 네거티브 입력단과 제2연산증폭기(13)의 출력단 사이에 연결된다. 제1연산증폭기(11)의 포지티브 입력단과 제2연산증폭기(13)의 포지티브 입력단에는 기준전압(Vref)이 입력된다. 제2연산증폭기(13)의 출력단에 HPF를 이용한 DC 오프셋 보상회로(15)가 연결된다.
상기 클로즈드 루프 연산증폭기의 이득은 (R2/R1)*(R4/R3)로 주어진다. 따라서 입력 DC 오프셋이 10mV 정도 틀어지면 출력 DC 오프셋은 10mV*(R2/R1)*(R4/R3) 만큼 틀어지게 된다. 이러한 DC 오프셋의 변화를 막기 위해 종래기술에서는 HPF를 이용한 DC 오프셋 보상회로(15)가 제2연산증폭기(13)의 출력단에 연결된다.
도 2는 도 1의 회로에 대한 시뮬레이션 결과를 나타내는 도면이다. 도 2에서 볼 수 있듯이 입력신호(Vin)의 DC 전압이 2.3볼트로부터 2.7볼트로 변했을 때 출력신호(Vout)가 원하는 DC 전압레벨, 즉 2.5볼트를 갖기 위해서는 상당한 시간이 걸린다. 결국 상술한 바와 같이 입력신호(Vin)의 DC 전압이 연속적으로 변하는 경우 출력신호(Vout)는 그에 따라 빠르게 변하지 못하는 단점이 있다. 즉 출력신호(Vout)의 셋틀링 시간(Settling time)이 길어진다는 단점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 클로즈드 루프 연산증폭기에서 입력신호의 DC 전압이 변하더라도 출력신호의 DC 오프셋을 빠르게 보정하여 출력신호의 셋틀링 시간을 짧게하는 DC 오프셋 보상회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 상기 DC 오프셋 보상회로를 구비하는 크로즈드 루프 연산증폭기를 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 클로즈드 루프 연산증폭기에서 입력신호의 DC 전압이 변하더라도 출력신호의 DC 오프셋을 빠르게 보정하여 출력신호의 셋틀링 시간을 짧게하는 DC 오프셋 보상방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 고역통과필터(HPF)를 이용한 종래의 DC 오프셋 보상회로를 구비하는 클로즈드 루프 연산증폭기를 나타내는 블록도이다.
도 2는 도 1의 회로에 대한 시뮬레이션 결과를 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 DC 오프셋 보상회로를 구비하는 클로즈드 루프 연산증폭기를 나타내는 블록도이다.
도 4는 도 3의 회로에 대한 시뮬레이션 결과를 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 DC 오프셋 보상회로는, 제1기준전압을 기준으로 하여 입력신호를 증폭하는 제1클로즈드 루프 연산증폭기(Closed loop operational amplifier) 및 제2기준전압을 기준으로 하여 상기 제1클로즈드 루프 연산증폭기의 출력신호를 증폭하여 최종 출력신호를 발생하는 제2클로즈드 루프 연산증폭기를 구비하는 클로즈드 루프 연산증폭기에 대한 DC 오프셋 보상회로에 있어서, 상기 제2클로즈드 루프 연산증폭기의 출력신호를 버퍼링하는 버퍼, 상기 버퍼의 출력신호를 저역통과 필터링하여 이 출력신호의 DC 전압값을 검출하는 저역통과필터, 및 상기 DC 전압값을 상기 제2기준전압과 비교하여 그 비교결과에 따라 보상전압을 발생하여 상기 보상전압을 상기 제1기준전압으로서 상기 제1클로즈드 루프 연산증폭기에 제공하는 비교기를 구비하는 것을 특징으로 한다.
상기 저역통과필터의 컷오프(Cut-off) 주파수는 상기 입력신호의 주파수에 따라 가변된다. 바람직 실시예에 따르면 상기 비교기는, 상기 검출된 DC 전압값을 포지티브 입력단을 통해 수신하는 연산증폭기, 상기 연산증폭기의 네거티브 입력단과 상기 제2기준전압 사이에 연결되는 제1저항, 및 상기 연산증폭기의 네거티브 입력단과 상기 연산증폭기의 출력단 사이에 연결되는 제2저항을 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 크로즈드 루프 연산증폭기는, 보상전압을 기준으로 하여 입력신호를 증폭하는 제1클로즈드 루프 연산증폭기, 기준전압을 기준으로 하여 상기 제1클로즈드 루프 연산증폭기의 출력신호를 증폭하여 최종 출력신호를 발생하는 제2클로즈드 루프 연산증폭기, 및 상기 최종 출력신호를 수신하여 상기 입력신호의 DC 전압의 변화에 따라 변화되는 상기 최종 출력신호의 DC 전압을 검출하여 그에 상응하는 상기 보상전압을 상기 제1클로즈드 루프 연산증폭기로 제공하는 DC 오프셋 보상회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면 상기 DC 오프셋 보상회로는, 상기 최종 출력신호를 버퍼링하는 버퍼, 상기 버퍼의 출력신호를 저역통과 필터링하여 이 출력신호의 DC 전압값을 검출하는 저역통과필터, 및 상기 DC 전압값을 상기 기준전압과 비교하여 그 비교결과에 따라 상기 보상전압을 발생하는 비교기를 구비한다. 상기 저역통과필터의 컷오프(Cut-off) 주파수는 상기 입력신호의 주파수에 따라 가변된다. 바람직한 실시예에 따르면 상기 비교기는, 상기 검출된 DC 전압값을 포지티브 입력단을 통해 수신하는 연산증폭기, 상기 연산증폭기의 네거티브 입력단과 상기 기준전압 사이에 연결되는 제1저항, 및 상기 연산증폭기의 네거티브 입력단과 상기 연산증폭기의 출력단 사이에 연결되는 제2저항을 구비한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 DC 오프셋 보상방법은, 제1기준전압을 기준으로 하여 입력신호를 증폭하는 제1클로즈드 루프 연산증폭기 및 제2기준전압을 기준으로 하여 상기 제1클로즈드 루프 연산증폭기의 출력신호를 증폭하여 최종 출력신호를 발생하는 제2클로즈드 루프 연산증폭기를 구비하는 클로즈드 루프 연산증폭기에 대한 DC 오프셋 보상방법에 있어서, 상기 제2클로즈드 루프 연산증폭기의 출력신호를 버퍼링하는 단계, 상기 버퍼링된 출력신호를 저역통과 필터링하여 상기 버퍼링된 출력신호의 DC 전압값을 검출하는 단계, 및 상기 검출된 DC 전압값을 상기 제2기준전압과 비교하여 그 비교결과에 따라 보상전압을 발생하는 단계, 및 상기 보상전압을 상기 제1기준전압으로서 상기 제1클로즈드 루프 연산증폭기에 제공하는 단계를 구비하는 것을 특징으로 한다.
상기 DC 전압값을 검출하는 단계에서 상기 저역통과 필터링시 컷오프(Cut-off) 주파수는 상기 입력신호의 주파수에 따라 가변된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 DC 오프셋 보상회로를 구비하는 클로즈드 루프 연산증폭기를 나타내는 블록도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 클로즈드 루프 연산증폭기는, 제1클로즈드 루프 연산증폭기(31), 제2클로즈드 루프 연산증폭기(33), 및 DC 오프셋 보상회로(35)를 구비한다.
제1클로즈드 루프 연산증폭기(31)는 제1기준전압, 즉 보상전압(Vx)을 기준으로 하여 입력신호(Vin)를 증폭한다. 제1클로즈드 루프 연산증폭기(31)는, 제1기준전압, 즉 보상전압(Vx)을 포지티브 입력단을 통해 수신하는 연산증폭기(311), 연산증폭기(311)의 네거티브 입력단과 입력신호(Vin) 사이에 연결되는 저항(R1), 및 연산증폭기(311)의 네거티브 입력단과 연산증폭기(311)의 출력단 사이에 연결되는 저항(R2)을 포함하여 구성된다.
제2클로즈드 루프 연산증폭기(33)는 제2기준전압(Vref)을 기준으로 하여 제1클로즈드 루프 연산증폭기(31)의 출력신호를 증폭하여 최종 출력신호(Vout)를 발생한다. 제2클로즈드 루프 연산증폭기(33)는, 제2기준전압(Vref)을 포지티브 입력단을 통해 수신하는 연산증폭기(331), 연산증폭기(331)의 네거티브 입력단과 제1클로즈드 루프 연산증폭기(31)의 출력단 사이에 연결되는 저항(R3), 및 연산증폭기(331)의 네거티브 입력단과 연산증폭기(331)의 출력단 사이에 연결되는 저항(R4)을 포함하여 구성된다.
DC 오프셋 보상회로(35)는 본 발명에 따른 DC 오프셋 보상회로로서 본 발명에 따른 DC 오프셋 보상방법에 따라 동작한다. DC 오프셋 보상회로(35)는 제2클로즈드 루프 연산증폭기(33)의 출력단과 제1클로즈드 루프 연산증폭기(31)의 포지티브 입력단 사이에 연결되며 따라서 피드백 루프를 형성한다. DC 오프셋 보상회로(35)는 최종 출력신호(Vout)를 수신하여 입력신호(Vin)의 DC 전압의 변화에 따라 변화되는 최종 출력신호(Vout)의 DC 전압을 검출하여 그에 상응하는 보상전압(Vx)을 발생한다.
DC 오프셋 보상회로(35)는 버퍼(351), 저역통과필터(LPF)(352), 및 비교기(353)를 포함하여 구성된다. 버퍼(351)는 최종 출력신호(Vout)를 버퍼링한다. 저역통과필터(LPF)(352)는 버퍼(351)의 출력신호를 저역통과 필터링하여 이 출력신호의 DC 전압값(Vy)을 검출한다. 저역통과필터(LPF)(352)는 컷오프(Cut-off) 주파수가 입력신호(Vin)의 주파수에 따라 가변되도록 구성된다.
비교기(353)는 이 DC 전압값(Vy)을 제2기준전압(Vref)과 비교하여 그 비교결과에 따라 보상전압(Vx)을 발생한다. DC 전압값(Vy)이 제2기준전압(Vref)에 맞추어 지면 상기 피드백 루프의 현재 상태가 그대로 유지된다. 비교기(353)는, 검출된 DC 전압값(Vy)을 포지티브 입력단을 통해 수신하는 연산증폭기(353a), 연산증폭기(353a)의 네거티브 입력단과 제2기준전압(Vref) 사이에 연결되는 저항(R5), 연산증폭기(353a)의 네거티브 입력단과 연산증폭기(353a)의 출력단 사이에 연결되는 저항(R6)을 포함하여 구성된다.
도 4는 도 3의 회로에 대한 시뮬레이션 결과를 나타내는 도면이다. 도 4를 참조하면 입력신호(Vin)의 DC 전압이 2.3볼트로부터 2.7볼트로 변했을 때 출력신호(Vout)는 빠르게 원하는 DC 전압레벨, 즉 2.5볼트가 된다. 즉 출력신호(Vout)의 셋틀링 시간(Settling time)이 짧다. 도 2에서 볼 수 있듯이 도 1에 도시된 종래기술에서는 출력신호(Vout)의 셋틀링 시간이 약 500us 이상인 반면에 도 4에서 볼 수 있듯이 본 발명에서는 출력신호(Vout)의 셋틀링 시간이 약 7us 정도가 된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 DC 오프셋 보상회로 및 방법은 피드백 루프를 이용하여 클로즈드 루프 연산증폭기에서 입력신호의 DC 전압이 변하더라도 출력신호의 DC 오프셋을 빠르게 보정하여 출력신호의 셋틀링 시간을 짧게하는 장점이 있다.

Claims (16)

  1. 제1기준전압을 기준으로 하여 입력신호를 증폭하는 제1클로즈드 루프 연산증폭기(Closed loop operational amplifier) 및 제2기준전압을 기준으로 하여 상기 제1클로즈드 루프 연산증폭기의 출력신호를 증폭하여 최종 출력신호를 발생하는 제2클로즈드 루프 연산증폭기를 구비하는 클로즈드 루프 연산증폭기에 대한 DC 오프셋 보상회로에 있어서,
    상기 제2클로즈드 루프 연산증폭기의 출력신호를 버퍼링하는 버퍼;
    컷오프(Cut-off) 주파수가 상기 입력신호의 주파수에 따라 가변되며 상기 버퍼의 출력신호를 저역통과 필터링하여 이 출력신호의 DC 전압값을 검출하는 저역통과필터; 및
    상기 DC 전압값을 상기 제2기준전압과 비교하여 그 비교결과에 따라 보상전압을 발생하여 상기 보상전압을 상기 제1기준전압으로서 상기 제1클로즈드 루프 연산증폭기에 제공하는 비교기를 구비하고,
    상기 제2클로즈드 루프 연산증폭기의 출력단과 상기 제1클로즈드 루프 연산증폭기의 입력단 사이에 피드백 루프를 형성하는 것을 특징으로 하는 DC 오프셋 보상회로.
  2. 삭제
  3. 제1항에 있어서, 상기 비교기는,
    상기 검출된 DC 전압값을 포지티브 입력단을 통해 수신하는 연산증폭기;
    상기 연산증폭기의 네거티브 입력단과 상기 제2기준전압 사이에 연결되는 제1저항; 및
    상기 연산증폭기의 네거티브 입력단과 상기 연산증폭기의 출력단 사이에 연결되는 제2저항을 구비하는 것을 특징으로 하는 DC 오프셋 보상회로.
  4. 보상전압을 기준으로 하여 입력신호를 증폭하는 제1클로즈드 루프 연산증폭기;
    기준전압을 기준으로 하여 상기 제1클로즈드 루프 연산증폭기의 출력신호를 증폭하여 최종 출력신호를 발생하는 제2클로즈드 루프 연산증폭기; 및
    상기 제2클로즈드 루프 연산증폭기의 출력단과 상기 제1클로즈드 루프 연산증폭기의 입력단 사이에 연결되어 피드백 루프를 형성하며, 상기 최종 출력신호를 수신하여 상기 입력신호의 DC 전압의 변화에 따라 변화되는 상기 최종 출력신호의 DC 전압을 검출하여 그에 상응하는 상기 보상전압을 상기 제1클로즈드 루프 연산증폭기로 제공하는 DC 오프셋 보상회로를 구비하고,
    상기 DC 오프셋 보상회로는,
    상기 최종 출력신호를 버퍼링하는 버퍼;
    컷오프(Cut-off) 주파수가 상기 입력신호의 주파수에 따라 가변되며 상기 버퍼의 출력신호를 저역통과 필터링하여 이 출력신호의 DC 전압값을 검출하는 저역통과필터; 및
    상기 DC 전압값을 상기 기준전압과 비교하여 그 비교결과에 따라 상기 보상전압을 발생하는 비교기를 구비하는 것을 특징으로 하는 클로즈드 루프 연산증폭기.
  5. 삭제
  6. 삭제
  7. 제4항에 있어서, 상기 비교기는,
    상기 검출된 DC 전압값을 포지티브 입력단을 통해 수신하는 연산증폭기;
    상기 연산증폭기의 네거티브 입력단과 상기 기준전압 사이에 연결되는 제1저항; 및
    상기 연산증폭기의 네거티브 입력단과 상기 연산증폭기의 출력단 사이에 연결되는 제2저항을 구비하는 것을 특징으로 하는 클로즈드 루프 연산증폭기.
  8. 제4항에 있어서, 상기 제1클로즈드 루프 연산증폭기는,
    상기 보상전압을 포지티브 입력단을 통해 수신하는 연산증폭기;
    상기 연산증폭기의 네거티브 입력단과 상기 입력신호 사이에 연결되는 제1저항; 및
    상기 연산증폭기의 네거티브 입력단과 상기 연산증폭기의 출력단 사이에 연결되는 제2저항을 구비하는 것을 특징으로 하는 클로즈드 루프 연산증폭기.
  9. 제4항에 있어서, 상기 제2클로즈드 루프 연산증폭기는,
    상기 기준전압을 포지티브 입력단을 통해 수신하는 연산증폭기;
    상기 연산증폭기의 네거티브 입력단과 상기 제1클로즈드 루프 연산증폭기의 출력단 사이에 연결되는 제1저항; 및
    상기 연산증폭기의 네거티브 입력단과 상기 연산증폭기의 출력단 사이에 연결되는 제2저항을 구비하는 것을 특징으로 하는 클로즈드 루프 연산증폭기.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제1기준전압을 기준으로 하여 입력신호를 증폭하는 제1클로즈드 루프 연산증폭기 및 제2기준전압을 기준으로 하여 상기 제1클로즈드 루프 연산증폭기의 출력신호를 증폭하여 최종 출력신호를 발생하는 제2클로즈드 루프 연산증폭기를 구비하는 클로즈드 루프 연산증폭기에 대한 DC 오프셋 보상방법에 있어서,
    상기 제2클로즈드 루프 연산증폭기의 출력신호를 버퍼링하는 단계;
    상기 버퍼링된 출력신호를 저역통과 필터링하여 상기 버퍼링된 출력신호의 DC 전압값을 검출하는 단계;
    상기 검출된 DC 전압값을 상기 제2기준전압과 비교하여 그 비교결과에 따라 보상전압을 발생하는 단계; 및
    상기 보상전압을 상기 제1기준전압으로서 상기 제1클로즈드 루프 연산증폭기에 제공하는 단계를 구비하고,
    상기 제2클로즈드 루프 연산증폭기의 출력단과 상기 제1클로즈드 루프 연산증폭기의 입력단 사이에 피드백 루프가 형성되고, 상기 DC 전압값을 검출하는 단계에서 상기 저역통과 필터링시 컷오프(Cut-off) 주파수가 상기 입력신호의 주파수에 따라 가변되는 것을 특징으로 하는 DC 오프셋 보상방법.
  16. 삭제
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