JP2001044770A

JP2001044770A - 増幅回路

Info

Publication number: JP2001044770A
Application number: JP11217480A
Authority: JP
Inventors: Kazuhiro Komatsu; 和弘小松; Keisuke Kido; 啓介木戸
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 1999-07-30
Filing date: 1999-07-30
Publication date: 2001-02-16

Abstract

(57)【要約】【課題】増幅回路が組み込まれたシステムが動作中で
もオフセット補正できるようにし、さらに、オフセット
補正時間を短縮し、補正精度の向上を図る。【解決手段】オペアンプ１を有する増幅回路は、比較
回路３、レベルシフト回路５、及び抵抗Ｒ₃を含む加算
回路からなるオフセット補正回路を備えている。入力信
号Ｓが前記増幅回路で増幅されていないとき、切換え回
路２はオペアンプ１の入力に信号Ｓの中心値Ｅ₀を印加
する。そして比較回路３でオペアンプ１の出力とＥ₀を
比較し、その結果によりカウンタ６は所定時間毎に１カ
ウントし、ＤＡＣ７はそのカウント値に対応するアナロ
グ値を加算回路の抵抗Ｒ₃に供給する。そして、抵抗Ｒ
₃で決まる加算率で所定変化量の補正電圧をオペアンプ
１の入力に加算していくことにより、オフセット補正を
行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅回路が組み込
まれたシステムが動作中でも、オペアンプの出力に発生
するオフセット電圧を補正することができる増幅回路に
関する。

【０００２】

【従来の技術】オペアンプは、今日のエレクトロニクス
分野で欠くことのできない回路素子となっており、差動
アンプにより構成された応用範囲の広い増幅器である。
そして、ほとんどのオペアンプは他の回路素子とともに
ＩＣ化されている。このオペアンプは、差動入力型であ
るため、温度や電源変動等により出力電圧に変動が発生
する。一般に、オペアンプをＤＣアンプとして動作させ
たとき、この出力電圧をゼロにするために必要な入力電
圧をオフセット電圧と呼んでいる。通常、オペアンプを
使用するときには、オフセット電圧を補正するゼロ調整
が行われている。

【０００３】図１は、従来のオペアンプを示している。
このオペアンプ１は、反転増幅回路であり、その利得
は、入力抵抗Ｒ₁及び帰還抵抗Ｒ₂で決まる。そして、
入力信号Ｓの中心値がＥ₀であるため、非反転入力端子
にはバイアス電圧Ｅ₀が印加されている。オペアンプ１
の反転入力ＩＮに中心値Ｅ₀の信号Ｓを入力したときの
出力波形を、図２及び図３に示した。図２においては、
オペアンプ１の反転入力ＩＮに入力される中心値Ｅ₀の
信号Ｓを入力信号ＩＮとして示し、その入力信号ＩＮを
抵抗Ｒ₁、Ｒ₂で決まる利得で増幅した出力信号をＯＵ
Ｔで示している。図２の場合は、出力信号ＯＵＴにオフ
セットが発生していない理想状態を示している。

【０００４】一方、図３の場合は、オペアンプ１に１Ｖ
のオフセットが発生し、出力信号ＯＵＴの中心値が入力
信号ＩＮの中心値から１Ｖずれている状態を示してい
る。ここで、抵抗値がＲ₁＝１ｋΩ、Ｒ₂＝１００ｋΩ
であると、オフセット電圧が１０ｍＶあっても、増幅回
路の利得によって、出力信号ＯＵＴの中心値がバイアス
電圧Ｅ₀から１Ｖずれてしまう状態を示している。

【０００５】

【発明が解決しようとする課題】図３に示したように、
オペアンプ１の持つオフセットが±１０ｍＶであって
も、出力信号の中心値のずれは、１００倍の±１Ｖにな
ってしまう。図１に示した高い利得を有するオペアンプ
では、オペアンプが持つオフセット電圧により出力信号
の中心値がずれ、その結果、出力電圧のダイナミックレ
ンジが減少するという問題がある。

【０００６】出力信号の中心値がずれることによって、
出力ダイナミックレンジが１Ｖ狭まるだけでなく、出力
信号に不要なＤＣ成分が重畳されことになって、オペア
ンプの後段処理に影響を与えている。さらに、図３にも
示されているように、入力信号の大きさによっては出力
信号の一部がカットされてしまい、出力信号に歪みが発
生する問題がある。

【０００７】オペアンプに発生するオフセットに対し
て、オペアンプの非反転入力側のバイアス電圧Ｅ₀を調
整する等の種々の方策が行われていた。しかし、これら
の方策は、オペアンプの使用前に予め調整を行っておく
ものであって、オペアンプの動作中には調整されない。
そこで、本発明は、オペアンプが使用中であっても、出
力信号の中心値のずれを随時調整できるようにするもの
である。

【０００８】

【課題を解決するための手段】そこで、上記の課題を解
決するため、本発明ではオペアンプを含む増幅回路にお
いて、前記オペアンプの直流出力を基準電圧と比較する
比較回路と、前記比較回路の出力信号に基づいて前記オ
ペアンプの入力に直流出力を加算するレベルシフト回路
とを備え、前記増幅回路が入力信号を増幅していない期
間に、前記直流出力の加算することにより前記オペアン
プのオフセット電圧を補正するようにした。

【０００９】

【発明の実施の形態】以下、本発明の実施形態について
説明する。〔第１の実施形態〕第１の実施形態では、オペアンプを
用いた増幅回路において、入力信号の増幅を行わない期
間を有する場合、その期間を利用して、オペアンプに発
生したオフセット電圧を補正するようにした。

【００１０】図４を参照して、増幅回路にオフセット補
正回路を設けた構成を説明する。増幅回路は、オペアン
プ１、入力抵抗Ｒ₁及び帰還抵抗Ｒ₂で構成され、（Ｒ
₁＋Ｒ₂ ）／Ｒ₁の利得を有している。ここで、たと
えば、Ｒ₁＝１ｋΩ、Ｒ ₂＝１００ｋΩとすると、その
利得は、約１００倍となる。そして、オペアンプ１の非
反転入力端子にはバイアス電圧Ｅ₀が印加される。オペ
アンプ１の反転入力端子には、入力抵抗Ｒ₁を介して、
中心値Ｅ₀の入力信号Ｓが入力される。

【００１１】図４の増幅回路では、抵抗Ｒ₁の前段に切
換え回路２が接続されている。この切換え回路２は、オ
ペアンプ１の反転入力端子に、入力信号Ｓとバイアス電
圧Ｅ ₀とのいずれかを入力できるように切り換えらるこ
とができる。なお、切り換え回路２にバイアス電圧Ｅ₀
を備えている。これは、オフセット補正時に、増幅回路
の出力信号中に含まれるオフセット電圧を明確にするた
め、入力信号Ｓの中心値Ｅ₀を模擬するものである。

【００１２】オペアンプ１の出力ＯＵＴには、比較回路
３が接続されており、この比較回路３は、比較器４で構
成され、オペアンプ１の出力が比較器４の反転入力端子
に入力され、そして、非反転入力端子には、比較すべき
バイアス電圧Ｅ₀が印加されている。なお、このバイア
ス電圧Ｅ₀はオペアンプ１の非反転入力端子に入力され
るバイアス電圧又は上記切換え回路２のバイアス電圧と
共通電源であってもよい。

【００１３】比較回路３の出力は、レベルシフト回路５
に入力される。このレベルシフト回路５は、アップダウ
ンカウンタ６及びディジタル・アナログ変換器（ＤＡ
Ｃ）７で構成される。アップダウンカウンタ６は、比較
器４の出力がＨｉであるとき、即ちオペアンプ１の直流
出力がバイアス電圧Ｅ₀より小さいとき、１をアップカ
ウントし、比較器４の出力がＬｏであるとき、即ちオペ
アンプ１の直流出力がバイアス電圧Ｅ₀より大きいと
き、１をダウンカウントする。そして、ＤＡＣ７は、比
較器４の出力に応じたカウント値に対するアナログ値の
信号を出力し、保持指定する。

【００１４】ここで、アップダウンカウンタ６のカウン
ト動作タイミングは、補正タイミング作成部９により調
整される。補正タイミング作成部９は、基本クロック回
路８から出力されるクロック信号を基準にし、カウンタ
６が比較器４の出力に応じて１カウントしてから次に１
カウントするタイミング時間を作成する。そして、この
タイミング時間によってカウンタ６のカウント動作を調
整している。

【００１５】さらに、増幅回路には、付加抵抗Ｒ₃がオ
ペアンプ１の反転入力端子に接続され、オペアンプ１
と、抵抗Ｒ₁、Ｒ₂及びＲ₃とにより、直流電圧に対す
る加算回路を形成している。この加算回路の動作につい
て説明する。オペアンプ１の出力ＯＵＴにオフセット電
圧Ｖが発生しているとすると、オペアンプ１の基準電圧
はＥ₀であるから、抵抗Ｒ₂の両端にはＶの電圧が発生
している。そのため、抵抗Ｒ₂の両端の電圧Ｖに相当す
る電圧を抵抗Ｒ₃に発生させ、オペアンプ１の反転入力
端子に当該電圧を印加すれば、上記出力電圧からオフセ
ット電圧Ｖを無くすことができる。

【００１６】抵抗Ｒ₃に電圧Ｖを発生させるためには、
付加抵抗Ｒ₃にＤＡＣ７のアナログ信号を供給し、オペ
アンプ１の反転入力端子にアナログ値に対応する直流電
圧を付加する。付加抵抗の値は、例えば、Ｒ₃＝１００
ｋΩとしている。この場合、加算率はＲ₂／Ｒ₃＝１で
あるから、直流電圧の大きさをそのまま付加することが
できる。

【００１７】以上のような構成で、オペアンプ１、比較
回路３、レベルシフト回路５及び付加抵抗Ｒ₃により、
オフセット補正回路を形成している。次に、上記増幅器
におるオフセット補正回路の動作について、図５を参照
して説明する。図５において、領域Ａは入力信号Ｓを増
幅している期間を、領域Ｂはオフセット補正中を、そし
て、領域Ｃはオフセット補正を終了して再び入力信号Ｓ
を増幅している期間を示している。

【００１８】図５では、図４に示された増幅器に入力信
号Ｓが入力され、図中の領域Ａにおいて、オペアンプ１
でオフセットが発生していることを示している。領域Ａ
では、中心値であるバイアス電圧Ｅ₀からオフセット電
圧Ｖだけずれたオペアンプ１の出力を示し、中心値Ｅ₀
から＋Ｖずれた場合を信号Ｓ₁、−Ｖずれた場合を信号
Ｓ₂で表している。

【００１９】ここで、時刻ｔ₁に増幅された信号を回路
において使用しないとき、切換え回路２のスイッチが、
増幅回路の入力信号側からバイアス電圧Ｅ₀側に切り換
えられる。そうすると、オペアンプ１は実質的に信号の
増幅動作を停止する領域Ｂに入る。このとき、このバイ
アス電圧をＥ₀としているのは、入力信号のバイアス電
圧がＥ₀であり、オフセットが発生しているかどうかを
判断できるようにするためである。

【００２０】次に、オフセット電圧＋Ｖだけずれた信号
Ｓ₁の場合について説明する。信号時刻ｔ₁において、
オペアンプ１の反転入力端子に電圧Ｅ₀が印加される
と、オペアンプ１の出力ＯＵＴには、（Ｅ₀＋Ｖ）の直
流電圧が出力される。比較器４に（Ｅ₀＋Ｖ）の直流電
圧が入力されると、比較器４は、バイアス電圧Ｅ₀と前
記直流電圧を比較する。このとき、前記直流電圧がバイ
アス電圧Ｅ₀より小さいから、比較器４はＨｉ信号を出
力する。

【００２１】ここで、レベルシフト回路５の動作を説明
する。図２に示されるように、中心値が２．５Ｖである
とすると、図４におけるバイアス電圧Ｅ₀は２．５Ｖに
設定される。そして、レベルシフト回路５のＤＡＣ７が
１０ｂｉｔで構成されているとすると、ＤＡＣ７は５１
２段階のアナログ値を出力できる。そうすると、カウン
タ６のカウント値に応じては最大２．５Ｖを５１２段階
で変更できる。つまり、前述した加算回路の加算率が１
であると、ＤＡＣ７の変化量は１ＬＳＢ（最下位ビッ
ト）で約５ｍＶづつ変更が可能となる。オフセット電圧
が１Ｖであれば、５ｍＶまで小さくできることとなり、
１／２００までオフセットの影響を改善できる。

【００２２】このレベルシフト回路５が、比較器４から
Ｈｉ信号を受けると、カウンタ６が１カウントアップ
し、ＤＡＣ７は５ｍＶに相当するアナログ信号を加算回
路に出力するとともに、その値を保持している。加算回
路において、帰還抵抗Ｒ₂と付加抵抗Ｒ₃とは同じ値と
なっているので、直流電圧は、そのままの値で加算され
る。そのため、レベルシフト回路５のアナログ信号はオ
ペアンプ１の反転入力端子に印加されているので、オペ
アンプ１の直流出力は、１ＬＳＢ、つまり５ｍＶだけ低
下することになる。

【００２３】なお、電圧比較からＤＡＣのカウント値変
化までの時間Ｔ₁は、補正タイミング作成部９で決めら
れ、アンプを含んだ系が安定する時間以上に設定され
る。また、１ＬＳＢの大きさは、ＤＡＣの分解能と加算
回路のゲインで決まるものである。この様にして、オペ
アンプ１の直流出力は時間Ｔ₁毎に１ＬＳＢづつ低下
し、中心値Ｅ₀に近づき、最後に中心値Ｅ₀になる。し
かし、オペアンプ１の直流出力が中心値Ｅ₀に近づき、
ＤＡＣの分解能以下の値になると、比較回路３が比較判
断することができなくなるため、中心値Ｅ₀近傍で１Ｌ
ＳＢの幅で変動することとなる。

【００２４】時刻ｔ₂に入力信号の増幅を行わない期間
である領域Ｂが終わり、切換え回路２のスイッチが入力
信号側に切り換えられると、オペアンプ１がオフセット
補正された状態で動作する領域Ｃが開始される。このと
き、前述したように、オペアンプ１の直流出力は中心値
Ｅ₀近傍で１ＬＳＢの幅で変動しているから、時刻ｔ ₂
のタイミングによっては、１ＬＳＢだけ残る場合もあり
得るが、図４で示した設定条件であると、オフセットの
影響を１／２００まで改善できる。

【００２５】また、オフセット電圧が−Ｖずれた信号Ｓ
₂の場合、そのオフセット補正については、上記した加
算回路が減算となるように動作するものであり、信号Ｓ
₁の場合と同様の手順で行われる。以上のオフセット補
正の手順を、図６のフローチャートを参照して、説明す
る。

【００２６】図４で示した増幅回路において、入力信号
Ｓが増幅処理される領域Ａであるかどうかが判断される
（ステップＳ１）。入力信号Ｓの増幅処理中であると
（Ｙ）、切換え回路２は入力信号側のままであり（ステ
ップＳ２）、オペアンプ１で入力信号Ｓは増幅される
（ステップＳ３）。

【００２７】次に、入力信号Ｓの増幅処理中でない場合
（Ｎ）、切換え回路２はバイアス電圧Ｅ₀側にスイッチ
を切り換え（ステップＳ４）、オペアンプ１に直流電圧
Ｅ₀を出力する。そして、オペアンプ１の出力と比較器
４のバイアス電圧Ｅ₀とが比較され（ステップＳ５）、
オペアンプ１の出力が比較器４のバイアス電圧Ｅ₀より
大きいとき（Ｙ）、ＤＡＣ７の出力値を１ＬＳＢだけ加
算し（ステップＳ６）、そうでないとき（Ｎ）、ＤＡＣ
７の出力値を１ＬＳＢだけ減算する（ステップＳ７）。

【００２８】ステップＳ６又はステップＳ７の処理が終
わると、カウントタイミングＴ₁はアンプを含んだ系が
安定する時間以上に設定されており、そのため次のカウ
ント動作はＴ₁後に行われる（ステップＳ８）。さらに
ステップＳ１に戻り、そのときに入力信号を増幅処理中
でなければ（Ｎ）、オペアンプ１の出力とバイアス電圧
Ｅ₀との比較動作が続行され、オペアンプ１の出力電圧
がバイアス電圧Ｅ₀になるまでこのループが繰り返され
る。

【００２９】しかし、図７に示すように、オフセット補
正の終了に近づいても、中心値Ｅ₀近傍でオフセット電
圧値は１ＬＳＢの幅で変動しているから、その補正がい
つ完了したのか分からない。オフセット電圧Ｖの大きさ
によっては、領域Ｂの期間より短い時間で終わる場合も
ある。そこで、図４に示すように、比較回路３の出力変
化を監視するオフセット補正完了検知部１０を設ける。
この検出部１０は、比較器４の出力がＨｉ又はＬｏかを
検知する。例えば、時間Ｔ₁毎にＨｉ信号が連続すると
きはオフセット補正中であると判断するが、出力Ｈｉか
らＬｏへの変化を繰り返すときはオフセット補正が完了
したものと判断する。そのとき、図７では、時刻ｔ₃に
オフセット補正完了フラグを出力する。そのフラグを参
照すれば、オフセット補正状態を解除したり、オフセッ
ト補正回路の診断を行なったり、また、補正分解能を切
り換えたりするときに便利である。

【００３０】以上のように、第１の実施形態によれば、
オペアンプ１の設定ゲインに影響されることなく、オフ
セット補正を行うことができる。そして、システム的に
動作中に自己補正しているので、温度によるオフセット
変化や、電源電圧の変化による値の変化までも補正する
ことができる。さらに、アナログ回路とディジタル回路
とが混載されているような場合には、上記オフセット補
正回路の実現は非常に容易であり、汎用性が高い。

【００３１】〔第２の実施形態〕第１の実施形態では、
図４において比較回路３のバイアス電圧Ｅ₀は入力信号
Ｓの中心値と同じ値に設定されていた。これは、オペア
ンプ１においてオフセット発生による出力信号の中心値
のずれを補正しようとするものであった。しかし、オペ
アンプがＩＣ回路に組み込まれて使用される場合、当該
オペアンプの後段にある回路の信号処理で、処理すべき
信号の片振幅が不要である場合がある。例えば、オペア
ンプの後段が半波整流回路、ピークホールド回路等であ
る場合には、信号の片振幅側は使われない。

【００３２】そこで、第２の実施形態では、比較回路３
における比較電圧を任意の値に設定することにより、信
号の中心値を任意に変更できるようにした。図８を参照
して、信号の片振幅側を有効に使えるように信号の中心
値を意図的にずらす場合について説明する。入力信号Ｓ
は、図２又は図３で示したものと同様であり、中心値、
即ちバイアス電圧はＥ₀＝２．５Ｖである。第１の実施
形態では、比較回路３の比較電圧を信号Ｓの中心値Ｅ₀
に等しくして、オペアンプの出力信号のオフセット電圧
１Ｖを０Ｖに補正するものである。

【００３３】しかし、第２の実施形態では、比較電圧を
中心値Ｅ₀より高い任意の電圧Ｅ₁に設定しておく。す
るとオペアンプの出力信号の中心値が図示のように、Ｅ
₀より高いＥ₁となる。中心値Ｅ₁より上の信号部分
は、カットされて歪むことになるが、中心値Ｅ₁より下
の信号部分は所定利得で増幅される。よって、オペアン
プの後段にある回路は、図８に示された出力信号のＥ₁
より下側の信号部分を処理することができる。さらに、
比較電圧Ｅ₁をＥ₀より高くしたことにより、図示のＥ
₁より下側の信号部分のダイナミックレンジが拡大され
ることになる。

【００３４】ここで、第２の実施形態における回路構成
について、図９を参照して説明する。図９は、図４に示
された第１の実施形態の回路構成と同様であり、同じ部
分には、同じ符号を付した。図８と図４との回路構成で
異なるところは、比較器４に接続されたバイアス電圧
が、図４ではＥ₀であるのに対し、図８では、Ｅ₁とな
っていることである。

【００３５】図９に示された回路構成による増幅器の動
作手順は、図６に示したフローチャートと同様である。
そして、図９に示された増幅器でも、図５に示されたよ
うに、入力信号Ｓの増幅を行わない期間である領域Ｂに
おいて、図４の増幅器のオフセット補正と同様の信号処
理を行い、出力信号の中心値をＥ₀からＥ₁に変更して
いる。

【００３６】図９に示した増幅回路において、出力信号
の中心値をＥ₀からＥ₁に変更する動作を説明する。例
えば、出力信号の中心値Ｅ₀＝２．５Ｖを任意の電圧４
Ｖに変更する場合を考える。オペアンプ１の直流出力を
４Ｖにするためには、オペアンプ１の反転入力端子の電
圧は切換え回路２のバイアス電圧Ｅ₀によって２．５Ｖ
となっているので、抵抗Ｒ₂の両端には、１．５Ｖの電
位差がなければならない。一方、抵抗Ｒ₂とＲ₃には同
じ電流が流れているので、抵抗Ｒ₂の両端に１．５Ｖの
電圧が発生するようにＤＡＣ７から電流を供給してやれ
ばよい。この様に、付加抵抗Ｒ₃を介してオペアンプ１
の反転入力端子に２．５Ｖの電圧を付加することにな
る。したがって、レベルシフト回路５は２．５Ｖの電圧
を補正することになる。

【００３７】出力信号の中心値に、図３に示されるよう
なバイアス電圧Ｅ₀からのずれＶが発生していても、切
換え回路２のバイアス電圧をＥ₀としているので、抵抗
Ｒ₃の両端電圧を１．５Ｖになるように動作することに
より、出力信号における中心値のずれの補正も含めて補
正される。一方、この実施形態では、比較電圧値Ｅ₁は
固定して説明したが、信号の中心値を補正中に変えるこ
とにより、当該オペアンプを含むシステム動作中に信号
の中心値を変更することが可能である。この場合、比較
器４に接続された比較電圧を可変電圧とすればよい。オ
フセット補正時間＝Ｔ₁×（オフセット電圧）／（１Ｌ
ＳＢ）が領域Ｂの期間内であれば、中心値の変更幅は任
意である。

【００３８】〔第３の実施形態〕第１の実施形態では、
図５に示されるように、時間Ｔ₁内に変化量１ＬＳＢづ
つ増減してオフセット電圧を変更し、出力信号の中心値
をバイアス電圧Ｅ₀に近づけるようにしたものである。
これは、図４に示された増幅器のオフセット補正回路に
示すように、比較器４の出力に応じてカウンタ６が＋１
又は−１づつカウントし、ＤＡＣ７がこのカウントに応
じて１ＬＳＢづつ変化する。そのため、オフセット電圧
の大きさによっては、オフセット補正完了までに時間を
要する。

【００３９】しかしながら、特に、電源投入時や、シス
テムのリセット時等では、オフセット補正を急速に完了
しないと、システムの稼働開始を遅らせる原因となって
しまう。そのため、第３の実施形態では、ＤＡＣ７の変
化量を大きくして、オフセット補正を急速に完了させる
ようにした。

【００４０】第３の実施形態におけるオフセット補正の
イメージを図１０に示す。第３の実施形態は、図４に示
されたオフセット補正回路で行われる。図１０では、オ
フセット電圧Ｖの補正を時刻ｔ₁に開始し、オフセット
電圧Ｖを減らして信号の中心値をＥ₀にするものであ
る。ここでは、時間Ｔ₁内に通常１ＬＳＢづつ変化させ
ていたのを、例えば、ｎＬＳＢづつ変化させている（ｎ
はｎ≧１の整数）。

【００４１】この様に、ＤＡＣ７の変化を大きくするこ
とにより、早くＥ₀近づけている。しかし、この場合、
早くＥ₀近づくことができるが、前述したように、Ｅ₀
近傍に到達しても、ｎＬＳＢの変化幅でしか比較判断さ
れないため、ｎＬＳＢの幅で変動してしまう。それ故、
オフセット電圧Ｖを補正しても、ｎＬＳＢの幅の誤差が
残りうる。

【００４２】そこで、本実施形態では図１０に示すよう
にＥ₀近傍での精度を上げるため、図７で示したものと
同様の手段で、ｎＬＳＢ幅の補正完了フラグを得るよう
にする。そのフラグが得られた時刻ｔ₃に、ＤＡＣ７の
変化量をｎＬＳＢから１ＬＳＢに変える。そうすると、
時刻ｔ₃以降は、オフセット電圧Ｖ´を補正することと
なり、時刻ｔ₃以前より細かい幅で補正することができ
る。

【００４３】よって、ｎＬＳＢの幅は任意であり、ｎを
大きい数にすると、ＤＡＣ７の変化量を大きくでき、Ｅ
₀近傍での精度を上げたことにより多少の時間を要して
も、オフセット電圧Ｖの補正に要する時間は、オフセッ
ト補正全体としては大幅に短縮される。これまでの第３
の実施形態の具体例では、時刻ｔ₁にオフセット補正開
始の最初からＤＡＣ７の出力をｎＬＳＢとして、補正の
時間短縮を図った。それは、Ｅ ₀近傍に到達するまでｎ
ＬＳＢの同じ幅で補正を行っている。しかし、時間Ｔ₁
経過毎のＤＡＣ７の変化量を一定とするのでなく、時間
経過とともにその変化量を増加すれば、補正時間の短縮
を図ることができる。

【００４４】図１１に示すように、前回までのオフセッ
ト補正動作を監視し、ＤＡＣ７の変化量を増加するもの
である。図１１では、３回アップ（又はダウン）が連続
したならば、１を加えて１ＬＳＢを２ＬＳＢに変更し、
さらに、３回アップ（又はダウン）が連続したならば、
２ＬＳＢを３ＬＳＢに変更する。Ｅ₀近傍に到達するま
で１ＬＳＢづつ増加させていく。つまり、図１０の具体
例では、補正電圧がＥ ₀になるまで、ｎＬＳＢを時間Ｔ
₁毎に一定としたが、図１１の具体例では、いくつかの
時間Ｔ₁毎にｎの値を１づつ増加するものである。

【００４５】この具体例では、Ｅ₀近傍に到達したとき
には、ｎが大きな値になっているから、ＤＡＣ７の変化
量ｎＬＳＢは大きな幅となっている。したがって、補正
電圧はＥ₀を大きく越えることになる。そうすると、比
較回路３の出力はＨｉ信号からＬｏ信号に変化する。今
度は、補正電圧がＥ₀を越えた分の電圧を補正するよう
に動作する。このときにも、上記ｎＬＳＢにおけるｎの
値をいくつかの時間Ｔ ₁毎に１づつ増加していく。その
ため、再び補正電圧はＥ₀を越えることになる。よっ
て、このような動作を繰り返して、図１１の曲線ａ（実
線）で示すように、補正目標である電圧Ｅ₀に収斂し、
オフセット電圧補正を完了する。

【００４６】参考のために、時間Ｔ₁毎に１ＬＳＢづつ
でオフセット電圧補正を行う第１の実施形態の補正イメ
ージを図１１の破線ｂで示した。これから、上記具体例
によるオフセット電圧補正の方が第１の実施形態より早
く補正を完了できることが分かる。ところで、上記具体
例では、補正電圧がＥ₀を越えた分の電圧を補正する際
にも、ｎＬＳＢにおけるｎの値をいくつかの時間Ｔ₁毎
に１づつ増加していくようにしたが、変形例として、補
正電圧がＥ₀を越えた分の電圧を補正するときには、Ｄ
ＡＣ７の変化量を１ＬＳＢに戻すようにしてもよい。こ
の補正イメージを、図１１の破線ｃとして示した。この
変形例の場合も、第１の実施形態より早く補正を完了で
きることが分かる。

【００４７】これまでの具体例では、ＤＡＣが時間Ｔ₁
毎にｎＬＳＢづつの変化量を出力することにより、オフ
セット電圧を補正するものであったが、ＤＡＣを逐次比
較方式で動作するようにしてオフセット電圧を補正する
ことができる。この方式によると、まず、補正開始時刻
ｔ₁にＤＡＣの最高位ビットに対応する変化量を出力す
る。次の時間Ｔ₁にその変化量の１／２の変化量を、そ
して、その次の時間Ｔ₁に１／４の変化量を出力する。
以降時間Ｔ₁毎に前回の変化量の１／２を逐次出力して
いく。その都度、各時間Ｔ₁毎にオペアンプ１の出力電
圧と比較電圧Ｅ₀とを比較する。この様にして、オフセ
ット電圧を暫時Ｅ₀に近づけていく。

【００４８】この方式によるオフセット電圧補正によれ
ば、１０ビットＤＡＣであれば、１０回の演算で済み、
大幅に補正時間の短縮を図ることができる。これらの具
体例におけるＤＡＣ７の変化量の変更は、図４におい
て、比較器４の出力に応じたカウンタ６のカウントの仕
方を変えることによって行える。つまり、カウンタ６の
１回のカウント値を、例えば、毎回同じ場合は固定と
し、また、変化させる場合は各回毎に又は所定回毎に１
づつ増加するように設定すればよい。また、逐次比較方
式の場合には、最初の時間Ｔ₁でＤＡＣが最高位ビット
値を出力するカウント値、次の時間Ｔ₁で１／２の変化
量となるカウント値等のようにカウンタ６を設定してお
けばよい。

【００４９】以上のように、第３の実施形態によれば、
急速にシステムを立ち上げる等の場合に、オフセット補
正の時間を大幅に短縮することができる。〔第４の実施形態〕第３の実施形態では、電源投入時
や、システムのリセット時等における急速なオフセット
補正を完了させるために、図４に示されたカウンタ６に
おける１回のカウント値を大きくすることにより補正時
間を短縮していた。

【００５０】そこで、第４の実施形態では、オフセット
補正時間＝Ｔ₁×（オフセット電圧）／（１ＬＳＢ）の
関係を考慮して、図５に示された１ＬＳＢづつ増減する
時間Ｔ₁を短かくすることにより、補正時間を短縮し、
この急速なオフセット補正を実現した。図１２に示され
たオフセット補正イメージ図を参照して、この第４の実
施形態を説明するが、これに用いるオフセット補正回路
は、図４に示されたものと同様である。

【００５１】図１２では、オフセット電圧Ｖについて、
時刻ｔ₁に補正を開始し、オフセット電圧Ｖを減らして
信号の中心値Ｅ₀にするものである。ところで、図５に
示されたオフセット補正イメージ図では、時間Ｔ₁内
に、１ＬＳＢづつ変化させていた。そこで、上記関係を
考慮すると、オフセット補正時間を短縮するには、１Ｌ
ＳＢを変えないのであれば、時間Ｔ₁を短くすればよ
い。よって、第４の実施形態では、この時間Ｔ₁を短く
し、時間Ｔ₂とする。

【００５２】時間Ｔ₁を短かい時間Ｔ₂とするには、図
４に示されたオフセット補正回路において、カウンタ６
のカウントスピードを早くしてやればよい。これは、カ
ウンタ６に接続されている補正タイミング作成部９によ
って行われる。この作成部９でカウンタ６のカウントタ
イミング時間Ｔ₁を調整する。この様にして、時間Ｔ₁
を短くして時間Ｔ₂とすることにより、オフセット補正
時間を短縮することができるが、短い時間Ｔ₂とするこ
とは、オフセット補正回路系の安定時間より短くなる可
能性がある。この場合には、オフセット補正回路系が安
定しないうちに次の時間Ｔ₂の処理が開始されることに
なり、安定しないまま信号の中心値Ｅ₀に近づくことに
なる。この安定性に対処するために、第４の実施形態で
は、図７に示したように、時刻ｔ₃でオフセット補正完
了のフラグを検出する。そして、このフラグが検出され
たら、カウンタ６のカウントスピードを遅くする。つま
り、時間Ｔ₂より長い時間Ｔ₃とする。この時間Ｔ₃の
長さは、時間Ｔ₁と同じであっても、又はさらに長くて
もよい。

【００５３】また、これまで、オフセット電圧Ｖを１Ｌ
ＳＢづつ減らしていたが、オフセット補正時間をさらに
早めるために、この第４の実施形態と上記第３の実施形
態の両方を採用し、ＤＡＣ７の変化量の増加と時間Ｔ₁
の短縮とを共に用いてもよい。〔第５の実施形態〕オフセット補正時間を短縮するため
に、第３及び第４の実施形態では、ＤＡＣ７の変化量の
増加と時間Ｔ₁の短縮とを採用したが、第５の実施形態
では、図４に示されたカウンタ６のカウント初期値をオ
フセット補正電圧付近に設定しておくようにした。

【００５４】図１３のオフセット補正イメージ図を参照
して、第５の実施形態を説明する。そして、この形態に
おけるオフセット補正回路の構成は、図４に示されたも
のと同様である。上記の実施形態では、図中ａで示され
るように、オフセット電圧Ｖを時刻ｔ₁から補正を開始
し、１ＬＳＢ又は数ＬＳＢづつ減少させることにより、
信号の中心値Ｅ₀に近づけるものであるが、第５の実施
形態では、図中ｂで示すように、時刻ｔ₁に補正を開始
する際に、オフセット電圧Ｖより小さい電圧Ｖ′から開
始できるように、レベルシフト回路５を設定しておく。

【００５５】ここで、レベルシフト回路５のカウンタ６
の初期値を（Ｖ−Ｖ′）の大きさに対応するカウント値
に設定しておく。そうすると、カウンタ６はこの設定さ
れた初期値からカウントを開始するから、ＤＡＣ７は時
刻ｔ₁には、（Ｖ−Ｖ′）の大きさのアナログ値を出力
し、保持している。そのため、図４に示す加算回路に
は、既に電圧（Ｖ−Ｖ′）が印加されている。そして、
補正を開始した時刻ｔ₁以降は、電圧Ｖ′を補正し、信
号の中心値Ｅ₀に近づけることになる。

【００５６】よって、電圧（Ｖ−Ｖ′）については、１
ＬＳＢ又は数ＬＳＢづつによる補正を必要としないこと
から、その分、時間を短縮できる。時刻ｔ₁には、予め
電圧Ｖ′を決めておく必要があるが、電圧Ｖ′を任意に
選択してカウンタ６の初期値を（Ｖ−Ｖ′）に対応する
カウント値に予め設定しておいても良いし、また、オペ
アンプ１の直流出力を検出するようにし、オフセット量
の大きさを把握した上で電圧Ｖ′を選択して、カウンタ
６の初期値を（Ｖ−Ｖ′）に対応するカウント値に設定
しても良い。

【００５７】また、この初期値をメモリに記憶するよう
にし、例えば、電源をオンにしたとき、記憶された初期
値を読み出し、カウンタ６に初期値を設定できるように
してもよい。初期値が変更されたときには、メモリの値
も書き換えられるようにする。この様にすれば、電源の
オンの度に設定しなくてよい。〔第６の実施形態〕上記各実施形態では、図４に示され
たオフセット補正回路を基本構成としている。この補正
回路においては、各抵抗値が、それぞれＲ₁＝１ｋΩ、
Ｒ₂＝１００ｋΩ及びＲ₃＝１００ｋΩである例で説明
されている。

【００５８】これらの例によると、前述したように、オ
フセット補正回路で時間Ｔ₁の間に加減できる補正幅
は、１ＬＳＢ＝５ｍＶであった。この幅は、ＤＡＣ７の
１ビットに対応するアナログ値の他に、図４に示された
加算回路の構成要素である抵抗Ｒ₂と抵抗Ｒ₃による加
算率によっても変わるものである。上記実施形態では、
Ｒ₂＝Ｒ₃であって、加算率が１であるから、加算回路
は、オペアンプ１の反転入力端子に５ｍＶを加算する。

【００５９】一方、オフセット補正するにあたって、そ
の変化幅が上記５ｍＶでは精度が十分でない場合もあ
る。そこで、第６の実施形態では、補正可能レンジを犠
牲にしても、補正の分解能を上げて、精度を向上した。
図１４を参照して、第６の実施形態を説明する。図１４
に示された増幅器におけるオフセット補正回路の基本構
成は、図４と変わりなく、図１４中には、同じ部分には
同じ符号を付した。

【００６０】ただ、図１４に示した第６の実施形態の例
は、加算回路における抵抗の重み付けを変えて、加算率
を変更している。付加抵抗Ｒ₃の大きさを、Ｒ₄＝１Ｍ
Ωに換え、加算率は、Ｒ₂／Ｒ₄＝１／１０としてい
る。したがって、第６の実施形態では、補正の分解能は
１／１０に改善される。つまり、１ＬＳＢ＝０．５ｍＶ
となる。

【００６１】ここで示した例では、付加抵抗Ｒ₄の大き
さを１ＭΩのように固定とし、つまり加算率は一定とし
て説明したが、付加抵抗Ｒ₄の大きさを変更できるよう
にしてもよい。付加抵抗Ｒ₄の大きさを変更するには、
要求信号に応じて、アナログスイッチで切り換えるか、
スイッチにより抵抗ショートするか、又は可変抵抗素子
を用いれば、ＩＣ回路中で簡単に行える。

【００６２】この例では、その改善された分、補正可能
レンジは１／１０に制限される。しかし、増幅器として
のゲインが低い場合には、広い補正レンジは不要なの
で、分解能を小さくできるよう付加抵抗Ｒ₄の抵抗値を
大きくし、また、高ゲインの場合は、その抵抗値を小さ
くすることにより補正可能レンジを広げることができ
る。

【００６３】以上、第６の実施形態による補正の分解能
の改善について説明したが、上記各実施形態に第６の実
施形態を組み合わせて、必要なときに分解能を小さくす
ることもできる。〔第７の実施形態〕図１０に示したオフセット補正イメ
ージ図によれば、時刻ｔ₁に補正を開始し、時刻ｔ₃ま
ではｎＬＳＢの変化幅で信号の中心値Ｅ₀に近づけ、時
刻ｔ₃を過ぎると、変化幅を１ＬＳＢに戻してさらに中
心値Ｅ₀に近づけようとするものである。これは、時刻
ｔ₃までを粗補正、時刻ｔ₃以降を微補正とみることが
できる。

【００６４】しかし、時刻ｔ₃以降を微補正としても、
補正完了時には、１ＬＳＢ、即ち５ｍＶ幅の変動が相変
わらず残るものである。そこで、第７の実施形態では、
粗補正と微補正とを別経路で補正し、しかも微補正にお
いては、さらに精度を向上するものである。図１５を参
照して、第７の実施形態におけるオフセット補正回路に
ついて説明する。図１５に示した増幅回路において、図
４で示した部分と同じ部分については同じ符号を付し
た。

【００６５】入力抵抗Ｒ₁及び帰還抵抗Ｒ₂を有するオ
ペアンプ１のオフセットを補正するため、比較回路３、
第１レベルシフト回路１１と第２レベルシフト回路１
２、そして、付加抵抗Ｒ₃とＲ₄が接続されている。こ
こで、比較回路３の出力を受ける第１レベルシフト回路
１１と付加抵抗Ｒ₃とでオフセット補正経路［１］を形
成し、比較回路３の出力を受ける第２レベルシフト回路
１２と付加抵抗Ｒ₄とでオフセット補正経路［２］を形
成する。つまり、オフセット補正回路を２段並列に設け
ている。

【００６６】第１レベルシフト回路１１はアップダウン
カウンタ１３とディジタルアナログ変換器１４とからな
り、そして第２レベルシフト回路１２はアップダウンカ
ウンタ１５とディジタルアナログ変換器１６とからな
る。また、図４と同様に抵抗Ｒ₁、抵抗Ｒ₂、抵抗Ｒ₃
及びオペアンプ１で加算回路を形成するが、図１５で
は、さらに抵抗Ｒ₄が加えられている。各抵抗値は、例
えば、Ｒ₁＝１ｋΩ、Ｒ₂＝１００ｋΩ、Ｒ₃＝１００
ｋΩ、Ｒ₄＝１ＭΩである。そのため、オフセット補正
経路［１］に係る加算率は、Ｒ₂／Ｒ₃＝１であり、オ
フセット補正経路［２］に係る加算率はＲ₂／Ｒ₄＝１
／１０であるように重み付けされる。

【００６７】次に、図１６のオフセット補正イメージ図
を参照して、図１５のオフセット補正回路の動作を説明
する。図１６に示した場合も、オフセット補正を行うと
きは、切換え回路２をバイアス電圧Ｅ₀側に切り換え
る。そして、入力信号が増幅されない期間Ｂが始まる時
刻ｔ₁に、オフセット電圧Ｖの補正を開始する。比較回
路３は、オペアンプ１の出力とバイアス電圧Ｅ₀とを比
較し、Ｈｉ又はＬｏの出力信号を第１及び第２レベルシ
フト回路に出力する。

【００６８】そして、カウンタ１３及び１５は、比較器
４の信号に応じて±１のカウントを行う。ＤＡＣ１４と
１６は、ともに同じビット数、例えば、図４で示したＤ
ＡＣ７と同様に１０ビットとする。そうすると、カウン
タ１３及び１５の出力に応じて、ＤＡＣ１４と１６は１
ＬＳＢのアナログ信号を出力するとともに、そのアナロ
グ値を保持する。

【００６９】カウンタ１３は、補正経路［１］に属し、
付加抵抗Ｒ₃にアナログ値を供給する。補正経路［１］
の加算比率は、１であるので、図５の補正イメージ図で
も説明したように、各抵抗値が上記のようであると、１
ＬＳＢ＝５ｍＶとなる。そこで、補正経路［１］によ
り、オペアンプ１の反転入力端子には、時間Ｔ₁毎に５
ｍＶづつ加算されることになる。

【００７０】一方、カウンタ１５は、補正経路［２］に
属し、付加抵抗Ｒ₄にアナログ値を供給する。ところ
が、補正経路［２］の加算率は、１／１０であるので、
補正経路［１］とは異なり、１ＬＳＢ＝０．５ｍＶとな
る。このため、補正経路［１］と同様に、オペアンプ１
の反転入力端子に、さらに時間Ｔ₁毎に０．５ｍＶづつ
加算されることになる。

【００７１】ここで、時刻ｔ₃において、図７に示され
たようなオフセット補正完了フラグを得て、補正経路
［１］から補正経路［２］に切り換える。そうすると、
時刻ｔ ₃までは、１ＬＳＢ＝５ｍＶであるが、それ以降
は、１ＬＳＢ＝０．５ｍＶとなって、オフセット電圧Ｖ
に対するオフセット補正は、微補正で完了する。また、
時刻ｔ₃まで、補正経路［１］と補正経路［２］の両方
で、オペアンプ１の反転入力端子に加算してもよい。こ
の場合、オペアンプ１の反転入力端子に時間Ｔ₁毎に
５．５ｍＶづつ加算されることになる。そして、時刻ｔ
₃に上記と同様にオフセット補正完了フラグを得て、補
正経路［１］を止め、補正経路［２］のみを動作させれ
ば、オフセット電圧Ｖに対するオフセット補正は、微補
正で完了する。この場合は、それぞれの補正経路を切り
換える場合より、オフセット電圧Ｖに対するオフセット
補正を早く完了できる。

【００７２】さらに、上記具体例では、ＤＡＣ１４及び
ＤＡＣ１６を１０ビットで構成した場合を説明したが、
このＤＡＣを、例えば４ビットで構成して、ＤＡＣの変
動幅をもっと大きくすることにより、オフセット補正を
より早く完了することもできる。〔第８の実施形態〕第７の実施形態では、補正経路
［１］と補正経路［２］とをそれぞれ独立して設けた。
第８の実施形態では、ＤＡＣを粗補正用と微補正用とに
複数独立して設け、アップダウンカウンタを１つにし、
補正経路の切り換えを不要とした。

【００７３】図１７を参照して、第８の実施形態を説明
する。図１７に示された増幅回路におけるオフセット補
正回路の基本構成は、図１５と変わりなく、図１７中に
は、同じ要素には同じ符号を付した。ただ、図１７で
は、独立した２つのＤＡＣを１つのカウンタに上位ビッ
ト側と下位ビット側に分けて接続して点が第７の実施形
態と異なる。

【００７４】比較器４のＨｉ又はＬｏの出力信号は、ア
ップダウンカウンタ１７に入力される。そして、カウン
タ１７の上位ビット側にＤＡＣ１４が接続されて第１レ
ベルシフト回路１１を構成し、カウンタ１７の下位ビッ
ト側にＤＡＣ１６が接続されて第２レベルシフト回路１
２を構成する。その他のオフセット補正回路の構成は、
第７の実施形態と同様である。

【００７５】ここで、図１８を参照して、第８の実施形
態におけるＤＡＣの変化量について説明する。ここで
は、説明の便宜上、４ビットのＤＡＣを１つで構成した
場合ａと、２ビットのＤＡＣを２つで構成した場合ｂと
について模式的に比較して示した。これらの場合におい
て、簡単化のため、加算回路の加算率をいずれも１とし
た。

【００７６】場合ａでは、ＤＡＣが４ビットで構成され
ているから、１ＬＳＢ＝Ｖ／８となり、時間Ｔ₁毎にＶ
／８づつオフセット電圧Ｖを信号の中心値Ｅ₀に補正し
ていく。しかし、カウンタの上位ビットと下位ビットで
は同じ変化量であり、補正値が中心値Ｅ₀に近づいても
変化量はＶ／８である。一方、場合ｂでは、２ビットの
ＤＡＣが、カウンタの上位ビット側と下位ビット側とに
それぞれ分けて接続されている。カウンタが上位ビット
で動作中には、１ＬＳＢ＝Ｖ／４であり、時間Ｔ₁毎に
Ｖ／４づつオフセット電圧Ｖを信号の中心値Ｅ₀に補正
していく。しかし、カウンタが下位ビットに移行すると
きには、オフセット補正電圧はＶ／２になっているの
で、下位ビット側では、このＶ／２の電圧を補正するこ
とになり、下位ビットに対応する２ビットＤＡＣの変化
量は、１ＬＳＢ＝Ｖ／８となる。

【００７７】したがって、場合ａと場合ｂとでは、最終
的に同じ変化量で補正を完了するが、場合ｂは、場合ａ
に比較して、早く補正を完了でき、ＤＡＣを少ない素子
数で実現できる。そこで、図１７に示されたオフセット
補正回路で説明すると、補正経路［１］と補正経路
［２］とは、カウンタ１７を共有し、補正経路［１］の
ＤＡＣ１４は、カウンタ１７の上位ビット側に、そして
補正経路［２］のＤＡＣ１６は、カウンタ１７下位ビッ
ト側にそれぞれ接続されている。

【００７８】図１７に示した例では、図１５と同様に、
補正経路［１］における加算率は１であるので、ＤＡＣ
１４のアナログ出力に対応する変化量がそのままオペア
ンプ１の反転入力端子に印加される。ＤＡＣ１４が、例
えば、２ビットであると、その変化量はＶ／４である。
オフセット補正を開始してからはＤＡＣ１４の変化幅で
補正されていく。

【００７９】さらに補正されて、カウンタ１７の上位ビ
ットから下位ビットに移行するときには、補正電圧はオ
フセット電圧の１／２になっている。そして、カウンタ
１７のカウントが下位ビットに移行すると、オフセット
電圧の１／２を補正することになるから、カウンタ１７
の下位ビット側に接続されたＤＡＣ１６は、例えば、２
ビットならば、Ｖ／８の変化量のアナログ値を出力す
る。

【００８０】しかし、補正経路［２］の加算回路におけ
る加算率は、１／１０となっているから、実際にオペア
ンプ１の反転入力端子に印加される電圧は、時間Ｔ₁毎
にＶ／８０づつ印加される。続いて、ＤＡＣ１６の出力
が時間Ｔ₁毎に変化して信号の中心値Ｅ₀まで補正され
る。以上のように、第８の実施形態によれば、１つのカ
ウンタの上位ビット側と下位ビット側とに独立したＤＡ
Ｃを接続することにより、粗補正と微補正とを切り換え
ることなく連続して行うことができた。しかも、微補正
の精度を向上できる。また、例えば、２つの４ビットＤ
ＡＣと８ビットのカウンタの組み合わせ等にすれば、さ
らにオフセット補正の精度を上げることができる。

【００８１】

【発明の効果】以上、本発明について実施形態別に説明
してきた。本発明では、オフセット補正回路を、比較回
路、アップダウンカウンタ、ディジタルアナログ変換器
及び加算回路で構成したため、各回路要素におけるパラ
メータを変更することにより、オフセット補正の特性を
容易に選択でき、上記各実施形態を種々組み合わせるこ
とが可能であり、オフセット補正時間の短縮、補正精度
の向上を図ることができる。

【００８２】そして、本発明によれば、信号の中心電圧
をオペアンプに入力する切換え回路を接続したので、入
力信号の増幅を行わない期間に、オフセット補正を行う
ことができる。そのため、増幅回路が組み込まれたシス
テムが動作中にオフセット補正することができる。

【図面の簡単な説明】

【図１】一般的な増幅回路を示す。

【図２】図１の増幅回路の入力信号と出力信号の関係を
示す。

【図３】図１の増幅回路の出力信号にオフセットが生じ
ていることを示す。

【図４】本発明の第１の実施形態による増幅回路におけ
るオフセット補正回路の全体構成を示す。

【図５】本発明の第１の実施形態によるオフセット補正
回路の動作タイミングチャートを示す。

【図６】本発明の第１の実施形態による増幅回路のフロ
ーチャートを示す。

【図７】オフセット電圧のオフセット補正イメージ図を
示す。

【図８】本発明の第２の実施形態による入力信号と出力
信号の関係を示す。

【図９】本発明の第２の実施形態による増幅回路におけ
るオフセット補正回路の全体構成を示す。

【図１０】本発明の第３の実施形態による増幅回路にお
けるオフセット補正イメージ図を示す。

【図１１】本発明の第３の実施形態の変形例による増幅
回路におけるオフセット補正イメージ図を示す。

【図１２】本発明の第４の実施形態による増幅回路にお
けるオフセット補正イメージ図を示す。

【図１３】本発明の第５の実施形態による増幅回路にお
けるオフセット補正イメージ図を示す。

【図１４】本発明の第６の実施形態による増幅回路にお
けるオフセット補正回路の全体構成を示す。

【図１５】本発明の第７の実施形態による増幅回路にお
けるオフセット補正回路の全体構成を示す。

【図１６】本発明の第７の実施形態による増幅回路にお
けるオフセット補正イメージ図を示す。

【図１７】本発明の第８の実施形態による増幅回路にお
けるオフセット補正回路の全体構成を示す。

【図１８】本発明の第８の実施形態によるオフセット補
正回路におけるディジタルアナログ変換器の動作イメー
ジ図を示す。

【符号の説明】

１…オペアンプ２…切換え回路３…比較回路５、１１、１２…レベルシフト回路６、１３、１５、１７…アップダウンカウンタ７、１４、１６…ディジタルアナログ変換器（ＤＡＣ）Ｅ₀、Ｅ₁…バイアス電圧Ｒ₁、Ｒ₂、Ｒ₃、Ｒ₄…抵抗Ｖ…オフセット電圧

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Claims

【特許請求の範囲】

【請求項１】入力信号を増幅するオペアンプの入力
に、前記入力信号の代わりに参照基準電圧を供給するこ
とができる増幅回路であって、前記オペアンプの直流出力を基準電圧と比較する比較回
路と、前記比較回路の出力信号に基づいて前記オペアンプの入
力に直流出力を加算するレベルシフト回路とを有し、前記直流出力の加算により前記オペアンプのオフセット
電圧を補正するようにした増幅回路。
【請求項２】前記比較回路の前記基準電圧は前記参照
基準電圧と同じであることを特徴とする請求項１に記載
の増幅回路。
【請求項３】前記比較回路の前記基準電圧は前記参照
基準電圧とは、異なる大きさであることを特徴とする請
求項１に記載の増幅回路。
【請求項４】前記比較回路の出力信号の変化からオフ
セット補正を完了したことを検出することを特徴とする
請求項１に記載の増幅回路。
【請求項５】前記レベルシフト回路は、所定時間毎に
所定幅づつ変化する直流出力を前記オペアンプの入力に
加算することを特徴とする請求項１に記載の増幅回路。
【請求項６】前記所定幅の大きさを変更できることを
特徴とする請求項５に記載の増幅回路。
【請求項７】前記所定幅は、前記所定期間毎に、段階
的に大きくなるように変化すること特徴とする請求項６
に記載の増幅回路。
【請求項８】前記所定幅は、オフセット電圧を補正す
る途中において前記所定幅の大きさより小さい幅に変わ
ることを特徴とする請求項６に記載の増幅回路。
【請求項９】前記所定幅によるオフセット補正後にお
いて、残った前記所定幅のオフセット電圧を、前記所定
幅の大きさより小さい幅で補正することを特徴とする請
求項６に記載の増幅回路。
【請求項１０】前記レベルシフト回路は、所定時間毎
に所定幅づつ変化する直流出力を所定の加算率で前記オ
ペアンプの入力に加算することを特徴とする請求項１に
記載の増幅回路。
【請求項１１】前記加算率を変更することができるこ
とを特徴とする請求項１０に記載の増幅回路。
【請求項１２】前記所定幅づつ変化する直流出力を所
定の加算率で前記オペアンプの入力に加算するとき、前
記加算率を複数の率から選択できることを特徴とする請
求項１１に記載の増幅回路。
【請求項１３】前記所定幅づつ変化する直流出力を前
記オペアンプの入力に加算するとき、前記所定時間の長
さを変更できることを特徴とする請求項５−１２のいず
れか一項に記載の増幅回路。
【請求項１４】前記所定幅でオフセット補正を完了し
た後に、前記所定時間の長さ補正完了前の時間より長く
したことを特徴とする請求項１３に記載の増幅回路。
【請求項１５】前記レベルシフト回路は、前記所定時
間内に前記比較回路の出力信号を受けてカウントするア
ップダウンカウンタ、該カウンタのカウント値に応じた
直流信号を出力するディジタルアナログ変換器、及び前
記直流出力を前記オペアンプの入力に加算する加算回路
を含むことを特徴とする請求項１に記載の増幅回路。
【請求項１６】前記レベルシフト回路は、複数の補正
経路を有し、前記各経路にそれぞれアップダウンカウン
タ及びディジタルアナログ変換器を含んでいることを特
徴とする請求項１５に記載の増幅回路。
【請求項１７】前記複数の補正経路における前記加算
回路の加算率が異なることを特徴とする請求項１６に記
載の増幅回路。
【請求項１８】前記レベルシフト回路は、前記加算回
路の加算率が異なる第１補正経路と第２補正経路を有
し、前記第１補正経路に含まれるディジタルアナログ変
換器がアップダウンカウンタの上位ビット側に、そして
前記第２補正経路に含まれるディジタルアナログ変換器
がアップダウンカウンタの下位ビット側にそれぞれ接続
されていることを特徴とする請求項１６に記載の増幅回
路。
【請求項１９】前記アップダウンカウンタは前記所定
時間の長さを変えることができることを特徴とする請求
項１５に記載の増幅回路。
【請求項２０】前記アップダウンカウンタは前記所定
時間毎のカウント数を変更できることを特徴とする請求
項１５に記載の増幅回路。
【請求項２１】前記アップダウンカウンタは初期値を
設定でき、オフセット補正開始時に前記初期値からカウ
ントを開始することを特徴とする請求項２０に記載の増
幅回路。
【請求項２２】前記初期値は次のオフセット補正のた
めに保持されていることを特徴とする請求項２１に記載
の増幅回路。
【請求項２３】前記ディジタルアナログ変換器は、前
記アップダウンカウンタの出力に応じた異なる変化幅の
アナログ値を出力するこができ、前記所定時間保持する
ことを特徴とする請求項１５に記載の増幅回路。
【請求項２４】前記加算回路は、前記オペアンプの入
力に接続されかつ加算率を決める抵抗を含み、該抵抗値
の大きさを変えることができることを特徴とする請求項
１５に記載の増幅回路。