KR100408688B1

KR100408688B1 - 연산증폭기의 오프셋 전압을 보상하는 회로

Info

Publication number: KR100408688B1
Application number: KR10-2001-0065416A
Authority: KR
Inventors: 조정환
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-10-23
Filing date: 2001-10-23
Publication date: 2003-12-06
Also published as: KR20030034466A

Abstract

신규한 구성의 오프셋 전압 보상 회로가 제공된다. 본 발명에 의한 오프셋 전압 보상 회로는 테스트 모드에서 상기 연산증폭기의 오프셋 전압을 검출하는 오프셋 전압 검출부와, 클록신호에 동기되어 상기 검출된 오프셋 전압을 소정의 기준전압들과 비교함으로써 N 비트의 디지털 코드로 변환하는 비교부와, 상기 디지털 코드를 저장하는 N 비트의 레지스터부와, 상기 저장된 디지털 코드에 따라 상기 연산증폭기 입력단에 흐르는 전류를 보상해주는 디지털/아날로그 변환부를 구비하며, 상기 N 비트의 디지털 코드는 최상위 비트부터 최하위 비트까지 단계적으로 생성되는 것을 특징으로 한다. 전술한 바와 같은 구성의 오프셋 전압 보상 회로는 트랜지스터의 불일치에 의한 오프셋 전압을 연산증폭기 동작 초기에 효과적으로 제거할 수 있다. 또한 잡음에 의해 디지털/아날로그 변환기가 오동작을 일으킬 가능성을 줄일 수 있는 이점이 있다.

Description

연산증폭기의 오프셋 전압을 보상하는 회로{A CIRCUIT FOR COMPENSATING OFFSET VOLTAGE OF AN OPERATIONAL AMPLIFIER}

본 발명은 연산증폭기의 오프셋 전압을 보상하는 회로에 관한 것으로서, 특히 디지털/아날로그 변환기를 이용하여 노이즈 영향 없이 연산증폭기의 동작 초기에 효과적으로 오프셋 전압을 보상할 수 있는 오프셋 전압 보상 회로에 관한 것이다.

연산증폭기의 오프셋 전압을 보상하는 종래의 회로에서는 오프셋 전압의 보상을 위한 디지털 코드 변환시에 RC 발진기를 활성화시켜 연속 근사화 알고리즘 타이밍(successive approximation algorithm timing)을 발생시킴으로써, 연속 근사화 레지스터(successive approximation register)에 디지털 코드를 입력시키는 방식이 사용된다.

그러나 이러한 종래의 오프셋 전압 보상 회로에서는 잡음에 의해 디지털/아날로그 변환기의 동작에 오류가 발생할 가능성이 높고, 고주파수 대역에서 급격히 DC 이득이 감소함으로써 대역폭이 제한되는 문제점이 있다.

따라서 본 발명은 잡음에 의한 동작의 오류 가능성이 없는 오프셋 전압 보상 회로를 제공하는 것을 일 목적으로 한다.

또한 본 발명은 연산증폭기의 동작 초기에 효과적으로 오프셋 전압을 보상할 수 있는 오프셋 전압 보상 회로를 제공하는 것을 다른 목적으로 한다.

도 1은 본 발명에 의한 오프셋 전압 보상 회로의 블록도.

도 2는 본 발명의 일 실시예에 의한 연산증폭기와 오프셋 전압 검출부의 회로도.

도 3은 본 발명의 일 실시예에 의한 비교부와 레지스터부의 연결을 도시한 블록도.

도 4는 본 발명의 일 실시예에 의한 레지스터부를 구성하는 일 레지스터의 회로도.

도 5는 본 발명의 일 실시예에 의한 디지털/아날로그 변환기의 회로도.

전술한 바와 같은 목적을 달성하기 위하여 신규한 구성의 오프셋 전압 보상 회로가 제공된다. 본 발명에 의한 오프셋 전압 보상 회로는 테스트 모드에서 상기 연산증폭기의 오프셋 전압을 검출하는 오프셋 전압 검출부와, 클록신호에 동기되어 상기 검출된 오프셋 전압을 소정의 기준전압들과 비교함으로써 N 비트의 디지털 코드로 변환하는 비교부와, 상기 디지털 코드를 저장하는 N 비트의 레지스터부와, 상기 저장된 디지털 코드에 따라 상기 연산증폭기 입력단에 흐르는 전류를 보상해주는 디지털/아날로그 변환부를 구비하며, 상기 N 비트의 디지털 코드는 최상위 비트부터 최하위 비트까지 단계적으로 생성되는 것을 특징으로 한다.

테스트 진입 모드 로직(test entry mode logic)이 더 구비되는데, 이 테스트 진입 모드 로직은 테스트 모드에서는 상기 연산증폭기의 입력이 접지에 연결되도록 하고 상기 연산증폭기의 출력이 출력단자와 절단되도록 하며, 정상 모드에서는 상기 연산증폭기의 입력이 입력단자에 연결되도록 하고 상기 연산증폭기의 출력이 출력단자에 연결되도록 한다.

레지스터부는 상기 디지털 코드를 저장하는 커패시터와, 테스트 모드에서 턴온 되어 상기 비교부로부터 변환된 디지털 코드를 상기 커패시터에 입력하는 제1 스위치와, 상기 클록신호에 동기되어 상기 커패시터에 저장된 디지털 코드를 상기 디지털/아날로그 변환부로 출력하는 제2 스위치로 이루어진다.

디지털/아날로그 변환부는 상기 디지털 코드의 각 비트에 대해 비트 가중치에 따른 트랜지스터 사이즈를 갖는 전류 미러 구조이다. 상기 디지털 코드의 비트수 N은 디지털/아날로그 변환기의 해상도에 따라 결정된다.

먼저 연산증폭기가 파워업 순차 모드(power-up sequential mode)이거나, 사용자의 개별적 요구가 있는 경우, 테스트 모드로 진입한다. 테스트 모드에서 오프셋 전압 검출 회로를 이용하여 연산증폭기의 오프셋 전압을 검출한다. 클록 카운터를 갖는 비교기를 통해 검출된 오프셋 전압을 디지털 코드로 변환하고, 레지스터에 저장한다. 레지스터에 저장된 디지털 코드를 이용하여 디지털/아날로그 변환기를 제어함으로써 연산증폭기의 입력단에 흐르는 전류를 보상해준다. 이러한 일련의 과정은 외부 클록에 동기되도록 구성된다.

전술한 바와 같은 구성의 오프셋 전압 보상 회로는 트랜지스터의 불일치에 의한 오프셋 전압을 연산증폭기 동작 초기에 효과적으로 제거할 수 있다. 또한 잡음에 의해 디지털/아날로그 변환기가 오동작을 일으킬 가능성을 줄일 수 있는 이점이 있다.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 또는 신호를 가리킨다.

도 1은 본 발명에 의한 오프셋 전압 보상 회로의 블록도이다. 도 1에 도시되어 있는 바와 같이, 본 발명에 의한 오프셋 전압 보상 회로(102)는 오프셋 전압 검출부(104), 비교부(106), 레지스터부(108), 디지털/아날로그 변환부(110)로 이루어진다. 오프셋 전압 보상 회로(102)에 클록 신호를 제공하는 클록 생성 회로(112)가 더 구비된다. 도 1에서 TEST는 연산증폭기(100)가 테스트 모드로 진입하도록 하는 제어신호를, CLK는 클록 생성 회로(112)에서 생성되어 오프셋 보상 회로(102)에 제공되는 클록 신호를 각각 가리킨다.

도 1에서 오프셋 전압 검출부(104)는 테스트 모드에서 연산증폭기(100)의 오프셋 전압을 검출한다. 비교부(106)는 클록신호에 동기되어 검출된 오프셋 전압을 소정의 기준전압들과 비교함으로써 N 비트의 디지털 코드로 변환한다. 레지스터부(108)는 변환된 N 비트의 디지털 코드를 저장한다. 디지털/아날로그 변환부(110)는 레지스터부(108)에 저장된 디지털 코드에 따라 연산증폭기(100) 입력단에 흐르는 전류를 보상한다. N 비트의 디지털 코드는 최상위 비트부터 최하위 비트까지 단계적으로 생성된다. 이러한 일련의 과정은 클록 생성 회로(112)에 의해 제공되는 외부 클록 신호(CLK)에 동기되어 수행된다.

도 2는 본 발명의 일 실시예에 의한 연산증폭기와 오프셋 전압 검출부의 회로도이다. 도 2에서 TEST는 테스트 모드로 진입하도록 제어하는 신호로서, 레벨 하이일 때 연산증폭기(201)와 본 발명에 의한 오프셋 전압 보상 회로는 테스트 모드로 진입하게 된다. #TEST는 TEST와 마찬가지로 테스트 모드로 진입하도록 제어하는 신호로서, TEST와 180°의 위상차를 갖는다. IN+와 IN-는 연산증폭기(201)에 대한 두 입력신호이며, OPAMP_OUTPUT는 연산증폭기(201)의 출력신호이고, Offset_OUTPUT는 오프셋 전압 검출부(205)에 의해 검출된 오프셋 전압이다.

도 2에서 연산증폭기(201)는 2 스테이지로 구성되어 있다. 연산증폭기의 구체적인 구성과 동작은 당업계에 널리 알려져 있고, 본 발명에 의해 새롭게 창작된 것이 아니므로, 이에 대해서는 더 이상 언급하지 않겠다.

연산증폭기(201)의 입력단과 출력단에는 테스트 진입 모드 로직(test entry mode logic : 203)이 구비된다. 입력단에 구비되는 테스트 진입 모드 로직(203a)은 제어신호(TEST)가 하이 레벨(테스트 모드)일 때 트랜지스터(Q1, Q2)의 게이트 전압, 즉 연산증폭기의 입력이 접지에 연결되도록 하고, 제어신호(TEST)가 로우 레벨(정상 모드)일 때 각각 입력단자(IN+, IN-)에 연결되도록 한다. 출력단에 구비되는 테스트 진입 모드 로직(203b)는 제어신호(TEST)가 하이 레벨(테스트 모드)일 때 연산증폭기(201)의 출력노드(N0)가 출력단자(OPAMP_OUTPUT)와 단절되도록 하고, 제어신호(TEST)가 로우 레벨(정상 모드)일 때 연산증폭기(201)의 출력노드(N0)가출력단자(OPAMP_OUTPUT)와 연결되도록 한다. 따라서 제어신호(TEST, #TEST)를 통해 테스트 진입 모드 로직(203)을 제어함으로써 연산증폭기(201)와 본 발명에 의한 오프셋 전압 보상 회로가 테스트 모드로 진입하도록 하여, 전술한 바와 같이 연산증폭기(201)의 오프셋 전압을 검출하여 보상하는 과정이 수행되도록 한다.

제어신호(TEST)는 연산증폭기(201)가 파워업 순차 모드(power-up sequential mode)이거나 사용자의 개별적 요구가 있는 경우 활성화되어(즉, 하이 레벨을 갖게 되어) 연산증폭기를 테스트 모드로 진입시킨다. 이와 같이 연산증폭기(201)가 테스트 모드로 진입한 상태에서 오프셋 전압 검출부(205)를 통해 연산증폭기(201)의 오프셋 전압이 검출되어 신호(Offset_OUTPUT)로서 출력된다.

도 3은 본 발명의 일 실시예에 의한 비교부와 레지스터부의 연결을 도시한 블록도이다. 도 3에는 특히 비교부가 10개의 비교기(CP1, CP2 … CP10)로 이루어지고, 레지스터부가 10개의 레지스트(RG1, RG2 … RG10)로 이루어진 경우로서, 비교부에 의해 10 비트의 디지털 코드(D1, D2 … D10)가 단계적으로 생성되어 10 비트의 레지스터부로 단계적으로 저장되는 것을 도시하고 있다.

먼저 오프셋 전압 검출부를 통해 검출된 오프셋 전압(Offset_OUTPUT1)은 클록 카운터(303)의 클록 신호에 의해 인에이블된 비교기(CP1)에 입력되고, 기준전압 발생부(305)에서 발생된 소정의 기준전압(예를 들어, 1V)과 비교됨으로써 디지털 코드(D1)로 변환된다. 이렇게 생성된 디지털 코드(D1)는 레지스터부의 최상위 비트의 레지스터(RG1)에 저장된다. 레지스터(RG1)에 저장된 디지털 코드(D1)의 값에 따라 도 1과 관련하여 설명한 바와 같이 디지털/아날로그 변환부(110)는 해당 전류를생성하여 연산증폭기(100)의 입력단에 제공함으로써 연산증폭기(100)의 오프셋 전압을 보상한다.

제1 디지털 코드(D1)에 의해 보상된 상태에서 연산증폭기(100)의 오프셋 전압(Offset_OUTPUT2)이 다시 검출된다. 이 오프셋 전압(Offset_OUTPUT2)은 클록 카운터(303)에서 생성된 클록 신호에 의해 비로소 인에이블된 비교기(CP2)로 제공되며, 기준전압 생성부(305)에서 생성된 소정의 기준전압(예를 들어, 0.5V)과 비교됨으로써 디지털 코드(D2)로 변환된다. 이렇게 생성된 디지털 코드(D2)는 다음 상위 비트의 레지스터(RG2)에 저장된다. 이제는 레지스터(RG1, RG2)에 저장된 디지털 코드(D1, D2)의 값에 따라 디지털/아날로그 변환부(110)는 해당 전류를 생성하여 연산증폭기(100)의 입력단에 제공함으로써 연산증폭기(100)의 오프셋 전압을 좀더 정교하게 보상한다. 이러한 과정을 단계적으로 최하위 비트까지 수행함으로써 오프셋 전압을 아주 정교하게 보상할 수 있다.

도 4는 본 발명의 일 실시예에 의한 레지스터부를 구성하는 일 레지스터의 회로도이다. 이러한 레지스터 10개로 도 3에 도시된 바와 같은 레지스터부가 구성되는 것이다. 본 실시예에 의한 레지스터(400)는 도 4에 도시된 바와 같이 N개의 NMOS 트랜지스터로 이루어진다. 도 4에서 DATA는 해당 비교기(CP)로부터 출력되는 신호를, TEST는 테스트 모드로 진입하도록 하는 제어신호를, CLK는 클록 생성 회로(112)에서 생성되어 인가되는 클록 신호를, DCD는 디지털/아날로그 변환기로 제공되는 디지털 코드 신호를 각각 가리킨다.

먼저 제어신호(TEST)가 하이 레벨로 되어 테스트 모드로 진입하면 NMOS 트랜지스터(N1)는 턴온 되며 비교기 출력신호(DATA)는 NMOS 트랜지스터(N2)의 게이트로 제공된다. NMOS 트랜지스터(N2)는 그 드레인과 소오스가 서로 연결되어 있으므로 커패시터와 같이 동작하여 비교기 출력신호(DATA)를 저장하게 된다. 이하 드레인과 소오스가 연결된 NMOS 트랜지스터(N2)를 커패시터(C0)라고 지칭한다. 커패시터(C0)에 저장된 값에 따라 NMOS 트랜지스터(N3)는 턴온 되거나 턴오프 된다. 외부로부터 클록신호(CLK)가 인가되면 NMOS 트랜지스터(N4)는 턴온 되며 커패시터(C0)에 저장된 값에 따라 로우 레벨의 신호를 디지털/아날로그 변환부로 출력하게 된다.

커패시터(C0)는 비교부에서 변환된 디지털 코드를 저장하는 역할을 하며, NMOS 트랜지스터(N1)는 테스트 모드에서 턴온 되는 스위치로서, 비교부로부터 변환된 디지털 코드가 커패시터(C0)에 입력되도록 한다. NMOS 트랜지스터(N4)는 클록신호(CLK)에 동기되어 턴온 되는 스위치로서, 커패시터(C0)에 저장된 디지털 코드가 디지털/아날로그 변환부로 출력되도록 한다. 커패시터(C0)에 저장된 데이터는 파워업 순차 모드 또는 사용자의 개별적 요구에 따라 테스트 모드로 다시 진입하여 새로운 데이터를 다시 전달받을 때까지는 커패시터(C0)에 그대로 저장되어 있다.

도 5는 본 발명의 일 실시예에 의한 디지털/아날로그 변환기의 회로도이다. 도 5에 도시된 바와 같이 본 실시예에 의한 디지털/아날로그 변환기는 저항을 사용하지 않는 캐스코드(cascode) 형태의 전류 미러 구조를 갖는다. 도 5에서 b0, b1 … b9는 레지스터부로부터 전달되어진 10 비트의 디지털 코드를 가리킨다. 이 디지털 코드(b0, b1 … b9)의 값에 따라 스위치(S0, S1 … S9)는 접지 단자 또는 해당 트랜지스터의 드레인 단자에 연결된다.

트랜지스터의 사이즈(W/L)는 비트 가중치에 따라 전류 가중치를 갖도록 설정된다. 예를 들어 최상위 비트(b9)에 대한 트랜지스터는 최하위 비트(b0)에 대한 트랜지스터에 비해 2⁹(=512)배의 사이즈를 갖는다. 이러한 구조는 빠른 속도를 요구하는 최근 추세에 적합한 전류 구동 방식의 디지털/아날로그 변환기이다. 이를 통해 기준전압 1V를 갖는 경우, 약 0.1㎷의 해상도를 가질 수 있으며, 이 값을 전류 형태로 연산증폭기의 입력단에 인가하여 줌으로써 수십㎷에서 수백㎷를 갖는 오프셋 전압이 수십㎶ 이하가 되도록 효과적으로 보상할 수 있다.

본 실시예는 비교부가 10비트의 디지털 코드를 생성하는 경우이나, 연산증폭기에 존재할 수 있는 오프셋 전압의 크기와 디지털/아날로그 변환기의 해상도에 따라 비트수를 임의로 조정할 수 있다. 동작 속도는 클록의 속도에 따라 결정되어 진다.

전술한 바와 같은 구성은 본 발명을 구체적으로 설명하기 위한 실시예일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 상기 구성에 대해 가해질 수 있음을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.

Claims

연산증폭기의 오프셋 전압을 보상하는 회로에 있어서,

테스트 모드에서 상기 연산증폭기의 오프셋 전압을 검출하는 오프셋 전압 검출부와,

클록신호에 동기되어 상기 검출된 오프셋 전압을 소정의 기준전압들과 비교함으로써 N 비트의 디지털 코드로 변환하는 복수개의 비교부와,

상기 복수개의 비교부 각각에 대응하며 상기 디지털 코드를 저장하는 복수개의 N 비트의 레지스터부와,

상기 저장된 디지털 코드에 따라 상기 연산증폭기 입력단에 흐르는 전류를 보상해주는 디지털/아날로그 변환부를 구비하며,

상기 N 비트의 디지털 코드는 최상위 비트부터 최하위 비트까지 단계적으로 생성되는 것을 특징으로 하는 오프셋 전압 보상 회로.
제1항에 있어서,

테스트 모드에서는 상기 연산증폭기의 입력이 접지에 연결되도록 하고 상기 연산증폭기의 출력이 출력단자와 절단되도록 하고, 정상 모드에서는 상기 연산증폭기의 입력이 입력단자에 연결되도록 하고 상기 연산증폭기의 출력이 출력단자에 연결되도록 하는 테스트 진입 모드 로직(test entry mode logic)을 더 구비하는 것을 특징으로 하는 오프셋 전압 보상 회로.
제1항에 있어서,

상기 레지스터부는

상기 디지털 코드를 저장하는 커패시터와,

테스트 모드에서 턴온 되어 상기 비교부로부터 변환된 디지털 코드를 상기 커패시터에 입력하는 제1 스위치와,

상기 클록신호에 동기되어 상기 커패시터에 저장된 디지털 코드를 상기 디지털/아날로그 변환부로 출력하는 제2 스위치를

포함하는 것을 특징으로 하는 오프셋 전압 보상 회로.
제1항에 있어서,

상기 디지털/아날로그 변환부는

상기 디지털 코드의 각 비트에 대해 비트 가중치에 따른 트랜지스터 사이즈를 갖는 전류 미러 구조인 것을 특징으로 하는 오프셋 전압 보상 회로.
제1항에 있어서,

상기 디지털 코드의 비트수 N은 디지털/아날로그 변환기의 해상도에 따라 결정되는 것을 특징으로 하는 오프셋 전압 보상 회로.