KR100575027B1 - 트랜지스터의 문턱전압 변화를 보상한 비교기 및 보상회로 - Google Patents

트랜지스터의 문턱전압 변화를 보상한 비교기 및 보상회로 Download PDF

Info

Publication number
KR100575027B1
KR100575027B1 KR1020040110313A KR20040110313A KR100575027B1 KR 100575027 B1 KR100575027 B1 KR 100575027B1 KR 1020040110313 A KR1020040110313 A KR 1020040110313A KR 20040110313 A KR20040110313 A KR 20040110313A KR 100575027 B1 KR100575027 B1 KR 100575027B1
Authority
KR
South Korea
Prior art keywords
transistor
voltage
signal
comparator
threshold voltage
Prior art date
Application number
KR1020040110313A
Other languages
English (en)
Other versions
KR20050013088A (ko
Inventor
유창식
이균렬
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020040110313A priority Critical patent/KR100575027B1/ko
Publication of KR20050013088A publication Critical patent/KR20050013088A/ko
Application granted granted Critical
Publication of KR100575027B1 publication Critical patent/KR100575027B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1536—Zero-crossing detectors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manipulation Of Pulses (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 비교기에 관한 것으로서, 보다 상세하게는 비교기 내의 트랜지스터의 문턱전압 변화에 따른 오프셋을 보상한 비교기 및 그 보상 회로에 관한 것이다. 본 발명의 바람직한 실시예에 따른 비교기는 제 1 입력단에 입력되는 제 1전압신호와 제 2 입력단에 입력되는 제 2전압신호를 비교하여 그에 상응하는 하나의 전압 신호를 출력하는 비교기에 있어서, 전류신호를 증폭하고 증폭된 전류 신호를 미러링하는 복수개의 트랜지스터와, 트랜지스터 중 적어도 하나에 결합된 문턱전압 보상수단을 포함하여 제 1입력단과 제 2입력단으로부터 입력된 각 전압신호에 상응하는 두 개의 전류신호를 미러링하는 사전 신호 증폭부; 사전 신호 증폭부로부터 출력된 전류신호에 의해 미러링되는 트랜지스터, 수신된 두 개의 전류신호를 증폭 및 비교하기 위한 트랜지스터 및 트랜지스터 중 적어도 하나에 결합된 문턱전압 보상수단을 포함하여 비교된 두 개의 전류신호에 상응하여 두 개의 전압신호를 출력하는 신호 비교부; 신호 비교부로부터 입력된 두 개의 전압 신호에 상응하는 하나의 전압 신호를 출력하는 논리 회로부를 포함한다.
커패시터, 비교기, 문턱전압, TFT, 미러링

Description

트랜지스터의 문턱전압 변화를 보상한 비교기 및 보상회로{A comparator and circuit with compensating each transistor's change of threshold}
도 1a는 종래기술에 따른 Poly-Si TFT를 사용한 비교기의 블록 다이아그램.
도 1b는 종래기술에 따른 Poly-Si TFT를 사용한 비교기의 회로도.
도 2a는 본 발명의 바람직한 일 실시예에 따른 비교기의 회로구조를 나타낸 도면.
도 2b 및 도 2c는 도 1의 일부를 나타낸 도면.
도 2d는 도 2a에 따른 비교기의 작동을 위한 시간에 따른 각 스위치의 상태를 나타낸 타이밍도.
도 3은 본 발명의 바람직한 일 실시예에 따른 비교기와 종래의 비교기의 시뮬레이션 결과를 나타낸 도면.
본 발명은 비교기에 관한 것으로서, 보다 상세하게는 비교기 내의 트랜지스 터의 문턱전압 변화에 따른 오프셋을 보상하기 위하여, 각 트랜지스터의 문턱전압 변화를 보상한 비교기 및 그 보상 회로에 관한 것이다.
1970년대 중반 다결정 실리콘(Polycrystalline Silicon, Poly-Si) 게이트, Metal-Oxide-Semiconductor Very Large-Scale Integration (MOS VLSI) Technology가 개발된 이후 다결정 실리콘 박막은 실리콘 집적 회로 기술에 핵심적 역할을 하였다. 다결정 실리콘 소자들은 기존의 실리콘 웨이퍼 위뿐 아니라 절연체나 투명한 유리와 같은 기판에도 만들 수 있기 때문에 LSI에 사용되는 이상 그 응용 범위가 확대된다고 할 수 있다. 하지만, Poly-Si TFT(Thin Film Transistor)는 불균일한 그레인 바운더리(grain boundary)로 인해 트랜지스터를 온/오프 시키기 위한 전압인 문턱전압(threshold voltage)의 미스매치(mismatch)가 심하고 낮은 이동도 때문에 회로를 구현하는 데에는 많은 어려움이 따른다. 특히, 아날로그 회로의 많은 경우에 큰 문턱전압의 변화는 회로의 오동작 및 출력의 왜곡을 발생시키게 되는데, 비교기의 경우 큰 오프셋(offset)전압으로 인하여 잘 동작하지 않을 수가 있다.
도 1a는 종래기술에 따른 Poly-Si TFT를 사용한 비교기의 블록 다이아그램을 나타낸 것이고, 도 1b는 비교기의 회로도이다. 도 1a 및 도 1b에 따른 비교기는 증폭부(110), 비교부(130), 논리 회로부(150)로 구성된다.
증폭부(110)는 입력되는 두 개의 전압신호를 증폭하여 전류신호로 출력하며, 비교부(130)는 입력된 전류신호를 서로 비교하여 이에 상응하는 전압신호를 출력하고, 논리 회로부(150)는 입력되는 두 개의 전압신호에 상응하여 하나의 전압신호를 출력한다.
도 1a 및 도 1b를 참조하면, Poly-Si TFT의 문턱전압이 미스매치를 가지게 되면,
Figure 112004060591223-pat00001
,
Figure 112004060591223-pat00002
에 대한 출력인
Figure 112004060591223-pat00003
,
Figure 112004060591223-pat00004
가 제대로 된 값을 가질 수가 없게 된다. 마찬가지로 비교부(130)에서도 입력
Figure 112004060591223-pat00005
,
Figure 112004060591223-pat00006
에 대한 출력인
Figure 112004060591223-pat00007
,
Figure 112004060591223-pat00008
역시 본래의 값에서 벗어나게 된다. 따라서 증폭부(110), 비교부(130), 논리 회로부(150)를 각각 거치면서 회로 전체 출력에서의 오프셋은 더욱더 커지게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 문턱전압의 변화로 인해 발생되는 출력에서의 오프셋을 보상할 수 있는 비교기를 제공하는 것이다.
또한, 스위치를 사용하여 독립적으로 각 트랜지스터의 문턱전압 변화를 보상할 수 있는 비교기를 제공함에 그 목적이 있다.
또한, 미러링을 수행하는 두 개의 트랜지스터에 대해 동시에 보상을 수행하는 비교기 및 보상회로를 제공함에 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 바람직한 일측면에 따르면, 제 1 입력단에 입력되는 제 1전압신호와 제 2 입력단에 입력되는 제 2전압신호를 비교하여 그에 상응하는 하나의 전압 신호를 출력하는 비교기에 있어서, 전류신호를 증폭하고 증폭된 전류 신호를 미러링하는 복수개의 트랜지스터와, 상기 트랜지스터 중 적어도 하나에 결합된 문턱전압 보상수단을 포함하여 상기 제 1입력단과 제 2입력단으로부터 입력된 각 전압신호에 상응하는 두 개의 전류신호를 미러링하는 사전 신호 증폭부; 상기 사전 신호 증폭부로부터 출력된 전류신호에 의해 미러링되는 트랜지스터, 수신된 두 개의 전류신호를 증폭 및 비교하기 위한 트랜지스터 및 상기 트랜지스터 중 적어도 하나에 결합된 문턱전압 보상수단을 포함하여 비교된 두 개의 전류신호에 상응하여 두 개의 전압신호를 출력하는 신호 비교부; 상기 신호 비교부로부터 입력된 두 개의 전압 신호에 상응하는 하나의 전압 신호를 출력하는 논리 회로부를 포함하는 오프셋을 보상한 비교기를 제공한다.
여기서, 상기 보상수단은 상기 트랜지스터의 일단과 연결되는 전원부; 상기 전원부 및 상기 트랜지스터의 게이트와 일단이 연결되고 다른 일단은 접지와 연결되는 커패시터; 및 상기 커패시터에 검출기간 동안에는 상기 트랜지스터의 문턱전압과 동일한 전압을 형성하고, 구동시에는 상기 트랜지스터의 게이트로 상기 전압을 인가하는 수단을 포함할 수 있다. 또한, 상기 트랜지스터의 게이트로 문턱전압만큼의 전압을 인가하는 수단은 상기 전원부와 연결되는 경로에 위치하고 상기 커패시터에 전압을 인가하기 위해 제1 검출기간 동안 닫히는 제1스위치; 상기 인가된 전압을 상기 문턱전압만큼 방전하기 위해 접지와 연결되는 경로에 위치하여 제1 및 제2 검출기간 동안 닫히는 제2스위치; 및 상기 비교기의 구동을 위해 구동기간 동안 닫히는 제3스위치를 포함할 수 있다. 또한, 상기 보상수단은 상기 사전 신호 증 폭부와 상기 신호 비교부의 각 트랜지스터마다 구비될 수 있다.
또한, 미러링을 수행하는 트랜지스터 및 상기 트랜지스터로부터 미러링되는 트랜지스터의 보상수단은 일단이 접지와 연결된 상기 두 개의 트랜지스터의 각 다른 일단과 연결되는 전원부; 상기 미러링을 수행하는 트랜지스터의 문턱전압과 동일한 전압을 형성하기 위해 상기 전원부와 연결되며, 다른 일단에 상기 트랜지스터의 게이트와 연결되는 제1커패시터; 상기 미러링되는 트랜지스터의 문턱전압과 동일한 전압을 형성하기 위해 상기 전원부와 연결되며, 다른 일단에 상기 트랜지스터의 게이트와 연결되는 제2커패시터; 및 상기 두 개의 커패시터 사이의 전류 경로와 전원부의 연결을 위한 스위치를 포함하되, 미러링을 수행하는 트랜지스터쌍을 동시에 보상하는 것을 특징으로 한다.
여기서, 상기 트랜지스터는 Poly-Si TFT가 사용될 수 있다.
본 발명의 바람직한 다른 일측면에 따르면, 미러링 하는 제1트랜지스터; 미러링 되는 제2트랜지스터; 일단이 접지와 연결된 상기 제1트랜지스터 및 상기 제2트랜지스터의 각 다른 일단과 연결되는 전원부; 상기 제1트랜지스터의 문턱전압과 동일한 전압을 형성하기 위해 상기 전원부와 연결되며, 다른 일단에 상기 제1트랜지스터의 게이트와 연결되는 제1커패시터; 상기 제2트랜지스터의 문턱전압과 동일한 전압을 형성하기 위해 상기 전원부와 연결되며, 다른 일단에 상기 제2트랜지스터의 게이트와 연결되는 제2커패시터; 및 상기 두 개의 커패시터 사이의 전류 경로에 상기 전원부를 연결하기 위한 스위치를 포함하는 트랜지스터의 문턱전압 보상회 로가 제공된다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타내며 이에 대한 중복되는 설명은 생략하기로 한다.
도 2a는 본 발명의 바람직한 일 실시예에 따른 비교기의 회로구조를 나타낸 도면이다. 도 2a에 따른 비교기는 사전 신호 증폭부(210), 신호 비교부(230), 논리 회로부(250)를 포함한다.
사전 신호 증폭부(210)는 두 개의 전압신호를 입력받아 증폭하여 두 개의 전류신호를 출력한다. 신호 비교부(230)는 두 개의 전류신호를 입력받아 서로 비교하고, 그 결과에 상응하는 두 개의 전압신호를 출력한다. 여기서, 사전 신호 증폭부(210) 및 신호 비교부(230)는 복수개의 트랜지스터를 포함하며, 각 트랜지스터에는 문턱전압의 변화에 무관한 드레인 전류를 생성하기 위한 보상부가 구비된다. 여기서 보상부는 커패시터, 스위치 및 전원부를 포함하여 구성된다. 또한 본 발명에 따른 트랜지스터는 TFT를 포함하는 모든 증폭용 소자를 포함하며, 이하 Poly-Si TFT를 예로 들어 설명한다.
논리 회로부(250)는 두 개의 전압신호를 입력받아 이에 상응하는 하나의 전압신호를 출력한다. 여기서, 논리 회로부(250)는 공정 파라미터와 동작조건 변화에 의한 로직 문턱전압의 변화를 네거티브 피드백을 통해 바이어스 전압을 안정화시키 는 셀프-바이어스 구조로 되어있어 내부에 위치한 TFT의 문턱전압에 대한 보상이 불필요하다.
도 2a를 참조하면, 문턱전압 변화에 대하여 보상하는 부분을 두 가지로 나눌 수 있다. N1, N2와 같이 미러링 되지 않는 부분과 N3에서 N4, P1에서 P2 및 P3에서 P4로 미러링(mirroring)되는 부분으로 나눌 수 있다.
도 2b 및 도 2c는 도 1의 일부를 나타낸 도면으로써, 도 2b는 미러링 되지 않는 N1의 TFT에 대한 보상부를 나타낸 것이고, 도 2c는 P1에서 P2로 미러링 되는 부분에 보상부가 포함된 것을 나타낸 것이다.
도 2b에 따르면, 커패시터 C5는 스위치 c를 통해
Figure 112004060591223-pat00009
(전원)와 연결되고, 스위치 a를 통해 접지와 연결되며, 스위치 b를 통해 입력단자 In1과 연결된다. 즉, 미러링 되지 않는 TFT는 각각 보상부를 두어 개별적으로 보상한다.
도 2c에 따르면, 미러링 되는 두 개의 TFT 사이의 미러링 되는 경로에 위치한 두 개의 커패시터에는 하나의 스위치를 이용하여
Figure 112004060591223-pat00010
(전원)와 연결된다. 즉, P1(제1트랜지스터)에서 P2(제2트랜지스터)로 미러링 되는 경로의 커패시터 C1과 C2를 살펴보면, 커패시터 C1과 C2가 미러링 되는 경로에 스위치 a가 연결되어 있고, 스위치 a는
Figure 112004060591223-pat00011
와 연결되어 있다. 따라서, 커패시터 C1, C2는
Figure 112004060591223-pat00012
로부터 방출되는 전하를 같은 스위치 a를 통해 입력받는다. 이는
Figure 112004060591223-pat00013
와 연결되는 스위치의 개수를 줄일 수 있는 효과뿐만 아니라, 하나의 스위치에 의해 동시에 동작하기 때문에 미러링에 따른 오차를 줄일 수 있는 효과도 제공한다.
도 2d는 도 2a에 따른 비교기의 작동을 위한 시간에 따른 각 스위치의 상태를 나타낸 타이밍도이다. T1 및 T2는 커패시터에 트랜지스터의 문턱전압과 동일한 전압을 인가하기 위한 검출 기간이며, T3은 비교기가 구동되는 구동 기간이다.
이하, 도 2a 내지 도 2d를 참조하여 본 발명에 따른 비교기의 동작절차를 설명한다.
도 2a 내지 도 2d를 참조하면, 먼저 T1(제 1검출기간) 동안에는 스위치 a와 c는 닫혀있고 스위치 b는 열려있는 상태로써, 각 커패시터의 일단은
Figure 112004060591223-pat00014
에 연결되고 다른 일단은 접지에 연결되므로 커패시터에는
Figure 112004060591223-pat00015
만큼의 전압이 형성된다.
T2(제 2검출기간) 동안에는 스위치 a만 닫혀있음으로써, TFT의
Figure 112004060591223-pat00016
가 문턱전압보다 크지 않게 되면 TFT가 오프(off)되므로, TFT와 연결된 커패시터에 저장되어 있던
Figure 112004060591223-pat00017
의 전압은 문턱전압(
Figure 112004060591223-pat00018
)까지 하강한다. 즉, T1-T2의 검출 기간 동안에는 각 TFT의 게이트 쪽에 있는 커패시터에는 문턱전압만큼이 형성된 다.
T3의 구동 기간 동안에는 스위치 b만 닫혀있음으로써, 커패시터에 저장되어 있던 전하가 TFT의 게이트로 입력된다. 그러므로, TFT의 드레인 전류
Figure 112004060591223-pat00019
는 다음의 수식과 같이 나타낼 수 있다.
Figure 112004060591223-pat00020
Figure 112004060591223-pat00021
문턱전압과 동일한 크기의 전압이 커패시터에 생성되어 TFT의 게이트로 입력됨으로써, 문턱전압의 값에 상관없이
Figure 112004060591223-pat00022
값에 의해 드레인 전류가 생성된다. 따라서, TFT의 드레인 전류는 문턱전압의 변화에 상관없이 생성되고, 그에 따라 비교기의 오프셋은 보상된다.
도 3은 본 발명의 바람직한 일 실시예에 따른 비교기와 종래의 비교기의 시뮬레이션 결과를 나타낸 도면이다.
도 3에 따르면, NTFT와 PTFT의 문턱전압은 각각 0.68V와 -2.8V이며 TFT 각각에 ±0.3V의 문턱전압 변화를 주었을 때, 본 발명에 따라 문턱전압 변화를 보상한 비교기(310)와, 종래의 비교기(330))에 따른 각 오프셋 전압의 차이를 알 수 있다. 종래의 비교기(330)에 따른 오프셋 전압은 825mV이며, 본 발명에 따라 문턱전압 변화를 보상한 비교기의 경우에는 97mV의 오프셋 전압을 가짐을 알 수 있다.
상술한 바와 같이 본 발명에 따른 트랜지스터의 문턱전압의 변화를 보상한 비교기는 비교기내의 트랜지스터에서 발생되는 문턱전압의 변화로 인한 오프셋에 대해서 보상할 수 있는 효과가 있다.
또한, 전류를 미러링 시키는 트랜지스터에 대해 커패시터 2개와 스위치를 사용하여 2개의 트랜지스터의 문턱전압을 함께 보상할 수 있는 비교기 및 그 보상회로를 제공할 수 있는 효과도 있다.
또한, 스위치를 사용하여 독립적으로 각 트랜지스터의 문턱전압 변화를 보상할 수 있는 비교기를 제공 할 수 있는 효과도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야에서 통산의 지식을 가진 자라면 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 제 1 입력단에 입력되는 제 1전압신호와 제 2 입력단에 입력되는 제 2전압신호를 비교하여 그에 상응하는 하나의 전압 신호를 출력하는 비교기에 있어서,
    전류신호를 증폭하고 증폭된 전류 신호를 미러링하는 복수개의 트랜지스터와, 상기 트랜지스터 중 적어도 하나에 결합된 문턱전압 보상수단을 포함하여 상기 제 1입력단과 제 2입력단으로부터 입력된 각 전압신호에 상응하는 두 개의 전류신호를 미러링하는 사전 신호 증폭부;
    상기 사전 신호 증폭부로부터 출력된 전류신호에 의해 미러링되는 트랜지스터, 수신된 두 개의 전류신호를 증폭 및 비교하기 위한 트랜지스터 및 상기 트랜지스터 중 적어도 하나에 결합된 문턱전압 보상수단을 포함하여 비교된 두 개의 전류신호에 상응하여 두 개의 전압신호를 출력하는 신호 비교부;
    상기 신호 비교부로부터 입력된 두 개의 전압 신호에 상응하는 하나의 전압 신호를 출력하는 논리 회로부
    를 포함하는 오프셋을 보상한 비교기.
  2. 제 1항에 있어서, 상기 보상수단은
    상기 트랜지스터의 일단과 연결되는 전원부;
    상기 전원부 및 상기 트랜지스터의 게이트와 일단이 연결되고 다른 일단은 접지와 연결되는 커패시터; 및
    상기 커패시터에 검출기간 동안에는 상기 트랜지스터의 문턱전압과 동일한 전압을 형성하고, 구동시에는 상기 트랜지스터의 게이트로 상기 전압을 인가하는 수단
    을 포함하는 것을 특징으로 하는 오프셋을 보상한 비교기.
  3. 제 2항에 있어서, 상기 트랜지스터의 게이트로 문턱전압만큼의 전압을 인가하는 수단은
    상기 전원부와 연결되는 경로에 위치하고 상기 커패시터에 전압을 인가하기 위해 제1 검출기간 동안 닫히는 제1스위치;
    상기 인가된 전압을 상기 문턱전압만큼 방전하기 위해 접지와 연결되는 경로에 위치하여 제1 및 제2 검출기간 동안 닫히는 제2스위치; 및
    상기 비교기의 구동을 위해 구동기간 동안 닫히는 제3스위치를 포함하는 것을 특징으로 하는 오프셋을 보상한 비교기.
  4. 제 1항에 있어서,
    상기 보상수단은 상기 사전 신호 증폭부와 상기 신호 비교부의 각 트랜지스터마다 구비되는 것을 특징으로 하는 오프셋을 보상한 비교기.
  5. 제 1항에 있어서,
    미러링을 수행하는 트랜지스터 및 상기 트랜지스터로부터 미러링되는 트랜지스터의 보상수단은
    일단이 접지와 연결된 상기 두 개의 트랜지스터의 각 다른 일단과 연결되는 전원부;
    상기 미러링을 수행하는 트랜지스터의 문턱전압과 동일한 전압을 형성하기 위해 상기 전원부와 연결되며, 다른 일단에 상기 트랜지스터의 게이트와 연결되는 제1커패시터;
    상기 미러링되는 트랜지스터의 문턱전압과 동일한 전압을 형성하기 위해 상기 전원부와 연결되며, 다른 일단에 상기 트랜지스터의 게이트와 연결되는 제2커패시터; 및
    상기 두 개의 커패시터 사이의 전류 경로와 전원부의 연결을 위한 스위치
    를 포함하되, 미러링을 수행하는 트랜지스터쌍을 동시에 보상하는 것을 특징으로 하는 오프셋을 보상한 비교기.
  6. 제 1항 내지 제5항 중 어느 한 항에 있어서,
    상기 트랜지스터는 Poly-Si TFT인 것을 특징으로 하는 오프셋을 보상한 비교 기.
  7. 미러링 하는 제1트랜지스터;
    미러링 되는 제2트랜지스터;
    일단이 접지와 연결된 상기 제1트랜지스터 및 상기 제2트랜지스터의 각 다른 일단과 연결되는 전원부;
    상기 제1트랜지스터의 문턱전압과 동일한 전압을 형성하기 위해 상기 전원부와 연결되며, 다른 일단에 상기 제1트랜지스터의 게이트와 연결되는 제1커패시터;
    상기 제2트랜지스터의 문턱전압과 동일한 전압을 형성하기 위해 상기 전원부와 연결되며, 다른 일단에 상기 제2트랜지스터의 게이트와 연결되는 제2커패시터; 및
    상기 두 개의 커패시터 사이의 전류 경로에 상기 전원부를 연결하기 위한 스위치
    를 포함하는 트랜지스터의 문턱전압 보상회로.
KR1020040110313A 2004-12-22 2004-12-22 트랜지스터의 문턱전압 변화를 보상한 비교기 및 보상회로 KR100575027B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040110313A KR100575027B1 (ko) 2004-12-22 2004-12-22 트랜지스터의 문턱전압 변화를 보상한 비교기 및 보상회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040110313A KR100575027B1 (ko) 2004-12-22 2004-12-22 트랜지스터의 문턱전압 변화를 보상한 비교기 및 보상회로

Publications (2)

Publication Number Publication Date
KR20050013088A KR20050013088A (ko) 2005-02-02
KR100575027B1 true KR100575027B1 (ko) 2006-04-28

Family

ID=37224775

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040110313A KR100575027B1 (ko) 2004-12-22 2004-12-22 트랜지스터의 문턱전압 변화를 보상한 비교기 및 보상회로

Country Status (1)

Country Link
KR (1) KR100575027B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217692A (ja) 2001-01-23 2002-08-02 Nec Corp 電圧比較器
JP2003008407A (ja) 2001-06-22 2003-01-10 Matsushita Electric Ind Co Ltd オフセット補償機能付きコンパレータおよびオフセット補償機能付きｄ／ａ変換装置
KR20030034466A (ko) * 2001-10-23 2003-05-09 주식회사 하이닉스반도체 연산증폭기의 오프셋 전압을 보상하는 회로
JP2004120102A (ja) 2002-09-24 2004-04-15 Matsushita Electric Ind Co Ltd 差動回路のオフセット調整方法、オフセット調整機能をもつ差動回路
KR20040070970A (ko) * 2003-02-05 2004-08-11 주식회사 하이닉스반도체 직류 오프셋 전압을 제거할 수 있는 반도체 집적회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217692A (ja) 2001-01-23 2002-08-02 Nec Corp 電圧比較器
JP2003008407A (ja) 2001-06-22 2003-01-10 Matsushita Electric Ind Co Ltd オフセット補償機能付きコンパレータおよびオフセット補償機能付きｄ／ａ変換装置
KR20030034466A (ko) * 2001-10-23 2003-05-09 주식회사 하이닉스반도체 연산증폭기의 오프셋 전압을 보상하는 회로
JP2004120102A (ja) 2002-09-24 2004-04-15 Matsushita Electric Ind Co Ltd 差動回路のオフセット調整方法、オフセット調整機能をもつ差動回路
KR20040070970A (ko) * 2003-02-05 2004-08-11 주식회사 하이닉스반도체 직류 오프셋 전압을 제거할 수 있는 반도체 집적회로

Also Published As

Publication number Publication date
KR20050013088A (ko) 2005-02-02

Similar Documents

Publication Publication Date Title
US20080180174A1 (en) Output buffer with a controlled slew rate offset and source driver including the same
US7903078B2 (en) Data driver and display device
US7358946B2 (en) Offset cancel circuit of voltage follower equipped with operational amplifier
US8049214B2 (en) Degradation correction for finFET circuits
KR100790977B1 (ko) 출력편차가 개선된 출력버퍼 및 이를 구비한평판표시장치용 소오스 드라이버
JP2011172066A (ja) 演算増幅器、並びに、それを用いた表示パネルドライバ及び表示装置
US7068105B2 (en) Low-voltage differential amplifier
US7626428B2 (en) Buffer circuit with reduced power consumption
US5440272A (en) Differential amplifier
JP5765274B2 (ja) アナログスイッチ
US7414441B2 (en) Output buffer circuit
US5994960A (en) High speed switched op-amp for low supply voltage applications
US8988146B1 (en) Voltage amplifier for capacitive sensing devices using very high impedance
KR100575027B1 (ko) 트랜지스터의 문턱전압 변화를 보상한 비교기 및 보상회로
US8022945B2 (en) Operational amplifier with constant offset and apparatus comprising such as operational amplifier
US20060119399A1 (en) Differential circuits
KR100922926B1 (ko) 액정표시장치의 구동장치 및 그 구동방법
JP2006174294A (ja) ドライバ回路、シフトレジスタ及び液晶駆動回路
KR20060041927A (ko) 액정 디스플레이의 구동 장치
US6636073B2 (en) Semiconductor integrated circuit
JP2004145350A (ja) 本体バイアス回路を備えたレベル・シフタ
CN114690843A (zh) 一种低功耗的mos管温度传感器电路
US7304595B2 (en) Current output circuit
KR100712158B1 (ko) 반도체 집적 회로 및 오피앰프 회로
US6566934B1 (en) Charge cancellation circuit for switched capacitor applications

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110411

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee