JP2002217692A - 電圧比較器 - Google Patents
電圧比較器Info
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Abstract
(57)【要約】
【課題】 ヒステリシス幅の温度依存性を極めて小さく
した電圧比較器を提供する。 【解決手段】 本発明の電圧比較器１０は、差動増幅器
１１と能動負荷不整合化回路１２と出力回路１３とから
なる電圧比較回路部１４と、バイアス回路１５とからな
り、差動増幅器１１の能動負荷を不整合化させることに
よってヒステリシス特性をもたせたものである。そし
て、差動増幅器１１の定電流源Ｉ１を構成するトランジ
スタＭ７のゲートにバイアス電圧ＶＢを供給するバイア
ス回路１５が設けられている。バイアス回路１５は、ト
ランジスタＭ７と同じｐチャネル型のトランジスタＭ１
１を定電流源とするカレントミラ−回路によってバイア
ス電圧ＶＢを供給するとともに、バイアス電圧ＶＢの温
度特性がトランジスタＭ７のしきい値電圧ＶＴＰの温度
特性を補償する特性に設定されている。
した電圧比較器を提供する。 【解決手段】 本発明の電圧比較器１０は、差動増幅器
１１と能動負荷不整合化回路１２と出力回路１３とから
なる電圧比較回路部１４と、バイアス回路１５とからな
り、差動増幅器１１の能動負荷を不整合化させることに
よってヒステリシス特性をもたせたものである。そし
て、差動増幅器１１の定電流源Ｉ１を構成するトランジ
スタＭ７のゲートにバイアス電圧ＶＢを供給するバイア
ス回路１５が設けられている。バイアス回路１５は、ト
ランジスタＭ７と同じｐチャネル型のトランジスタＭ１
１を定電流源とするカレントミラ−回路によってバイア
ス電圧ＶＢを供給するとともに、バイアス電圧ＶＢの温
度特性がトランジスタＭ７のしきい値電圧ＶＴＰの温度
特性を補償する特性に設定されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ヒステリシス特性
を備えた電圧比較器に関し、詳しくは広い温度範囲に渡
って一定のヒステリシス幅が得られるようにした電圧比
較器に関する。
を備えた電圧比較器に関し、詳しくは広い温度範囲に渡
って一定のヒステリシス幅が得られるようにした電圧比
較器に関する。
【０００２】
【従来の技術】図７は、特開昭６３-２６３９１０号公
報に開示された、この種の従来の電圧比較器を示す回路
図である。以下、この図面に基づき説明する。
報に開示された、この種の従来の電圧比較器を示す回路
図である。以下、この図面に基づき説明する。
【０００３】従来の電圧比較器７０は、差動増幅器１１
と能動負荷不整合化回路１２と出力回路１３とからな
る。すなわち、電圧比較器７０は、電流源Ｉ１（トラン
ジスタＭ７），Ｉ２、ＭＯＳ差動トランジスタＭ１，Ｍ
２、能動負荷ＭＯＳトランジスタＭ３，Ｍ４、二段目ソ
ース接地増幅トランジスタＭ６及びＣＭＯＳインバータ
ＩＮＶ１からなり、ヒステリシス電圧発生用にトランジ
スタＭ５がトランジスタＭ４と並列にゲート端子のみト
ランスファーゲートのスイッチＳＷ１を介して接続され
ている。端子２は反転入力端子である。端子１は、正転
入力端子であり、例えば図示しない抵抗Ｒ１とＲ２とに
よって電源端子４，５間の分割電圧が基準電圧ＶＲＥＦ
として与えられている。
と能動負荷不整合化回路１２と出力回路１３とからな
る。すなわち、電圧比較器７０は、電流源Ｉ１（トラン
ジスタＭ７），Ｉ２、ＭＯＳ差動トランジスタＭ１，Ｍ
２、能動負荷ＭＯＳトランジスタＭ３，Ｍ４、二段目ソ
ース接地増幅トランジスタＭ６及びＣＭＯＳインバータ
ＩＮＶ１からなり、ヒステリシス電圧発生用にトランジ
スタＭ５がトランジスタＭ４と並列にゲート端子のみト
ランスファーゲートのスイッチＳＷ１を介して接続され
ている。端子２は反転入力端子である。端子１は、正転
入力端子であり、例えば図示しない抵抗Ｒ１とＲ２とに
よって電源端子４，５間の分割電圧が基準電圧ＶＲＥＦ
として与えられている。
【０００４】今、入力電圧ＶＩＮが端子２に加わり端子
１の電圧より低い場合は、出力端子３の電圧は高レベル
である。入力電圧ＶＩＮが端子１の基準電圧ＶＲＥＦを
越えると、出力端子３の電圧は低レベルとなりトランス
ファーゲート・スイッチＳＷ１がオンし、トランジスタ
Ｍ４とトランジスタＭ５とが並列に接続される。逆に、
入力電圧ＶＩＮが基準電圧ＶＲＥＦより高い電圧から下
がってくると、能動負荷の電流ミラー比が大きくなって
いるので、トランジスタＭ６はなかなかオンしない。入
力電圧ＶＩＮが基準電圧ＶＲＥＦよりさらに電圧Ｖ２だ
け下がった所でようやくトランジスタＭ６がオン、ＣＭ
ＯＳインバータＩＮＶ１がオフ、トランスファゲート・
スイッチＳＷ１がオフし、出力端子３は高レベルとな
る。すなわち、電圧Ｖ２の分のオフセット電圧が発生し
たことになる。
１の電圧より低い場合は、出力端子３の電圧は高レベル
である。入力電圧ＶＩＮが端子１の基準電圧ＶＲＥＦを
越えると、出力端子３の電圧は低レベルとなりトランス
ファーゲート・スイッチＳＷ１がオンし、トランジスタ
Ｍ４とトランジスタＭ５とが並列に接続される。逆に、
入力電圧ＶＩＮが基準電圧ＶＲＥＦより高い電圧から下
がってくると、能動負荷の電流ミラー比が大きくなって
いるので、トランジスタＭ６はなかなかオンしない。入
力電圧ＶＩＮが基準電圧ＶＲＥＦよりさらに電圧Ｖ２だ
け下がった所でようやくトランジスタＭ６がオン、ＣＭ
ＯＳインバータＩＮＶ１がオフ、トランスファゲート・
スイッチＳＷ１がオフし、出力端子３は高レベルとな
る。すなわち、電圧Ｖ２の分のオフセット電圧が発生し
たことになる。
【０００５】つまり、入力電圧ＶＩＮが低レベルから上
昇して基準電圧ＶＲＥＦに達すると出力電圧ＶＯＵＴ
は、低レベルになる。逆の場合は、入力電圧ＶＩＮが基
準電圧（ＶＲＥＦ−Ｖ２）になったところで、出力電圧
ＶＯＵＴは反転して高レベルになる。こうして電圧Ｖ２
分のヒステリシス幅が得られる。
昇して基準電圧ＶＲＥＦに達すると出力電圧ＶＯＵＴ
は、低レベルになる。逆の場合は、入力電圧ＶＩＮが基
準電圧（ＶＲＥＦ−Ｖ２）になったところで、出力電圧
ＶＯＵＴは反転して高レベルになる。こうして電圧Ｖ２
分のヒステリシス幅が得られる。
【０００６】ここで電圧Ｖ２の値は次のようにして求め
られる。図７でＶＩＮが（ＶＴＨ−Ｖ２）に下がった
時、トランジスタＭ１，Ｍ２のドレイン電流ＩＤ１，Ｉ
Ｄ２は、ミラー比を１：ｎ、ＭＯＳトランジスタのしき
い値電圧をＶＴ、トランジスタＭ１のゲート・ソース間
電圧をＶＧ１、電流源Ｉ１の電流値をＩＯで表わすと次
のようになる。 ＩＤ１＝（β／２）（ＶＧ１−ＶＴ）２ ・・・ （１） ＩＤ２＝ｎ・ＩＤ１ ・・・ （２） ＝（β／２）（ＶＧ１＋Ｖ２−ＶＴ）２ ・・・ （３） ＩＯ＝ＩＤ１＋ＩＤ２ ・・・ （４） ただし、 β＝Ｋ×（Ｗ／Ｌ）１ ・・・ （５） Ｋは導電型で決まる定数、Ｗはチャネル幅、Ｌはチャネ
ル長である。サフィックス“１”はトランジスタＭ１の
ものであることを表わす。
られる。図７でＶＩＮが（ＶＴＨ−Ｖ２）に下がった
時、トランジスタＭ１，Ｍ２のドレイン電流ＩＤ１，Ｉ
Ｄ２は、ミラー比を１：ｎ、ＭＯＳトランジスタのしき
い値電圧をＶＴ、トランジスタＭ１のゲート・ソース間
電圧をＶＧ１、電流源Ｉ１の電流値をＩＯで表わすと次
のようになる。 ＩＤ１＝（β／２）（ＶＧ１−ＶＴ）２ ・・・ （１） ＩＤ２＝ｎ・ＩＤ１ ・・・ （２） ＝（β／２）（ＶＧ１＋Ｖ２−ＶＴ）２ ・・・ （３） ＩＯ＝ＩＤ１＋ＩＤ２ ・・・ （４） ただし、 β＝Ｋ×（Ｗ／Ｌ）１ ・・・ （５） Ｋは導電型で決まる定数、Ｗはチャネル幅、Ｌはチャネ
ル長である。サフィックス“１”はトランジスタＭ１の
ものであることを表わす。
【０００７】（１）、（３）、（４）より Ｖ２＝√｛２ＩＯ／β（ｎ＋１）｝×｛√ｎ−１｝ ・・・ （６） となり、ｎ，ＩＯ，βを決めればヒステリシス幅Ｖ２を
設定できる。
設定できる。
【０００８】このままではＩＯ，βのばらつきによって
ヒステリシス幅は大きく変動するので、電流源Ｉ１とし
て、ＭＯＳトランジスタＭ１，Ｍ２と同導電型のＭＯＳ
トランジスタＭ７を図７のようにして使用する。電源端
子４，５間の電源電圧をＶＤＤとすれば、 ＩＯ＝（Ｋ／２）×（Ｗ／Ｌ）７×（ＶＤＤ−ＶＴ）２ ・・・ （７） となる。（６）、（７）より Ｖ２＝（ＶＤＤ−ＶＴ）√［｛１／（ｎ＋１）｝×（Ｗ／Ｌ）１／（Ｗ／Ｌ ）７］×｛√ｎ−１｝ ・・・ （８） ≒ＶＤＤ√［｛１／（ｎ＋１）｝×（Ｗ／Ｌ）１／（Ｗ／Ｌ）７］×｛ √ｎ−１｝ ・・・ （９） となる。
ヒステリシス幅は大きく変動するので、電流源Ｉ１とし
て、ＭＯＳトランジスタＭ１，Ｍ２と同導電型のＭＯＳ
トランジスタＭ７を図７のようにして使用する。電源端
子４，５間の電源電圧をＶＤＤとすれば、 ＩＯ＝（Ｋ／２）×（Ｗ／Ｌ）７×（ＶＤＤ−ＶＴ）２ ・・・ （７） となる。（６）、（７）より Ｖ２＝（ＶＤＤ−ＶＴ）√［｛１／（ｎ＋１）｝×（Ｗ／Ｌ）１／（Ｗ／Ｌ ）７］×｛√ｎ−１｝ ・・・ （８） ≒ＶＤＤ√［｛１／（ｎ＋１）｝×（Ｗ／Ｌ）１／（Ｗ／Ｌ）７］×｛ √ｎ−１｝ ・・・ （９） となる。
【０００９】ＶＤＤ>>ＶＴの場合、ヒステリシス幅Ｖ２
を表す（８）式は（９）式のように近似できる。ここ
で、ｎは、ＭＯＳトランジスタＭ４，Ｍ５のＷ／Ｌの和
とＭＯＳトランジスタＭ３のＷ／Ｌとの比であるので、
比精度が十分である。したがって、（９）式における変
動要因は、電源端子４，５間の電源電圧ＶＤＤのみであ
り、例えば±５％程度に押えられる。したがって、電源
電圧ＶＤＤと、基準電圧形成用直列抵抗の抵抗比と、ト
ランスファゲートとしてのＭＯＳトランジスタのオン抵
抗とが変動要因であった一般の電圧比較器に比べて、電
圧比較器７０によれば著しく精度が向上する。
を表す（８）式は（９）式のように近似できる。ここ
で、ｎは、ＭＯＳトランジスタＭ４，Ｍ５のＷ／Ｌの和
とＭＯＳトランジスタＭ３のＷ／Ｌとの比であるので、
比精度が十分である。したがって、（９）式における変
動要因は、電源端子４，５間の電源電圧ＶＤＤのみであ
り、例えば±５％程度に押えられる。したがって、電源
電圧ＶＤＤと、基準電圧形成用直列抵抗の抵抗比と、ト
ランスファゲートとしてのＭＯＳトランジスタのオン抵
抗とが変動要因であった一般の電圧比較器に比べて、電
圧比較器７０によれば著しく精度が向上する。
【００１０】
【発明が解決しようとする課題】電圧比較器のヒステリ
シス幅は、入力電圧や基準電圧に混入する雑音のレベル
によってその値が決められる。電圧比較器の誤動作を防
ぐためには、予想される雑音レベル以上のヒステリシス
幅を設定することが必要である。しかし、ヒステリシス
幅が大きすぎると、電圧比較器の出力を反転させる二つ
の判定電圧の差が必要以上に大きくなってしまうので、
判定電圧に精度が要求される場合に問題となる。
シス幅は、入力電圧や基準電圧に混入する雑音のレベル
によってその値が決められる。電圧比較器の誤動作を防
ぐためには、予想される雑音レベル以上のヒステリシス
幅を設定することが必要である。しかし、ヒステリシス
幅が大きすぎると、電圧比較器の出力を反転させる二つ
の判定電圧の差が必要以上に大きくなってしまうので、
判定電圧に精度が要求される場合に問題となる。
【００１１】一般的にヒステリシス幅は、電圧比較器を
構成する素子の温度特性に基づく温度依存性をもつ。し
たがって、ヒステリシス幅を設定をする際には、最もヒ
ステリシス幅が小さくなる温度のときに、必要なヒステ
リシス幅を確保しておかなければならない。しかし、広
い温度範囲で使うような場合には、温度によっては必要
以上のヒステリシス幅がついてしまうため、前述した問
題が生じることがある。
構成する素子の温度特性に基づく温度依存性をもつ。し
たがって、ヒステリシス幅を設定をする際には、最もヒ
ステリシス幅が小さくなる温度のときに、必要なヒステ
リシス幅を確保しておかなければならない。しかし、広
い温度範囲で使うような場合には、温度によっては必要
以上のヒステリシス幅がついてしまうため、前述した問
題が生じることがある。
【００１２】図７に示す電圧比較器では、ゲート電圧を
電源電圧ＶＳＳでバイアスしたＭＯＳトランジスタを差
動増幅器のバイアス電流源として使うことによって、そ
のヒステリシス幅がＭＯＳトランジスタサイズ、電源電
圧ＶＤＤだけで決定されるため、精度良くヒステリシス
幅を設定できるという特徴がある。しかし、近年のＭＯ
Ｓトランジスタの微細化に伴うＬＳＩの電源電圧ＶＤＤ
の低電圧化が進むと、（９）式のような近似式は成り立
たない。このときヒステリシス幅Ｖ２は（８）式で表さ
れ、しきい値電圧ＶＴの影響が無視できなくなる。この
ため、広い温度範囲で使用するような用途の場合、しき
い値電圧ＶＴの温度依存性のため、ヒステリシス幅が変
動するという欠点があった。
電源電圧ＶＳＳでバイアスしたＭＯＳトランジスタを差
動増幅器のバイアス電流源として使うことによって、そ
のヒステリシス幅がＭＯＳトランジスタサイズ、電源電
圧ＶＤＤだけで決定されるため、精度良くヒステリシス
幅を設定できるという特徴がある。しかし、近年のＭＯ
Ｓトランジスタの微細化に伴うＬＳＩの電源電圧ＶＤＤ
の低電圧化が進むと、（９）式のような近似式は成り立
たない。このときヒステリシス幅Ｖ２は（８）式で表さ
れ、しきい値電圧ＶＴの影響が無視できなくなる。この
ため、広い温度範囲で使用するような用途の場合、しき
い値電圧ＶＴの温度依存性のため、ヒステリシス幅が変
動するという欠点があった。
【００１３】
【発明の目的】そこで、本発明の目的は、ヒステリシス
幅の温度依存性を極めて小さくした電圧比較器を提供す
ることにある。
幅の温度依存性を極めて小さくした電圧比較器を提供す
ることにある。
【００１４】
【課題を解決するための手段】本発明に係る電圧比較器
は、差動増幅器の能動負荷を不整合化させることによっ
てヒステリシス特性をもたせたものである。そして、差
動増幅器の第一の定電流源を構成する第一の電界効果ト
ランジスタのゲートにバイアス電圧を供給するバイアス
回路が設けられている。このバイアス回路は、第一の電
界効果トランジスタと同じ導電型の第二の電界効果トラ
ンジスタを第二の定電流源とするカレントミラ−回路に
よってバイアス電圧を供給するとともに、バイアス電圧
の温度特性が第一の電界効果トランジスタのしきい値電
圧の温度特性を補償する特性に設定されている。
は、差動増幅器の能動負荷を不整合化させることによっ
てヒステリシス特性をもたせたものである。そして、差
動増幅器の第一の定電流源を構成する第一の電界効果ト
ランジスタのゲートにバイアス電圧を供給するバイアス
回路が設けられている。このバイアス回路は、第一の電
界効果トランジスタと同じ導電型の第二の電界効果トラ
ンジスタを第二の定電流源とするカレントミラ−回路に
よってバイアス電圧を供給するとともに、バイアス電圧
の温度特性が第一の電界効果トランジスタのしきい値電
圧の温度特性を補償する特性に設定されている。
【００１５】また、第一の電界効果トランジスタのしき
い値電圧の温度係数が負の値であるとき、バイアス回路
が供給するバイアス電圧の温度係数を正の値とした、と
してもよい。
い値電圧の温度係数が負の値であるとき、バイアス回路
が供給するバイアス電圧の温度係数を正の値とした、と
してもよい。
【００１６】バイアス回路は、第二の電界効果トランジ
スタと同じ導電型の第三の電界効果トランジスタと、第
二の電界効果トランジスタと反対の導電型の第四及び第
五の電界効果トランジスタとを備え、第二の電界効果ト
ランジスタは、ソースが第一の電位に固定され、ゲート
が第二の電位に固定され、ドレインが第四の電界効果ト
ランジスタのドレインに接続され、第三の電界効果トラ
ンジスタは、ソースが第一の電位に固定され、ゲートと
ドレインとが接続され、ドレインが第五の電界効果トラ
ンジスタのドレインに接続され、第四の電界効果トラン
ジスタは、ソースが第二の電位に固定され、ゲートとド
レインとが接続され、第五の電界効果トランジスタは、
ソースが第二の電位に固定され、ゲートが第四の電界効
果トランジスタのゲートに接続され、第三の電界効果ト
ランジスタのゲート電圧がバイアス電圧となる、として
もよい。
スタと同じ導電型の第三の電界効果トランジスタと、第
二の電界効果トランジスタと反対の導電型の第四及び第
五の電界効果トランジスタとを備え、第二の電界効果ト
ランジスタは、ソースが第一の電位に固定され、ゲート
が第二の電位に固定され、ドレインが第四の電界効果ト
ランジスタのドレインに接続され、第三の電界効果トラ
ンジスタは、ソースが第一の電位に固定され、ゲートと
ドレインとが接続され、ドレインが第五の電界効果トラ
ンジスタのドレインに接続され、第四の電界効果トラン
ジスタは、ソースが第二の電位に固定され、ゲートとド
レインとが接続され、第五の電界効果トランジスタは、
ソースが第二の電位に固定され、ゲートが第四の電界効
果トランジスタのゲートに接続され、第三の電界効果ト
ランジスタのゲート電圧がバイアス電圧となる、として
もよい。
【００１７】このとき、第一の電界効果トランジスタの
導電型がｐチャネル型であり、第一の電位が第二の電位
よりも高い、としてもよい。又は、第一の電界効果トラ
ンジスタの導電型がｎチャネル型であり、第一の電位が
第二の電位よりも低い、としてもよい。
導電型がｐチャネル型であり、第一の電位が第二の電位
よりも高い、としてもよい。又は、第一の電界効果トラ
ンジスタの導電型がｎチャネル型であり、第一の電位が
第二の電位よりも低い、としてもよい。
【００１８】更に、電界効果トランジスタがＭＯＳトラ
ンジスタである、としてもよい。
ンジスタである、としてもよい。
【００１９】換言すると、本発明は、差動増幅器の能動
負荷を構成する一組の電界効果トランジスタの整合性を
あえて外すことによってヒステリシス特性を実現するタ
イプの電圧比較器において、初段の差動増幅器の入力用
電界効果トランジスタと同電導型の電界効果トランジス
タを飽和領域で定電流源として動作させ、その定電流を
カレントミラー回路で二回折り返した電流を差動増幅器
のバイアス電流とすることを特徴としている。
負荷を構成する一組の電界効果トランジスタの整合性を
あえて外すことによってヒステリシス特性を実現するタ
イプの電圧比較器において、初段の差動増幅器の入力用
電界効果トランジスタと同電導型の電界効果トランジス
タを飽和領域で定電流源として動作させ、その定電流を
カレントミラー回路で二回折り返した電流を差動増幅器
のバイアス電流とすることを特徴としている。
【００２０】定電流源として動作する電界効果トランジ
スタで決まる定電流を第一のカレントミラー回路で折り
返したあと、さらに第二のカレントミラー回路で折り返
す。このとき、電界効果トランジスタに流れる定電流を
差動増幅器のバイアス電流としている。このバイアス回
路は、電圧比較器のヒステリシス幅がもつ正の温度特性
をちょうど打ち消すように働く。そのため、広い温度範
囲に渡って精度良いヒステリシス幅を有する電圧比較器
を実現することができる。
スタで決まる定電流を第一のカレントミラー回路で折り
返したあと、さらに第二のカレントミラー回路で折り返
す。このとき、電界効果トランジスタに流れる定電流を
差動増幅器のバイアス電流としている。このバイアス回
路は、電圧比較器のヒステリシス幅がもつ正の温度特性
をちょうど打ち消すように働く。そのため、広い温度範
囲に渡って精度良いヒステリシス幅を有する電圧比較器
を実現することができる。
【００２１】
【発明の実施の形態】図１は、本発明に係る電圧比較器
の第一実施形態を示す回路図である。以下、この図面に
基づき説明する。ただし、図７と同じ部分は同じ符号を
付すことにより説明を省略する。
の第一実施形態を示す回路図である。以下、この図面に
基づき説明する。ただし、図７と同じ部分は同じ符号を
付すことにより説明を省略する。
【００２２】本実施形態の電圧比較器１０は、差動増幅
器１１と能動負荷不整合化回路１２と出力回路１３とか
らなる電圧比較回路部１４と、バイアス回路１５とから
なり、差動増幅器１１の能動負荷を不整合化させること
によってヒステリシス特性をもたせたものである。そし
て、差動増幅器１１の定電流源Ｉ１を構成するトランジ
スタＭ７のゲートにバイアス電圧ＶＢを供給するバイア
ス回路１５が設けられている。バイアス回路１５は、ト
ランジスタＭ７と同じｐチャネル型のトランジスタＭ１
１を定電流源とするカレントミラ−回路によってバイア
ス電圧ＶＢを供給するとともに、バイアス電圧ＶＢの温
度特性がトランジスタＭ７のしきい値電圧ＶＴＰの温度
特性を補償する特性に設定されている。
器１１と能動負荷不整合化回路１２と出力回路１３とか
らなる電圧比較回路部１４と、バイアス回路１５とから
なり、差動増幅器１１の能動負荷を不整合化させること
によってヒステリシス特性をもたせたものである。そし
て、差動増幅器１１の定電流源Ｉ１を構成するトランジ
スタＭ７のゲートにバイアス電圧ＶＢを供給するバイア
ス回路１５が設けられている。バイアス回路１５は、ト
ランジスタＭ７と同じｐチャネル型のトランジスタＭ１
１を定電流源とするカレントミラ−回路によってバイア
ス電圧ＶＢを供給するとともに、バイアス電圧ＶＢの温
度特性がトランジスタＭ７のしきい値電圧ＶＴＰの温度
特性を補償する特性に設定されている。
【００２３】バイアス回路１５は、トランジスタＭ１１
と同じｐチャネル型のトランジスタＭ８と、トランジス
タＭ１１と異なるｎチャネル型のトランジスＭ９，Ｍ１
０とを備えている。トランジスタＭ１１は、ソースが正
電源電圧ＶＤＤに固定され、ゲートが負電源電圧ＶＳＳ
に固定され、ドレインがトランジスタＭ１０のドレイン
に接続されている。電界効果トランジスタＭ８は、ソー
スが正電源電圧ＶＤＤに固定され、ゲートとドレインと
が接続され、ドレインがトランジスタＭ９のドレインに
接続されている。トランジスタＭ１０は、ソースが負電
源電圧ＶＳＳに固定され、ゲートとドレインとが接続さ
れている。トランジスタＭ９は、ソースが負電源電圧Ｖ
ＳＳに固定され、ゲートがランジスタＭ１０のゲートに
接続されている。そして、トランジスタＭ８のゲート電
圧がバイアス電圧ＶＢとなる。
と同じｐチャネル型のトランジスタＭ８と、トランジス
タＭ１１と異なるｎチャネル型のトランジスＭ９，Ｍ１
０とを備えている。トランジスタＭ１１は、ソースが正
電源電圧ＶＤＤに固定され、ゲートが負電源電圧ＶＳＳ
に固定され、ドレインがトランジスタＭ１０のドレイン
に接続されている。電界効果トランジスタＭ８は、ソー
スが正電源電圧ＶＤＤに固定され、ゲートとドレインと
が接続され、ドレインがトランジスタＭ９のドレインに
接続されている。トランジスタＭ１０は、ソースが負電
源電圧ＶＳＳに固定され、ゲートとドレインとが接続さ
れている。トランジスタＭ９は、ソースが負電源電圧Ｖ
ＳＳに固定され、ゲートがランジスタＭ１０のゲートに
接続されている。そして、トランジスタＭ８のゲート電
圧がバイアス電圧ＶＢとなる。
【００２４】トランジスタＭ７を流れる定電流をＩ１と
おくと、電圧比較器１０の動作は「従来の技術」で述べ
た通りである。ここで、Ｓ１＝Ｓ２、Ｓ３＝Ｓ４、Ｌ３
＝Ｌ ４＝Ｌ５とすると、ヒステリシス幅ＶＨＩＳは、 ＶＨＩＳ＝Ｃ×（２×Ｉ１／Ｋ’１）１／２ ・・・（１０） となる。ここで、Ｃは Ｃ＝｛（Ｓ４＋５）１／２−（Ｓ３）１／２｝／｛（Ｓ１）１／２×（Ｓ４＋ ５ ＋Ｓ３）１／２｝ ・・・ （１１） であり、ＭＯＳトランジスタのＷ／Ｌ比のみで決まる値
である。ただし、Ｓ４＋ ５＝（Ｗ４＋Ｗ５）／Ｌ４、Ｓ
３＝Ｗ３／Ｌ３、Ｓ１＝Ｗ１／Ｌ１で、ＬはＭＯＳトラ
ンジスタのゲート長、Ｗはゲート幅であり、下付き文字
はトランジスタ番号を示す。また、Ｋ’１は、入力ＭＯ
ＳトランジスタＭ１の移動度μＰとゲート容量ＣＯＸと
で決まるプロセスパラメータであり、 Ｋ’１＝μＰ×ＣＯＸ ・・・（１２） である。
おくと、電圧比較器１０の動作は「従来の技術」で述べ
た通りである。ここで、Ｓ１＝Ｓ２、Ｓ３＝Ｓ４、Ｌ３
＝Ｌ ４＝Ｌ５とすると、ヒステリシス幅ＶＨＩＳは、 ＶＨＩＳ＝Ｃ×（２×Ｉ１／Ｋ’１）１／２ ・・・（１０） となる。ここで、Ｃは Ｃ＝｛（Ｓ４＋５）１／２−（Ｓ３）１／２｝／｛（Ｓ１）１／２×（Ｓ４＋ ５ ＋Ｓ３）１／２｝ ・・・ （１１） であり、ＭＯＳトランジスタのＷ／Ｌ比のみで決まる値
である。ただし、Ｓ４＋ ５＝（Ｗ４＋Ｗ５）／Ｌ４、Ｓ
３＝Ｗ３／Ｌ３、Ｓ１＝Ｗ１／Ｌ１で、ＬはＭＯＳトラ
ンジスタのゲート長、Ｗはゲート幅であり、下付き文字
はトランジスタ番号を示す。また、Ｋ’１は、入力ＭＯ
ＳトランジスタＭ１の移動度μＰとゲート容量ＣＯＸと
で決まるプロセスパラメータであり、 Ｋ’１＝μＰ×ＣＯＸ ・・・（１２） である。
【００２５】次に、ゲートを電圧ＶＢでバイアスした、
入力ＭＯＳトランジスタＭ１，Ｍ２と同じチャネル型の
ＭＯＳトランジスタ（ＰＭＯＳ）Ｍ７で、差動増幅器１
１の定電流源Ｉ１を置き換えることによって、ヒステリ
シス幅ＶＨＩＳは次式のようになる。 ＶＨＩＳ＝Ｃ’×（ＶＤＤ−ＶＢ−ＶＴＰ） ・・・（１３） このとき、Ｃ’は Ｃ’＝（Ｓ７／２）１／２×Ｃ ・・・（１４） である。ここで、Ｓ７＝Ｗ７／Ｌ７であり、Ｃ’はトラ
ンジスタのＷ／Ｌ比のみで決まる定数である。
入力ＭＯＳトランジスタＭ１，Ｍ２と同じチャネル型の
ＭＯＳトランジスタ（ＰＭＯＳ）Ｍ７で、差動増幅器１
１の定電流源Ｉ１を置き換えることによって、ヒステリ
シス幅ＶＨＩＳは次式のようになる。 ＶＨＩＳ＝Ｃ’×（ＶＤＤ−ＶＢ−ＶＴＰ） ・・・（１３） このとき、Ｃ’は Ｃ’＝（Ｓ７／２）１／２×Ｃ ・・・（１４） である。ここで、Ｓ７＝Ｗ７／Ｌ７であり、Ｃ’はトラ
ンジスタのＷ／Ｌ比のみで決まる定数である。
【００２６】電源電圧ＶＤＤは外部から与えられ、その
値は温度によらないとすると、ヒステリシス幅ＶＨＩＳ
の温度特性はバイアス電圧ＶＢとしきい値電圧ＶＴＰと
の温度特性のみで決まる。しきい値電圧ＶＴＰの温度係
数をα［ｍＶ／℃］、バイアス電圧ＶＢの温度係数をβ
［ｍＶ／℃］とするとヒステリシス幅ＶＨＩＳの温度係
数は、 ｄＶＨＩＳ／ｄＴ＝−Ｃ’×（α＋β） [ｍＶ／℃] ・・・（１５） となる。
値は温度によらないとすると、ヒステリシス幅ＶＨＩＳ
の温度特性はバイアス電圧ＶＢとしきい値電圧ＶＴＰと
の温度特性のみで決まる。しきい値電圧ＶＴＰの温度係
数をα［ｍＶ／℃］、バイアス電圧ＶＢの温度係数をβ
［ｍＶ／℃］とするとヒステリシス幅ＶＨＩＳの温度係
数は、 ｄＶＨＩＳ／ｄＴ＝−Ｃ’×（α＋β） [ｍＶ／℃] ・・・（１５） となる。
【００２７】図２は、図１の電圧比較器におけるバイア
ス回路を示す回路図である。以下、定電流源を構成する
ＭＯＳトランジスタＭ７のゲート電圧を与えるバイアス
回路１５の動作について、図２を中心に用いて説明す
る。
ス回路を示す回路図である。以下、定電流源を構成する
ＭＯＳトランジスタＭ７のゲート電圧を与えるバイアス
回路１５の動作について、図２を中心に用いて説明す
る。
【００２８】ＰチャネルトランジスタＭ１１は定電流源
Ｉ３を構成する。このときトランジスタＭ１１のドレイ
ン電圧ＶＤ１１はトランジスタＭ１１が飽和領域で動作
するような値に設定する。ドレイン電圧ＶＤ１１は次式
で表される。 ＶＤ１１＝ＶＴＮ＋｛（２×Ｉ３）／（ＫＮ’×Ｓ１０）｝１／２ ・・・（１６） ここで、ＶＴＮはトランジスタＭ１０のしきい値電圧、
Ｉ３はＭ１１に流れる電流、ＫＮ’はプロセスによって
決まる値、Ｓ１０＝Ｗ１０／Ｌ１０である。
Ｉ３を構成する。このときトランジスタＭ１１のドレイ
ン電圧ＶＤ１１はトランジスタＭ１１が飽和領域で動作
するような値に設定する。ドレイン電圧ＶＤ１１は次式
で表される。 ＶＤ１１＝ＶＴＮ＋｛（２×Ｉ３）／（ＫＮ’×Ｓ１０）｝１／２ ・・・（１６） ここで、ＶＴＮはトランジスタＭ１０のしきい値電圧、
Ｉ３はＭ１１に流れる電流、ＫＮ’はプロセスによって
決まる値、Ｓ１０＝Ｗ１０／Ｌ１０である。
【００２９】トランジスタＭ１１が飽和領域で動作する
条件は、 （ＶＤＤ−ＶＤ１０）＞（ＶＤＤ−ＶＴＰ） ・・・（１７） すなわち、 ＶＴＰ＞ＶＤ１０ ＞ＶＴＮ＋｛（２×Ｉ３）／（ＫＮ’×Ｓ１０）｝１／２・・・（１８ ） となるので、この条件を満足するようにＩ３、Ｓ１０を
決める。
条件は、 （ＶＤＤ−ＶＤ１０）＞（ＶＤＤ−ＶＴＰ） ・・・（１７） すなわち、 ＶＴＰ＞ＶＤ１０ ＞ＶＴＮ＋｛（２×Ｉ３）／（ＫＮ’×Ｓ１０）｝１／２・・・（１８ ） となるので、この条件を満足するようにＩ３、Ｓ１０を
決める。
【００３０】このとき、Ｉ３は Ｉ３＝（ＫＰ’×Ｓ１１／２）×（ＶＤＤ−ＶＴＰ）２ ・・・（１９） となる。今、トランジスタＭ９とトランジスタＭ１０と
を近接に配置し、Ｓ９＝Ｓ１０とすると、 Ｉ３＝Ｉ４ ・・・（２０） となる。
を近接に配置し、Ｓ９＝Ｓ１０とすると、 Ｉ３＝Ｉ４ ・・・（２０） となる。
【００３１】ダイオード接続されたトランジスタＭ８の
ゲート電圧（すなわちバイアス電圧）ＶＢは ＶＢ＝ＶＤＤ−[ＶＴＰ＋｛（２×Ｉ３）／（ＫＰ’×Ｓ８）｝１／２] ＝ＶＤＤ−｛ＶＴＰ＋（Ｓ１１／Ｓ８）１／２×（ＶＤＤ−ＶＴＰ）｝ ＝｛１−（Ｓ１１／Ｓ８）１／２｝×ＶＤＤ−｛１−（Ｓ１１／Ｓ８）１ ／２ ｝×ＶＴＰ ・・・（２１） となる。したがって、バイアス電圧ＶＢの温度係数β
は、両辺を温度Ｔで偏微分して、 β＝−｛１−（Ｓ１１／Ｓ８）１／２｝×ｄＶＴＰ／ｄＴ ＝−｛１−（Ｓ１１／Ｓ８）１／２｝×α ・・・（２２） となる。
ゲート電圧（すなわちバイアス電圧）ＶＢは ＶＢ＝ＶＤＤ−[ＶＴＰ＋｛（２×Ｉ３）／（ＫＰ’×Ｓ８）｝１／２] ＝ＶＤＤ−｛ＶＴＰ＋（Ｓ１１／Ｓ８）１／２×（ＶＤＤ−ＶＴＰ）｝ ＝｛１−（Ｓ１１／Ｓ８）１／２｝×ＶＤＤ−｛１−（Ｓ１１／Ｓ８）１ ／２ ｝×ＶＴＰ ・・・（２１） となる。したがって、バイアス電圧ＶＢの温度係数β
は、両辺を温度Ｔで偏微分して、 β＝−｛１−（Ｓ１１／Ｓ８）１／２｝×ｄＶＴＰ／ｄＴ ＝−｛１−（Ｓ１１／Ｓ８）１／２｝×α ・・・（２２） となる。
【００３２】ところで、Ｉ３＝Ｉ４だから、トランジス
タＭ１１とトランジスタＭ８とのトランジスタサイズ比
は （Ｓ１１／Ｓ８）１／２＝（ＶＢ−ＶＴＰ）／（ＶＤＤ−ＶＴＰ） ・・・（２３） となり、例えば、ＶＤＤ＝５［Ｖ］、ＶＴＰ＝０．８
［Ｖ］、ＶＢ＝１［Ｖ］のとき、（Ｓ１１／Ｓ８）
１／２＝０.０４８≪１となる。したがって、 β≒−α ・・・（２４） となり、バイアス電圧ＶＢの温度係数は、しきい値電圧
ＶＴＰの温度係数と逆の極性を持ち、値もほぼ等しい。
したがって、 ｄＶＨＩＳ／ｄＴ＝−Ｃ’×（α＋β）≒−Ｃ’×（α−α）＝０ ・・・（２５）
タＭ１１とトランジスタＭ８とのトランジスタサイズ比
は （Ｓ１１／Ｓ８）１／２＝（ＶＢ−ＶＴＰ）／（ＶＤＤ−ＶＴＰ） ・・・（２３） となり、例えば、ＶＤＤ＝５［Ｖ］、ＶＴＰ＝０．８
［Ｖ］、ＶＢ＝１［Ｖ］のとき、（Ｓ１１／Ｓ８）
１／２＝０.０４８≪１となる。したがって、 β≒−α ・・・（２４） となり、バイアス電圧ＶＢの温度係数は、しきい値電圧
ＶＴＰの温度係数と逆の極性を持ち、値もほぼ等しい。
したがって、 ｄＶＨＩＳ／ｄＴ＝−Ｃ’×（α＋β）≒−Ｃ’×（α−α）＝０ ・・・（２５）
【００３３】このとき、上述したように差動増幅器１１
の定電流源Ｉ１を構成するＭＯＳトランジスタＭ７のし
きい値電圧ＶＴＰの温度特性とバイアス電圧ＶＢの温度
特性とが打ち消しあうことによって、温度に影響を受け
ない一定のヒステリシス幅をもった電圧比較器１０を実
現できる。
の定電流源Ｉ１を構成するＭＯＳトランジスタＭ７のし
きい値電圧ＶＴＰの温度特性とバイアス電圧ＶＢの温度
特性とが打ち消しあうことによって、温度に影響を受け
ない一定のヒステリシス幅をもった電圧比較器１０を実
現できる。
【００３４】図３は、本発明に係る電圧比較器の第二実
施形態を示す回路図である。以下、この図面に基づき説
明する。
施形態を示す回路図である。以下、この図面に基づき説
明する。
【００３５】電圧比較器２０は、差動増幅器１１と能動
負荷不整合化回路２２と出力回路２３とからなる電圧比
較回路部２４と、バイアス回路１５とからなる。符号１
は基準電圧ＶＲＥＦの入力端子（反転入力端子）、符号
２は入力電圧ＶＩＮの入力端子（非反転入力端子）、符
号３は出力電圧ＶＯＵＴの出力端子、符号４は正電源電
圧ＶＤＤの電源端子、符号５は負電源電圧ＶＳＳの電源
端子である。
負荷不整合化回路２２と出力回路２３とからなる電圧比
較回路部２４と、バイアス回路１５とからなる。符号１
は基準電圧ＶＲＥＦの入力端子（反転入力端子）、符号
２は入力電圧ＶＩＮの入力端子（非反転入力端子）、符
号３は出力電圧ＶＯＵＴの出力端子、符号４は正電源電
圧ＶＤＤの電源端子、符号５は負電源電圧ＶＳＳの電源
端子である。
【００３６】差動増幅器１１は、定電流源Ｉ１を構成す
るＰチャネルＭＯＳトランジスタ（以下、トランジスタ
と記す）Ｍ７と、差動入力対を構成する各ＰチャネルＭ
ＯＳトランジスタ（以下、トランジスタと記す）Ｍ１，
Ｍ２と、能動負荷として動作する各ＮチャネルＭＯＳト
ランジスタ（以下、トランジスタと記す）Ｍ３，Ｍ４と
を備える。トランジスタＭ１とトランジスタＭ２とは整
合がとられている。トランジスタＭ３とトランジスタＭ
４とは整合がとられている。
るＰチャネルＭＯＳトランジスタ（以下、トランジスタ
と記す）Ｍ７と、差動入力対を構成する各ＰチャネルＭ
ＯＳトランジスタ（以下、トランジスタと記す）Ｍ１，
Ｍ２と、能動負荷として動作する各ＮチャネルＭＯＳト
ランジスタ（以下、トランジスタと記す）Ｍ３，Ｍ４と
を備える。トランジスタＭ１とトランジスタＭ２とは整
合がとられている。トランジスタＭ３とトランジスタＭ
４とは整合がとられている。
【００３７】定電流源Ｉ１を構成するトランジスタＭ７
のソースには正電源電圧ＶＤＤが供給され、トランジス
タＭ７のゲートにはバイアス回路１５からのバイアス電
圧ＶＢが供給される。トランジスタＭ７のドレインは、
差動入力対を構成する各トランジスタＭ１，Ｍ２のソー
スへそれぞれ接続される。トランジスタＭ１のゲートに
は基準電圧ＶＲＥＦが供給され、トランジスタＭ２のゲ
ートには入力電圧ＶＩＮが供給される。トランジスタＭ
１のドレインはトランジスタＭ３のドレインに接続さ
れ、トランジスタＭ２のドレインはトランジスタＭ４の
ドレインに接続される。各トランジスタＭ３，Ｍ４の各
ソースには負電源電圧ＶＳＳが供給される。各トランジ
スタＭ３，Ｍ４の各ゲートは相互に接続されるととも
に、トランジスタＭ３のドレインに接続される。これに
より、カレントミラー型式の能動負荷回路を構成してい
る。
のソースには正電源電圧ＶＤＤが供給され、トランジス
タＭ７のゲートにはバイアス回路１５からのバイアス電
圧ＶＢが供給される。トランジスタＭ７のドレインは、
差動入力対を構成する各トランジスタＭ１，Ｍ２のソー
スへそれぞれ接続される。トランジスタＭ１のゲートに
は基準電圧ＶＲＥＦが供給され、トランジスタＭ２のゲ
ートには入力電圧ＶＩＮが供給される。トランジスタＭ
１のドレインはトランジスタＭ３のドレインに接続さ
れ、トランジスタＭ２のドレインはトランジスタＭ４の
ドレインに接続される。各トランジスタＭ３，Ｍ４の各
ソースには負電源電圧ＶＳＳが供給される。各トランジ
スタＭ３，Ｍ４の各ゲートは相互に接続されるととも
に、トランジスタＭ３のドレインに接続される。これに
より、カレントミラー型式の能動負荷回路を構成してい
る。
【００３８】能動負荷不整合化回路２２は、スイッチ回
路としてのＮチャネルＭＯＳトランジスタ（以下、トラ
ンジスタと記す）Ｍ１２と、能動負荷不整合用のＮチャ
ネルＭＯＳトランジスタ（以下、トランジスタと記す）
Ｍ５とからなる。トランジスタＭ１２は、出力電圧ＶＯ
ＵＴが高電位レベルのときに導通状態となり、出力電圧
ＶＯＵＴが低電位レベルのときに非導通状態となる。ト
ランジスタＭ５のドレインはトランジスタＭ１２を介し
て差動増幅器１１の出力（トランジスタＭ２のドレイ
ン）側に接続される。トランジスタＭ５のソースは負電
源ＶＳＳに接続され、トランジスタＭ５のゲートは能動
負荷を構成する各トランジスタＭ３，Ｍ４のゲートに接
続される。したがって、出力電圧ＶＯＵＴが高電位レベ
ルである場合には、トランジスタＭ１２が導通状態とな
り、トランジスタＭ４にトランジスタＭ５が並列に接続
された状態となる。これにより、差動増幅器１１の能動
負荷に不整合を生じさせる。トランジスタＭ１２が非導
通状態のとき、トランジスタＭ５は切り離されるため、
能動負荷の不整合は生じない。
路としてのＮチャネルＭＯＳトランジスタ（以下、トラ
ンジスタと記す）Ｍ１２と、能動負荷不整合用のＮチャ
ネルＭＯＳトランジスタ（以下、トランジスタと記す）
Ｍ５とからなる。トランジスタＭ１２は、出力電圧ＶＯ
ＵＴが高電位レベルのときに導通状態となり、出力電圧
ＶＯＵＴが低電位レベルのときに非導通状態となる。ト
ランジスタＭ５のドレインはトランジスタＭ１２を介し
て差動増幅器１１の出力（トランジスタＭ２のドレイ
ン）側に接続される。トランジスタＭ５のソースは負電
源ＶＳＳに接続され、トランジスタＭ５のゲートは能動
負荷を構成する各トランジスタＭ３，Ｍ４のゲートに接
続される。したがって、出力電圧ＶＯＵＴが高電位レベ
ルである場合には、トランジスタＭ１２が導通状態とな
り、トランジスタＭ４にトランジスタＭ５が並列に接続
された状態となる。これにより、差動増幅器１１の能動
負荷に不整合を生じさせる。トランジスタＭ１２が非導
通状態のとき、トランジスタＭ５は切り離されるため、
能動負荷の不整合は生じない。
【００３９】出力回路２３は、定電流源Ｉ２とＮチャネ
ルＭＯＳトランジスタ（以下トランジスタと記す）Ｍ６
とからなる。定電流源Ｉ２の一端には正電源電圧ＶＤＤ
が供給され、定電流源Ｉ２の他端はトランジスタＭ６の
ドレインに接続されるとともに、出力端子３に接続され
る。トランジスタＭ６のソースは負電源電圧ＶＳＳに接
続され、トランジスタＭ６のゲートは差動増幅器１１の
出力（トランジスタＭ２のドレイン）側に接続される。
ルＭＯＳトランジスタ（以下トランジスタと記す）Ｍ６
とからなる。定電流源Ｉ２の一端には正電源電圧ＶＤＤ
が供給され、定電流源Ｉ２の他端はトランジスタＭ６の
ドレインに接続されるとともに、出力端子３に接続され
る。トランジスタＭ６のソースは負電源電圧ＶＳＳに接
続され、トランジスタＭ６のゲートは差動増幅器１１の
出力（トランジスタＭ２のドレイン）側に接続される。
【００４０】バイアス回路１５は、第一実施形態と同じ
構成である。
構成である。
【００４１】次に、電圧比較回路部２４のヒステリシス
特性について説明する。前述したように、トランジスタ
Ｍ１２が導通状態に制御されたとき、能動負荷に不整合
が生ずる。これによって差動増幅器１１はオフセットを
もつ。トランジスタＭ１２が非導通状態にあるときは能
動負荷不整合用のトランジスタＭ５は切り離された状態
にあるため、能動負荷の不整合は生じない。したがっ
て、電圧比較回路部２４は、入力電圧ＶＩＮに対して出
力電圧ＶＯＵＴがヒステリシス特性をもち、そのヒステ
リシス幅は能動負荷が不整合になったときに生ずるオフ
セット値に等しい。
特性について説明する。前述したように、トランジスタ
Ｍ１２が導通状態に制御されたとき、能動負荷に不整合
が生ずる。これによって差動増幅器１１はオフセットを
もつ。トランジスタＭ１２が非導通状態にあるときは能
動負荷不整合用のトランジスタＭ５は切り離された状態
にあるため、能動負荷の不整合は生じない。したがっ
て、電圧比較回路部２４は、入力電圧ＶＩＮに対して出
力電圧ＶＯＵＴがヒステリシス特性をもち、そのヒステ
リシス幅は能動負荷が不整合になったときに生ずるオフ
セット値に等しい。
【００４２】ここで、能動負荷を構成する各トランジス
タＭ３，Ｍ４ならびに能動負荷不整合用のトランジスタ
Ｍ５のゲート長が全て同一と仮定すると、ヒステリシス
幅ＶＨＩＳは、 ＶＨＩＳ＝Ｃ’×（ＶＤＤ−ＶＢ−ＶＴＰ） ・・・（２６） となる。ここで、係数Ｃ’は、 Ｃ’＝（Ｓ７／２）１／２×｛（Ｓ４＋５）１／２−（Ｓ３）１／２｝／｛ （Ｓ１）１／２×（Ｓ４＋５＋Ｓ３）１／２｝ ・・・ （２７） となり、ＭＯＳトランジスタのＷ／Ｌ比のみで決まる値
である。ただし、Ｓ４＋ ５＝（Ｗ４＋Ｗ５）／Ｌ４、Ｓ
３＝Ｗ３／Ｌ３、Ｓ１＝Ｗ１／Ｌ１、Ｓ７＝Ｗ７／Ｌ７
である。
タＭ３，Ｍ４ならびに能動負荷不整合用のトランジスタ
Ｍ５のゲート長が全て同一と仮定すると、ヒステリシス
幅ＶＨＩＳは、 ＶＨＩＳ＝Ｃ’×（ＶＤＤ−ＶＢ−ＶＴＰ） ・・・（２６） となる。ここで、係数Ｃ’は、 Ｃ’＝（Ｓ７／２）１／２×｛（Ｓ４＋５）１／２−（Ｓ３）１／２｝／｛ （Ｓ１）１／２×（Ｓ４＋５＋Ｓ３）１／２｝ ・・・ （２７） となり、ＭＯＳトランジスタのＷ／Ｌ比のみで決まる値
である。ただし、Ｓ４＋ ５＝（Ｗ４＋Ｗ５）／Ｌ４、Ｓ
３＝Ｗ３／Ｌ３、Ｓ１＝Ｗ１／Ｌ１、Ｓ７＝Ｗ７／Ｌ７
である。
【００４３】上記（２６）式は第１実施形態のヒステリ
シス幅を表す式（１３）と全く等しい。したがって、ヒ
ステリシス幅の温度係数も（１５）式と全く等しくな
り、 ｄＶＨＩＳ／ｄＴ＝−Ｃ’×（α＋β）［ｍＶ／℃］ ・・・（２８） となる。
シス幅を表す式（１３）と全く等しい。したがって、ヒ
ステリシス幅の温度係数も（１５）式と全く等しくな
り、 ｄＶＨＩＳ／ｄＴ＝−Ｃ’×（α＋β）［ｍＶ／℃］ ・・・（２８） となる。
【００４４】（２８）式からわかるように、ヒステリシ
ス幅ＶＨＩＳの温度特性は定電流源Ｉ１を構成するトラ
ンジスタＭ７のしきい値電圧ＶＴＰの温度特性とバイア
ス電圧ＶＢの温度特性とによってのみ決定されることが
わかる。
ス幅ＶＨＩＳの温度特性は定電流源Ｉ１を構成するトラ
ンジスタＭ７のしきい値電圧ＶＴＰの温度特性とバイア
ス電圧ＶＢの温度特性とによってのみ決定されることが
わかる。
【００４５】しきい値電圧ＶＴの温度係数αは次式で表
わされる。 ｄＶＴＰ／ｄＴ＝α［ｍＶ／℃］ ・・・（２９） ここで、ｄＴは温度の変化量、ｄＶＴＰはその温度変化
に伴うしきい値電圧ＶＴＰの変化量である。一般的な製
造プロセスでは、しきい値電圧ＶＴＰの温度係数αは約
−２〜−３［ｍＶ／℃］であり、負の温度係数をもつ。
わされる。 ｄＶＴＰ／ｄＴ＝α［ｍＶ／℃］ ・・・（２９） ここで、ｄＴは温度の変化量、ｄＶＴＰはその温度変化
に伴うしきい値電圧ＶＴＰの変化量である。一般的な製
造プロセスでは、しきい値電圧ＶＴＰの温度係数αは約
−２〜−３［ｍＶ／℃］であり、負の温度係数をもつ。
【００４６】したがって、第一実施形態と同じように、
定電流源Ｉ１を構成するトランジスタＭ７のしきい値電
圧ＶＴＰの温度係数αを打ち消すようにバイアス電圧Ｖ
Ｂの温度係数βを設定することによって、温度に依存し
ないヒステリシス幅ＶＨＩＳをもった電圧比較器２０を
構成することが可能になる。
定電流源Ｉ１を構成するトランジスタＭ７のしきい値電
圧ＶＴＰの温度係数αを打ち消すようにバイアス電圧Ｖ
Ｂの温度係数βを設定することによって、温度に依存し
ないヒステリシス幅ＶＨＩＳをもった電圧比較器２０を
構成することが可能になる。
【００４７】なお、図３においては、入力電圧ＶＩＮが
供給されるトランジスタＭ２側の能動負荷を構成するト
ランジスタＭ４に対してトランジスタＭ５を並列に接続
することで、能動負荷を不整合化する構成を示したが、
基準電圧ＶＲＥＦが供給されるトランジスタＭ１側の能
動負荷を構成するトランジスタＭ３に対してトランジス
タＭ５を並列に接続することで、能動負荷を不整合化す
る構成としてもよい。
供給されるトランジスタＭ２側の能動負荷を構成するト
ランジスタＭ４に対してトランジスタＭ５を並列に接続
することで、能動負荷を不整合化する構成を示したが、
基準電圧ＶＲＥＦが供給されるトランジスタＭ１側の能
動負荷を構成するトランジスタＭ３に対してトランジス
タＭ５を並列に接続することで、能動負荷を不整合化す
る構成としてもよい。
【００４８】また、出力電圧ＶＯＵＴが高電位レベルの
ときに能動負荷を不整合化するのではなく、出力電圧Ｖ
ＯＵＴが低電位レベルのときに能動負荷を不整合化する
構成としてもよい。
ときに能動負荷を不整合化するのではなく、出力電圧Ｖ
ＯＵＴが低電位レベルのときに能動負荷を不整合化する
構成としてもよい。
【００４９】図４は、本発明に係る電圧比較器の第三実
施形態を示す回路図である。以下、この図面に基づき説
明する。ただし、図１と同じ部分は同じ符号を付すこと
により説明を省略する。
施形態を示す回路図である。以下、この図面に基づき説
明する。ただし、図１と同じ部分は同じ符号を付すこと
により説明を省略する。
【００５０】本実施形態の電圧比較器３０は、差動増幅
器１１と能動負荷不整合化回路３２１，３２２と出力回
路１３とからなる電圧比較回路部３４と、バイアス回路
１５とからなる。電圧比較器３０では、トランジスタＭ
３及びトランジスタＭ４のそれぞれに対して能動負荷不
整合化回路３２１，３２２を設け、二組の能動負荷不整
合化回路３２１，３２２を相補的に動作させる。すなわ
ち、基準電圧ＶＲＥＦの両側で出力電圧ＶＯＵＴの立ち
上がり及び立ち下がりを設定した構成である。本実施形
態においても、上記実施形態と同等の作用及び効果を奏
する。
器１１と能動負荷不整合化回路３２１，３２２と出力回
路１３とからなる電圧比較回路部３４と、バイアス回路
１５とからなる。電圧比較器３０では、トランジスタＭ
３及びトランジスタＭ４のそれぞれに対して能動負荷不
整合化回路３２１，３２２を設け、二組の能動負荷不整
合化回路３２１，３２２を相補的に動作させる。すなわ
ち、基準電圧ＶＲＥＦの両側で出力電圧ＶＯＵＴの立ち
上がり及び立ち下がりを設定した構成である。本実施形
態においても、上記実施形態と同等の作用及び効果を奏
する。
【００５１】図５は、本発明に係る電圧比較器の第四実
施形態を示す回路図である。以下、この図面に基づき説
明する。ただし、図１及び図２と同じ部分は同じ符号を
付すことにより説明を省略する。
施形態を示す回路図である。以下、この図面に基づき説
明する。ただし、図１及び図２と同じ部分は同じ符号を
付すことにより説明を省略する。
【００５２】本実施形態の電圧比較器４０は、差動増幅
器１１と能動負荷不整合化回路４２１，４２２と出力回
路１３とからなる電圧比較回路部４４と、バイアス回路
１５とからなる。電圧比較器４０では、トランジスタＭ
３及びトランジスタＭ４のそれぞれに対して能動負荷不
整合化回路４２１，４２２をそれぞれ設け、二組の能動
負荷不整合化回路４２１，４２２を相補的に動作させ
る。すなわち、基準電圧ＶＲＥＦの両側で出力電圧ＶＯ
ＵＴの立ち上がり及び立ち下がりを設定した構成であ
る。本実施形態においても、上記実施形態と同等の作用
及び効果を奏する。
器１１と能動負荷不整合化回路４２１，４２２と出力回
路１３とからなる電圧比較回路部４４と、バイアス回路
１５とからなる。電圧比較器４０では、トランジスタＭ
３及びトランジスタＭ４のそれぞれに対して能動負荷不
整合化回路４２１，４２２をそれぞれ設け、二組の能動
負荷不整合化回路４２１，４２２を相補的に動作させ
る。すなわち、基準電圧ＶＲＥＦの両側で出力電圧ＶＯ
ＵＴの立ち上がり及び立ち下がりを設定した構成であ
る。本実施形態においても、上記実施形態と同等の作用
及び効果を奏する。
【００５３】図６は、本発明に係る電圧比較器の第五実
施形態を示す回路図である。以下、この図面に基づき説
明する。ただし、図１と同じ部分は同じ符号を付すこと
により説明を省略する。
施形態を示す回路図である。以下、この図面に基づき説
明する。ただし、図１と同じ部分は同じ符号を付すこと
により説明を省略する。
【００５４】本実施形態の電圧比較器５０は、差動増幅
器１１’と能動負荷不整合化回路１２’と出力回路１
３’とからなる電圧比較回路部１４’と、バイアス回路
１５’とからなる。本実施形態では、図１に示した電圧
比較器１０を構成するＮチャネル型トランジスタをＰチ
ャネル型トランジスタに、Ｐチャネル型トランジスタを
Ｎチャネル型トランジスタにそれぞれ置き換えたもの
で、これに伴って正電源電圧ＶＤＤ及び負電源電圧ＶＳ
Ｓに対する接続関係を逆にしたものである。本実施形態
においても、上記実施形態と同等の作用及び効果を奏す
る。なお、図３乃至図５に示した電圧比較器に関しても
同様に導電型の置き換えが可能である。
器１１’と能動負荷不整合化回路１２’と出力回路１
３’とからなる電圧比較回路部１４’と、バイアス回路
１５’とからなる。本実施形態では、図１に示した電圧
比較器１０を構成するＮチャネル型トランジスタをＰチ
ャネル型トランジスタに、Ｐチャネル型トランジスタを
Ｎチャネル型トランジスタにそれぞれ置き換えたもの
で、これに伴って正電源電圧ＶＤＤ及び負電源電圧ＶＳ
Ｓに対する接続関係を逆にしたものである。本実施形態
においても、上記実施形態と同等の作用及び効果を奏す
る。なお、図３乃至図５に示した電圧比較器に関しても
同様に導電型の置き換えが可能である。
【００５５】
【発明の効果】本発明に係る電圧比較器によれば、差動
増幅器の定電流源を構成する電界効果トランジスタにゲ
ート電圧を供給するバイアス回路の温度特性を、当該電
界効果トランジスタのしきい値電圧の温度特性を補償す
るように設定したので、定電流源の電流値を広い温度範
囲に渡って一定に保つことができ、ヒステリシス幅を広
い温度範囲に渡って一定に保つことができる。換言する
と、ヒステリシス幅が温度の影響を受けないため、広い
温度範囲において一定のヒステリシス幅をもった電圧比
較器を実現できる。
増幅器の定電流源を構成する電界効果トランジスタにゲ
ート電圧を供給するバイアス回路の温度特性を、当該電
界効果トランジスタのしきい値電圧の温度特性を補償す
るように設定したので、定電流源の電流値を広い温度範
囲に渡って一定に保つことができ、ヒステリシス幅を広
い温度範囲に渡って一定に保つことができる。換言する
と、ヒステリシス幅が温度の影響を受けないため、広い
温度範囲において一定のヒステリシス幅をもった電圧比
較器を実現できる。
【図１】本発明に係る電圧比較器の第一実施形態を示す
回路図である。
回路図である。
【図２】図１の電圧比較器におけるバイアス回路の動作
を説明するための回路図である。
を説明するための回路図である。
【図３】本発明に係る電圧比較器の第二実施形態を示す
回路図である。
回路図である。
【図４】本発明に係る電圧比較器の第三実施形態を示す
回路図である。
回路図である。
【図５】本発明に係る電圧比較器の第四実施形態を示す
回路図である。
回路図である。
【図６】本発明に係る電圧比較器の第五実施形態を示す
回路図である。
回路図である。
【図７】従来の電圧比較器を示す回路図である。
１０，２０，３０，４０，５０ 電圧比較器 １１，１１’ 差動増幅器 １２，１２’，２２，３２１，３２２，４２１，４２２
能動負荷不整合化回路 １３，１３’，２３ 出力回路 １４，１４’，２４，３４，４４ 電圧比較回路部 １５，１５’ バイアス回路 Ｉ１ 定電流源（第一の定電流源） Ｍ７ トランジスタ（第一の電界効果トランジスタ、第
一の定電流源） Ｍ８ トランジスタ（第三の電界効果トランジスタ） Ｍ９ トランジスタ（第五の電界効果トランジスタ） Ｍ１０ トランジスタ（第四の電界効果トランジスタ） Ｍ１１ トランジスタ（第二の電界効果トランジスタ、
第二の定電流源） ＶＢ バイアス電圧 ＶＤＤ 正電源電圧 ＶＳＳ 負電源電圧
能動負荷不整合化回路 １３，１３’，２３ 出力回路 １４，１４’，２４，３４，４４ 電圧比較回路部 １５，１５’ バイアス回路 Ｉ１ 定電流源（第一の定電流源） Ｍ７ トランジスタ（第一の電界効果トランジスタ、第
一の定電流源） Ｍ８ トランジスタ（第三の電界効果トランジスタ） Ｍ９ トランジスタ（第五の電界効果トランジスタ） Ｍ１０ トランジスタ（第四の電界効果トランジスタ） Ｍ１１ トランジスタ（第二の電界効果トランジスタ、
第二の定電流源） ＶＢ バイアス電圧 ＶＤＤ 正電源電圧 ＶＳＳ 負電源電圧
Claims (6)
- 【請求項１】 差動増幅器の能動負荷を不整合化させる
ことによってヒステリシス特性をもたせた電圧比較器に
おいて、 前記差動増幅器の第一の定電流源を構成する第一の電界
効果トランジスタのゲートにバイアス電圧を供給するバ
イアス回路が設けられ、 このバイアス回路は、前記第一の電界効果トランジスタ
と同じ導電型の第二の電界効果トランジスタを第二の定
電流源とするカレントミラ−回路によって前記バイアス
電圧を供給するとともに、当該バイアス電圧の温度特性
が前記第一の電界効果トランジスタのしきい値電圧の温
度特性を補償する特性に設定されている、 ことを特徴とする電圧比較器。 - 【請求項２】 前記第一の電界効果トランジスタのしき
い値電圧の温度係数が負の値であるとき、前記バイアス
回路が供給するバイアス電圧の温度係数を正の値とし
た、 請求項１記載の電圧比較器。 - 【請求項３】 前記バイアス回路は、前記第二の電界効
果トランジスタと同じ導電型の第三の電界効果トランジ
スタと、前記第二の電界効果トランジスタと反対の導電
型の第四及び第五の電界効果トランジスタとを備え、 前記第二の電界効果トランジスタは、ソースが第一の電
位に固定され、ゲートが第二の電位に固定され、ドレイ
ンが前記第四の電界効果トランジスタのドレインに接続
され、 前記第三の電界効果トランジスタは、ソースが第一の電
位に固定され、ゲートとドレインとが接続され、ドレイ
ンが前記第五の電界効果トランジスタのドレインに接続
され、 前記第四の電界効果トランジスタは、ソースが第二の電
位に固定され、ゲートとドレインとが接続され、 前記第五の電界効果トランジスタは、ソースが第二の電
位に固定され、ゲートが前記第四の電界効果トランジス
タのゲートに接続され、 第三の電界効果トランジスタのゲート電圧が前記バイア
ス電圧となる、 請求項１又は２記載の電圧比較器。 - 【請求項４】 前記第一の電界効果トランジスタの導電
型がｐチャネル型であり、前記第一の電位が前記第二の
電位よりも高い、 請求項３記載の電圧比較器。 - 【請求項５】 前記第一の電界効果トランジスタの導電
型がｎチャネル型であり、前記第一の電位が前記第二の
電位よりも低い、 請求項３記載の電圧比較器。 - 【請求項６】 前記電界効果トランジスタがＭＯＳトラ
ンジスタである、請求項１、２、３、４又は５記載の電
圧比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001014318A JP2002217692A (ja) | 2001-01-23 | 2001-01-23 | 電圧比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001014318A JP2002217692A (ja) | 2001-01-23 | 2001-01-23 | 電圧比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002217692A true JP2002217692A (ja) | 2002-08-02 |
Family
ID=18881031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001014318A Withdrawn JP2002217692A (ja) | 2001-01-23 | 2001-01-23 | 電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002217692A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575027B1 (ko) | 2004-12-22 | 2006-04-28 | 한양대학교 산학협력단 | 트랜지스터의 문턱전압 변화를 보상한 비교기 및 보상회로 |
| JP2013183268A (ja) * | 2012-03-01 | 2013-09-12 | Denso Corp | コンパレータ |
| WO2024023164A1 (en) * | 2022-07-29 | 2024-02-01 | Ams-Osram Ag | Comparator with hysteresis and electronic device |
-
2001
- 2001-01-23 JP JP2001014318A patent/JP2002217692A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575027B1 (ko) | 2004-12-22 | 2006-04-28 | 한양대학교 산학협력단 | 트랜지스터의 문턱전압 변화를 보상한 비교기 및 보상회로 |
| JP2013183268A (ja) * | 2012-03-01 | 2013-09-12 | Denso Corp | コンパレータ |
| WO2024023164A1 (en) * | 2022-07-29 | 2024-02-01 | Ams-Osram Ag | Comparator with hysteresis and electronic device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080401 |