JP2550871B2 - Ｃｍｏｓ定電流源回路 - Google Patents
Ｃｍｏｓ定電流源回路Info
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Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ集積回路上に構
成される定電流源回路に関し、特に外付け部品を必要と
せずにプロセス変動，環境変動に対し安定に定電流を供
給可能なＣＭＯＳ定電流源回路に関する。
成される定電流源回路に関し、特に外付け部品を必要と
せずにプロセス変動，環境変動に対し安定に定電流を供
給可能なＣＭＯＳ定電流源回路に関する。
【０００２】
【従来の技術】従来用いられている定電流源回路の第１
の例を図１１に示す。図中、参照数字４６は基準電圧発
生回路，４７は演算増幅器，４８は抵抗，４９はｎチャ
ネルＭＯＳトランジスタ，５０は定電流被供給回路を示
す。今、基準電圧発生回路（４６）の出力電圧をＶｒｅ
ｆとすると、演算増幅器（４７）の負入力は演算増幅器
の動作によりＶｒｅｆに等しい電圧となる。従って抵抗
（４８）の抵抗値をＲとすると、抵抗（４８），ｎチャ
ネルＭＯＳトランジスタ（４９）及び定電流被供給回路
（５０）には、
の例を図１１に示す。図中、参照数字４６は基準電圧発
生回路，４７は演算増幅器，４８は抵抗，４９はｎチャ
ネルＭＯＳトランジスタ，５０は定電流被供給回路を示
す。今、基準電圧発生回路（４６）の出力電圧をＶｒｅ
ｆとすると、演算増幅器（４７）の負入力は演算増幅器
の動作によりＶｒｅｆに等しい電圧となる。従って抵抗
（４８）の抵抗値をＲとすると、抵抗（４８），ｎチャ
ネルＭＯＳトランジスタ（４９）及び定電流被供給回路
（５０）には、
【０００３】
【０００４】なる一定の電流が流れる。
【０００５】次に第２の従来技術について説明する。図
１２はＭＯＳトランジスタのしきい値電圧の差を利用し
たものである。（特公平３−２７９３４に依る）図中、
参照数字５１及び５２はしきい値電圧の異なるｐチャネ
ルＭＯＳトランジスタ，５３，５４及び５５チャネルＭ
ＯＳトランジスタ，５６は定電流被供給回路である。
今、ｐチャネルＭＯＳトランジスタ（５１）及び（５
２）のしきい値電圧の絶対値を各々ＶTP1 ，ＶTP2 ，ｎ
チャネルＭＯＳトランジスタ（５３），（５４）及び
（５５）のしきい値電圧をＶTnとすると、各々のドレイ
ン電流Ｉ１，Ｉ２，Ｉ０は
１２はＭＯＳトランジスタのしきい値電圧の差を利用し
たものである。（特公平３−２７９３４に依る）図中、
参照数字５１及び５２はしきい値電圧の異なるｐチャネ
ルＭＯＳトランジスタ，５３，５４及び５５チャネルＭ
ＯＳトランジスタ，５６は定電流被供給回路である。
今、ｐチャネルＭＯＳトランジスタ（５１）及び（５
２）のしきい値電圧の絶対値を各々ＶTP1 ，ＶTP2 ，ｎ
チャネルＭＯＳトランジスタ（５３），（５４）及び
（５５）のしきい値電圧をＶTnとすると、各々のドレイ
ン電流Ｉ１，Ｉ２，Ｉ０は
【０００６】
【０００７】
【０００８】
【０００９】で与えられる。ここでＶGP及びＶGNは各々
ｐチャネルＭＯＳトランジスタ（５１），（５２）及び
ｎチャネルＭＯＳトランジスタ（５３），（５４），
（５５）のゲート電圧であり、Ｋp1，Ｋp2，Ｋn1，Ｋn2
及びＫn0は各々ＭＯＳトランジスタ（５１），（５
２），（５３），（５４）及び（５５）のコンダクタン
ス定数を示す。
ｐチャネルＭＯＳトランジスタ（５１），（５２）及び
ｎチャネルＭＯＳトランジスタ（５３），（５４），
（５５）のゲート電圧であり、Ｋp1，Ｋp2，Ｋn1，Ｋn2
及びＫn0は各々ＭＯＳトランジスタ（５１），（５
２），（５３），（５４）及び（５５）のコンダクタン
ス定数を示す。
【００１０】ここで（２）式から（４）式を整理する
と、出力電流Ｉ0 は次式で与えられる。
と、出力電流Ｉ0 は次式で与えられる。
【００１１】
【００１２】
【００１３】従って、Ｋn0，Ｃ，ＶTP1 ，ＶTP2 が一定
であると仮定すれば定電流被供給回路（５６）の一定の
電流が供給される。
であると仮定すれば定電流被供給回路（５６）の一定の
電流が供給される。
【００１４】次に第３の従来技術について説明する。図
１３は第２の従来技術に類似した技術で、抵抗による電
圧降下を利用したものである（Ｒ．Ｇｒｅｇｏｒｉａ
ｎ，Ｇ．Ｃ．Ｔｅｍｅｓ著 Ａｎａｌｏｇ ＭＯＳ Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｆｏｒ Ｓｉ
ｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｐ．１２７ Ｆｉ
ｇ．４、５に依る）。
１３は第２の従来技術に類似した技術で、抵抗による電
圧降下を利用したものである（Ｒ．Ｇｒｅｇｏｒｉａ
ｎ，Ｇ．Ｃ．Ｔｅｍｅｓ著 Ａｎａｌｏｇ ＭＯＳ Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｆｏｒ Ｓｉ
ｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｐ．１２７ Ｆｉ
ｇ．４、５に依る）。
【００１５】図中、参照数字５７及び５８はｐチャネル
ＭＯＳトランジスタ，５９及び６０はｎチャネルＭＯＳ
トランジスタ，６１は抵抗を示す。今、説明を簡単にす
るためにｐチャネルＭＯＳトランジスタ（５７）と（５
８）のトランジスタサイズが等しいものとすると、これ
らのトランジスタは次式で与えられる等しい一定のドレ
イン電流（Ｉ）が流れる。
ＭＯＳトランジスタ，５９及び６０はｎチャネルＭＯＳ
トランジスタ，６１は抵抗を示す。今、説明を簡単にす
るためにｐチャネルＭＯＳトランジスタ（５７）と（５
８）のトランジスタサイズが等しいものとすると、これ
らのトランジスタは次式で与えられる等しい一定のドレ
イン電流（Ｉ）が流れる。
【００１６】
【００１７】
【００１８】Ｗ1 ／Ｌ1 及びＷ2 ／Ｌ2 は各々ｎチャネ
ルＭＯＳトランジスタ（５９）及び（６０）のトランジ
スタサイズ。
ルＭＯＳトランジスタ（５９）及び（６０）のトランジ
スタサイズ。
【００１９】
【発明が解決しようとする課題】これらの従来の定電流
源回路には以下の問題点があった。
源回路には以下の問題点があった。
【００２０】先ず第１の従来技術（図１１）では（１）
式から明らかな様に一定の出力電流を得るためには一定
の電圧（Ｖｒｅｆ）と一定の抵抗（Ｒ）が必要である。
式から明らかな様に一定の出力電流を得るためには一定
の電圧（Ｖｒｅｆ）と一定の抵抗（Ｒ）が必要である。
【００２１】前項の一定の電圧を発生する機能は、バン
ドギャップリファレンス回路（図１４参照）等の技術と
用いる事により集積化が可能である。しかし、集積回路
上にバラツキの少ない抵抗を実現することは困難であ
り、一般的に本従来技術を用いる場合は外付けの基準抵
抗を用いている。
ドギャップリファレンス回路（図１４参照）等の技術と
用いる事により集積化が可能である。しかし、集積回路
上にバラツキの少ない抵抗を実現することは困難であ
り、一般的に本従来技術を用いる場合は外付けの基準抵
抗を用いている。
【００２２】次に第２の従来技術（図１２）では（５）
式から明らかな様に一定の出力電流を得るためには
（５）式のｋn0，Ｃ，ＶTP1 −ＶTP2 を一定にする必要
がある。この内Ｃはほぼ一定の定数とみなす事がでる。
しかし、コンダクタンス定数（ｋn0）及びしきい値電圧
の差（ＶTP1 −ＶTP2 ）はプロセス変動，環境変動によ
りバラツキを発生する。先ず、コンダクタンス定数のバ
ラツキについて説明する。コンダクタンス定数ｋは
（７）式で与えられる。
式から明らかな様に一定の出力電流を得るためには
（５）式のｋn0，Ｃ，ＶTP1 −ＶTP2 を一定にする必要
がある。この内Ｃはほぼ一定の定数とみなす事がでる。
しかし、コンダクタンス定数（ｋn0）及びしきい値電圧
の差（ＶTP1 −ＶTP2 ）はプロセス変動，環境変動によ
りバラツキを発生する。先ず、コンダクタンス定数のバ
ラツキについて説明する。コンダクタンス定数ｋは
（７）式で与えられる。
【００２３】
【００２４】ここでμは電荷移動度，ＣOXはゲート酸化
膜容量，Ｗ／Ｌはトランジスタのチャネル幅／チャネル
長である。
膜容量，Ｗ／Ｌはトランジスタのチャネル幅／チャネル
長である。
【００２５】（７）式において最も大きなバラツキ要因
は電荷移動度（μ）の温度依存性である。電荷移動度
（μ）は−０．２％／℃程度の温度依存性を有してい
る。従って動作温度範囲が０℃〜１００℃の場合を仮定
すると、出力電流は２０％程度変動する。ゲート酸化膜
容量（ＣOX）とトランジスタサイズのバラツキは比較的
少ないが５パーセント程度のバラツキが発生する。
は電荷移動度（μ）の温度依存性である。電荷移動度
（μ）は−０．２％／℃程度の温度依存性を有してい
る。従って動作温度範囲が０℃〜１００℃の場合を仮定
すると、出力電流は２０％程度変動する。ゲート酸化膜
容量（ＣOX）とトランジスタサイズのバラツキは比較的
少ないが５パーセント程度のバラツキが発生する。
【００２６】次にしきい値電圧の差（ＶTP1 −ＶTP2 ）
のバラツキについて説明する。しきい値電圧はイオン注
入量により制御され、現在の集積回路技術では、２種類
のしきい値電圧の差のバラツキは５％程度である。
のバラツキについて説明する。しきい値電圧はイオン注
入量により制御され、現在の集積回路技術では、２種類
のしきい値電圧の差のバラツキは５％程度である。
【００２７】従って温度変動幅を１００℃とすると、本
従来技術では出力電流が３０パーセント程度のバラツキ
を有すると言う欠点があった。
従来技術では出力電流が３０パーセント程度のバラツキ
を有すると言う欠点があった。
【００２８】又、第３の従来技術（図１３）では（７）
（８）式より判る様に抵抗値のバラツキ，電荷移動度の
温度依存性により、出力電流が大きなバラツキを持つと
言う欠点があった。
（８）式より判る様に抵抗値のバラツキ，電荷移動度の
温度依存性により、出力電流が大きなバラツキを持つと
言う欠点があった。
【００２９】
【課題を解決するための手段】本発明は、これら従来の
欠点を除去し、バラツキが少なく、集積化に適した定電
流源回路と提供することを目的としたものである。
欠点を除去し、バラツキが少なく、集積化に適した定電
流源回路と提供することを目的としたものである。
【００３０】本発明のＣＭＯＳ定電流源回路は、ソース
を定電源に接続した第１のｐチャネルＭＯＳトランジス
タと、ソースを前記正電源に接続し、ゲート及びドレイ
ンを該第１のｐチャネルＭＯＳトランジスタのゲートに
共通接続した第２のｐチャネルＭＯＳトランジスタと、
ドレイン及びゲートを前記第１のｐチャネルＭＯＳトラ
ンジスタのドレインに共通接続した第１のｎチャネルＭ
ＯＳトランジスタと、ドレインを前記第２のｐチャネル
ＭＯＳトランジスタのドレインに接続し、ゲートを該第
１のｎチャネルＭＯＳトランジスタのゲートに接続し、
ソースを負電源に接続した第２のｎチャネルＭＯＳトラ
ンジスタと、前記第１のｎチャネルＭＯＳトランジスタ
のソースに基準電圧を加える機能と、前記第２のｐチャ
ネルＭＯＳトランジスタとカレントミラー接続した第３
のｐチャネルＭＯＳトランジスタと、各々のソースを該
第３のｐチャネルＭＯＳトランジスタのドレインに共通
接続した第４及び第５のｐチャネルＭＯＳトランジスタ
と、ゲート及びドレインを該第４のｐチャネルＭＯＳト
ランジスタのドレインに共通接続し、ソースを前記負電
源に接続する第３のｎチャネルＭＯＳトランジスタと、
ゲート及びドレインを前記第５のｐチャネルＭＯＳトラ
ンジスタのドレインに共通接続し、ソースを前記負電源
に接続する第４のｎチャネルＭＯＳトランジスタと、前
記第４及び第５のｐチャネルＭＯＳトランジスタの各々
のゲート間に一定の電圧を加える機能と、前記第４のｎ
チャネルＭＯＳトランジスタとカレントミラー接続した
該第４のｎチャネルＭＯＳトランジスタとチャネル長の
異なる第５のｎチャネルＭＯＳトランジスタと、前記第
５のｎチャネルＭＯＳトランジスタとカレントミラーを
構成する複数個のＭＯＳトランジスタを有している。
を定電源に接続した第１のｐチャネルＭＯＳトランジス
タと、ソースを前記正電源に接続し、ゲート及びドレイ
ンを該第１のｐチャネルＭＯＳトランジスタのゲートに
共通接続した第２のｐチャネルＭＯＳトランジスタと、
ドレイン及びゲートを前記第１のｐチャネルＭＯＳトラ
ンジスタのドレインに共通接続した第１のｎチャネルＭ
ＯＳトランジスタと、ドレインを前記第２のｐチャネル
ＭＯＳトランジスタのドレインに接続し、ゲートを該第
１のｎチャネルＭＯＳトランジスタのゲートに接続し、
ソースを負電源に接続した第２のｎチャネルＭＯＳトラ
ンジスタと、前記第１のｎチャネルＭＯＳトランジスタ
のソースに基準電圧を加える機能と、前記第２のｐチャ
ネルＭＯＳトランジスタとカレントミラー接続した第３
のｐチャネルＭＯＳトランジスタと、各々のソースを該
第３のｐチャネルＭＯＳトランジスタのドレインに共通
接続した第４及び第５のｐチャネルＭＯＳトランジスタ
と、ゲート及びドレインを該第４のｐチャネルＭＯＳト
ランジスタのドレインに共通接続し、ソースを前記負電
源に接続する第３のｎチャネルＭＯＳトランジスタと、
ゲート及びドレインを前記第５のｐチャネルＭＯＳトラ
ンジスタのドレインに共通接続し、ソースを前記負電源
に接続する第４のｎチャネルＭＯＳトランジスタと、前
記第４及び第５のｐチャネルＭＯＳトランジスタの各々
のゲート間に一定の電圧を加える機能と、前記第４のｎ
チャネルＭＯＳトランジスタとカレントミラー接続した
該第４のｎチャネルＭＯＳトランジスタとチャネル長の
異なる第５のｎチャネルＭＯＳトランジスタと、前記第
５のｎチャネルＭＯＳトランジスタとカレントミラーを
構成する複数個のＭＯＳトランジスタを有している。
【００３１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を示す回路図である。
図中、参照数字１，２，５，６及び７はｐチャネルＭＯ
Ｓトランジスタ、３，４，８，９及び１０はｎチャネル
ＭＯＳトランジスタ、Ｖｒｅｆは基準電圧源，１１は定
電流被供給回路を示す。今、ｐチャネルＭＯＳトランジ
スタのしきい値電圧の絶対値をＶTP，ｎチャネルＭＯＳ
トランジスタのしきい値電圧をＶTnとすると、ｐチャネ
ルＭＯＳトランジスタ（１）（２）の各々のドレイン電
流（Ｉ１），（Ｉ２）は次式で与えられる。
る。図１は本発明の第１の実施例を示す回路図である。
図中、参照数字１，２，５，６及び７はｐチャネルＭＯ
Ｓトランジスタ、３，４，８，９及び１０はｎチャネル
ＭＯＳトランジスタ、Ｖｒｅｆは基準電圧源，１１は定
電流被供給回路を示す。今、ｐチャネルＭＯＳトランジ
スタのしきい値電圧の絶対値をＶTP，ｎチャネルＭＯＳ
トランジスタのしきい値電圧をＶTnとすると、ｐチャネ
ルＭＯＳトランジスタ（１）（２）の各々のドレイン電
流（Ｉ１），（Ｉ２）は次式で与えられる。
【００３２】
【００３３】
【００３４】ここで、ｋP1及びｋP2は各々ｐチャネルＭ
ＯＳトランジスタ（１）及び（２）のコンダクタンス定
数，ｋn1及びｋn2は各々ｎチャネルＭＯＳトランジスタ
（３）及び（４）のコンダクタンス定数，ＶGP及びＶGn
は各々ｐチャネルＭＯＳトランジスタ（１）及びｎチャ
ネルＭＯＳトランジスタ（４）のゲート・ソース間電圧
を示す。
ＯＳトランジスタ（１）及び（２）のコンダクタンス定
数，ｋn1及びｋn2は各々ｎチャネルＭＯＳトランジスタ
（３）及び（４）のコンダクタンス定数，ＶGP及びＶGn
は各々ｐチャネルＭＯＳトランジスタ（１）及びｎチャ
ネルＭＯＳトランジスタ（４）のゲート・ソース間電圧
を示す。
【００３５】又、Ｉ１とＩ２はカレントミラーの関係に
あるので次式が成り立つ。
あるので次式が成り立つ。
【００３６】
【００３７】以上（８）〜（９）式を整理すると、Ｉ２
は次式で表わされる。
は次式で表わされる。
【００３８】
【００３９】
【００４０】上式の（１３）式及び（１４）式は第２の
従来技術の（５）式及び（６）式とよく似た関係式とな
る。本発明が従来技術（図１２）と異なる点は、従来技
術では２種類のしきい値電圧の差（（５）式のＶTP1 −
ＶTP2 ）を利用して定電流を発生しているのに対し、本
発明では基準電圧（Ｖｒｅｆ）を用いて定電流を発生し
ている点である。従って、図１２の従来技術ではしきい
値電圧の差のバラツキが出力電流のバラツキ原因の１つ
であったが、本発明では（１３）式から判る様にしきい
値電圧の影響を受けない定電流源回路を実現できる。但
し、（１３）式からも判る様に、本実施例においても従
来技術（図１２）と同様にコンダクタンス定数ｋn2のバ
ラツキの影響がある。
従来技術の（５）式及び（６）式とよく似た関係式とな
る。本発明が従来技術（図１２）と異なる点は、従来技
術では２種類のしきい値電圧の差（（５）式のＶTP1 −
ＶTP2 ）を利用して定電流を発生しているのに対し、本
発明では基準電圧（Ｖｒｅｆ）を用いて定電流を発生し
ている点である。従って、図１２の従来技術ではしきい
値電圧の差のバラツキが出力電流のバラツキ原因の１つ
であったが、本発明では（１３）式から判る様にしきい
値電圧の影響を受けない定電流源回路を実現できる。但
し、（１３）式からも判る様に、本実施例においても従
来技術（図１２）と同様にコンダクタンス定数ｋn2のバ
ラツキの影響がある。
【００４１】コンダクタンス定数ｋn はｋn ＝μｎ・Ｃ
ox・Ｗ／Ｌで与えられ、バラツキの最大の原因は電荷移
動度（μｎ）の温度依存性であり、第２の原因はトラン
ジスタのチャネル長（Ｌ）のバラツキである。本発明は
上記温度依存性及びチャネル長依存性を有する。以下こ
れらの原理について説明する。
ox・Ｗ／Ｌで与えられ、バラツキの最大の原因は電荷移
動度（μｎ）の温度依存性であり、第２の原因はトラン
ジスタのチャネル長（Ｌ）のバラツキである。本発明は
上記温度依存性及びチャネル長依存性を有する。以下こ
れらの原理について説明する。
【００４２】図１においてｐチャネルＭＯＳトランジス
タ（５）（６）（７）及びｎチャネルＭＯＳトランジス
タ（８）（９）で構成する差動体回路が電荷移動度の温
特補正回路である。この温特補正回路はＭＯＳトランジ
スタのドレイン電流の温度依存性がトランジスタの垂直
電界強度により変化する事を利用したものである。今、
図１においてｐチャネルＭＯＳトランジスタ（５）はｐ
チャネルＭＯＳトランジスタ（２）とカレントミラー接
続されているため、差動対回路の電流源であるトランジ
スタ（５）のドレイン電流は（１１）式のＩ２に比例し
た電流が流れる。このドレイン電流は上述した様にμｎ
の温度依存性により−０．２％／℃程度の温度依存性を
有する。この温度依存性を有するドレイン電流はｐチャ
ネルＭＯＳトランジスタ（６）及び（７）に配分され
る。この電流配分率はｐチャネルＭＯＳトランジスタ
（６）及び（７）の各々のゲート・ソース間電圧によっ
て決まる。今、ｐチャネルＭＯＳトランジスタ（６）と
（７）のゲート間に一定の電圧を印加すると、電流配分
率は上記ゲート間電圧により決まる。
タ（５）（６）（７）及びｎチャネルＭＯＳトランジス
タ（８）（９）で構成する差動体回路が電荷移動度の温
特補正回路である。この温特補正回路はＭＯＳトランジ
スタのドレイン電流の温度依存性がトランジスタの垂直
電界強度により変化する事を利用したものである。今、
図１においてｐチャネルＭＯＳトランジスタ（５）はｐ
チャネルＭＯＳトランジスタ（２）とカレントミラー接
続されているため、差動対回路の電流源であるトランジ
スタ（５）のドレイン電流は（１１）式のＩ２に比例し
た電流が流れる。このドレイン電流は上述した様にμｎ
の温度依存性により−０．２％／℃程度の温度依存性を
有する。この温度依存性を有するドレイン電流はｐチャ
ネルＭＯＳトランジスタ（６）及び（７）に配分され
る。この電流配分率はｐチャネルＭＯＳトランジスタ
（６）及び（７）の各々のゲート・ソース間電圧によっ
て決まる。今、ｐチャネルＭＯＳトランジスタ（６）と
（７）のゲート間に一定の電圧を印加すると、電流配分
率は上記ゲート間電圧により決まる。
【００４３】この時、２つのトランジスタ（６）及び
（７）のゲート・ソース間電圧は異なるため、垂直電界
強度が異なり、この結果電流配分率に温度依存性が発生
する。この電流配分率の温度依存性はｐチャネルＭＯＳ
トランジスタ（６）と（７）のゲート間電圧により制御
することができ、これによりｐチャネルトランジスタ
（６）あるいは（７）のいずれかの電流の温度依存性を
概ねゼロとする事ができる。以下ドレイン電流の温度特
性をゲート電圧により制御する原理について説明する。
（７）のゲート・ソース間電圧は異なるため、垂直電界
強度が異なり、この結果電流配分率に温度依存性が発生
する。この電流配分率の温度依存性はｐチャネルＭＯＳ
トランジスタ（６）と（７）のゲート間電圧により制御
することができ、これによりｐチャネルトランジスタ
（６）あるいは（７）のいずれかの電流の温度依存性を
概ねゼロとする事ができる。以下ドレイン電流の温度特
性をゲート電圧により制御する原理について説明する。
【００４４】ＭＯＳトランジスタのドレイン電流の温度
依存性はトランジスタのしきい値電圧（ＶT ）及び電荷
移動度（μ）の温度依存性により決まる。ＶT の温度依
存性はプロセスにより異なるが、一般的に−１ｍＶ／℃
〜−４ｍＶ／℃の温度傾斜を有する。又、実効電荷移動
度μｅｆｆは次式で与えられる。
依存性はトランジスタのしきい値電圧（ＶT ）及び電荷
移動度（μ）の温度依存性により決まる。ＶT の温度依
存性はプロセスにより異なるが、一般的に−１ｍＶ／℃
〜−４ｍＶ／℃の温度傾斜を有する。又、実効電荷移動
度μｅｆｆは次式で与えられる。
【００４５】
【００４６】
【００４７】
【００４８】ここでＥｅｆｆは平均垂直電界，Ｅｃは臨
界垂直方向電界，ｍは垂直方向電界依存指数，μ0 は低
垂直電界時（Ｅｅｆｆ＜Ｅｃの時）の電荷移動度，μ′
は絶対温度がＴ′の時の垂直電界電荷移動度を示す。
今、トランジスタのゲート・ソース間電圧が一定である
とすると、Ｅｅｆｆは一定値であり、μｅｆｆの温度傾
斜は次式で与えられる。
界垂直方向電界，ｍは垂直方向電界依存指数，μ0 は低
垂直電界時（Ｅｅｆｆ＜Ｅｃの時）の電荷移動度，μ′
は絶対温度がＴ′の時の垂直電界電荷移動度を示す。
今、トランジスタのゲート・ソース間電圧が一定である
とすると、Ｅｅｆｆは一定値であり、μｅｆｆの温度傾
斜は次式で与えられる。
【００４９】
【００５０】従ってＭＯＳトランジスタの飽和領域のド
レイン電流式。
レイン電流式。
【００５１】
【００５２】を絶対温度Ｔで偏微分すると次式が得られ
る。
る。
【００５３】
【００５４】上式において μ0 ／ T 及び ＶT ／
T は共にＶgs依存性のない負の定数である。従ってＶgs
の値を調整することによりドレイン電流の温度傾斜を制
御することができる。図５はその具体的な例をグラフ化
したものである。図中Ｉｄは２５℃のドレイン電流を
１．０として規格化したものであり、Ｖgsによりドレイ
ン電流の温度傾斜が変化する事を示している。本図から
判る様にＶgsが十分に高い時にはドレイン電流は負の温
度傾斜を示し、Ｖgsが低下すると正の温度傾斜に変化し
ていく。
T は共にＶgs依存性のない負の定数である。従ってＶgs
の値を調整することによりドレイン電流の温度傾斜を制
御することができる。図５はその具体的な例をグラフ化
したものである。図中Ｉｄは２５℃のドレイン電流を
１．０として規格化したものであり、Ｖgsによりドレイ
ン電流の温度傾斜が変化する事を示している。本図から
判る様にＶgsが十分に高い時にはドレイン電流は負の温
度傾斜を示し、Ｖgsが低下すると正の温度傾斜に変化し
ていく。
【００５５】以上説明した様にＭＯＳトランジスタのド
レイン電流の温度傾斜はゲート・ソース間電圧で制御可
能であり、図１に示す差動対回路のＶ１，Ｖ２に一定の
差電圧を加える事により、電流配分率に温度依存性をも
たせる事ができる。
レイン電流の温度傾斜はゲート・ソース間電圧で制御可
能であり、図１に示す差動対回路のＶ１，Ｖ２に一定の
差電圧を加える事により、電流配分率に温度依存性をも
たせる事ができる。
【００５６】今、図１においてＶ２をＶ１よりも高い電
圧に設定すると、ｐチャネルＭＯＳトランジスタ（７）
のＶgsはｐチャネルＭＯＳトランジスタ（６）のＶgsよ
りも低くなり、ｐチャネルＭＯＳトランジスタ（７）へ
の電流配分率は温度が高くなると増加する。一方、差動
対回路の電流源トランジスタ（５）は負の温度傾斜を有
するのでＶ２−Ｖ１の値を調整することにより、ｐチャ
ネルＭＯＳトランジスタ（７）のドレイン電流の温度依
存性を概ねゼロとすることができる。（差電圧の供給方
法及び効果は後術する）。
圧に設定すると、ｐチャネルＭＯＳトランジスタ（７）
のＶgsはｐチャネルＭＯＳトランジスタ（６）のＶgsよ
りも低くなり、ｐチャネルＭＯＳトランジスタ（７）へ
の電流配分率は温度が高くなると増加する。一方、差動
対回路の電流源トランジスタ（５）は負の温度傾斜を有
するのでＶ２−Ｖ１の値を調整することにより、ｐチャ
ネルＭＯＳトランジスタ（７）のドレイン電流の温度依
存性を概ねゼロとすることができる。（差電圧の供給方
法及び効果は後術する）。
【００５７】次にＭＯＳトランジスタのチャネル長
（Ｌ）のバラツキに対する補正方法について説明する。
図１のｎチャネルＭＯＳトランジスタ（９）のドレイン
電流は前述の（１３）式のＩ２に比例した値となる。従
ってトランジスタのチャネル長（Ｌ）に対し、負の傾斜
を有している。
（Ｌ）のバラツキに対する補正方法について説明する。
図１のｎチャネルＭＯＳトランジスタ（９）のドレイン
電流は前述の（１３）式のＩ２に比例した値となる。従
ってトランジスタのチャネル長（Ｌ）に対し、負の傾斜
を有している。
【００５８】今、図１のｎチャネルＭＯＳトランジスタ
（９）及び（１０）のトランジスタサイズを各々Ｗ９／
Ｌ９，Ｗ１０／Ｌ１０，各々のドレイン電流をＩ９及び
Ｉ１０，チャネル長変動量をΔＬとすると、Ｉ９とＩ１
０の比は次式で与えられる。
（９）及び（１０）のトランジスタサイズを各々Ｗ９／
Ｌ９，Ｗ１０／Ｌ１０，各々のドレイン電流をＩ９及び
Ｉ１０，チャネル長変動量をΔＬとすると、Ｉ９とＩ１
０の比は次式で与えられる。
【００５９】
【００６０】ここで上式をΔＬで偏微分すると、次式が
得られる。
得られる。
【００６１】
【００６２】従ってＬ１０＞Δ９とすることによりΔＬ
に対する傾斜を正にすることが可能であり、Ｌ１０とＬ
９の値を適当な値に設定することによりΔＬ依存性を補
正することができる。（具体的な効果は後述）。
に対する傾斜を正にすることが可能であり、Ｌ１０とＬ
９の値を適当な値に設定することによりΔＬ依存性を補
正することができる。（具体的な効果は後述）。
【００６３】以上説明した動作により、図１の定電流被
供給回路１１には温度依存性チャネル長変動依存性の少
ない定電流が供給される。
供給回路１１には温度依存性チャネル長変動依存性の少
ない定電流が供給される。
【００６４】次に本発明の第２の実施例（図２）につい
て説明する。図２は図１の基準電圧源（Ｖｒｅｆ）及び
温度依存性補正の差動対回路の入力（Ｖ１）及び（Ｖ
２）の具体的な実現例を示したものであり、他の回路は
図１と等しいので説明を省略する。
て説明する。図２は図１の基準電圧源（Ｖｒｅｆ）及び
温度依存性補正の差動対回路の入力（Ｖ１）及び（Ｖ
２）の具体的な実現例を示したものであり、他の回路は
図１と等しいので説明を省略する。
【００６５】図中、参照数字１２は基準電圧発生回路，
１３，１４，１８，２０，２１，２４，２５及び２６は
ｐチャネルＭＯＳトランジスタ，１５，１６，１７，１
９，２２，２３，２７，２８及び２９はｎチャネルＭＯ
Ｓトランジスタ，３０は定電流被供給回路を示す。基準
電圧発生回路は高精度のアナログ回路を実現する手段と
して利用されている。ＣＭＯＳ集積回路に実現可能なも
のとしては、バンドギャップ基準電圧発生回路（図１
４），定電圧回路（図１５）（特公平２−１２５０９）
等であり、何れも温度補償された定電圧を供給するもの
である。
１３，１４，１８，２０，２１，２４，２５及び２６は
ｐチャネルＭＯＳトランジスタ，１５，１６，１７，１
９，２２，２３，２７，２８及び２９はｎチャネルＭＯ
Ｓトランジスタ，３０は定電流被供給回路を示す。基準
電圧発生回路は高精度のアナログ回路を実現する手段と
して利用されている。ＣＭＯＳ集積回路に実現可能なも
のとしては、バンドギャップ基準電圧発生回路（図１
４），定電圧回路（図１５）（特公平２−１２５０９）
等であり、何れも温度補償された定電圧を供給するもの
である。
【００６６】図２において基準電圧発生回路（１２）は
ｎチャネルＭＯＳトランジスタ（１７）のドレインに定
電圧を供給し、ｎチャネルＭＯＳトランジスタ（１７）
が等価的に基準電圧源（図１のＶｒｅｆ）を実現する。
ここでｎチャネルＭＯＳトランジスタ（１７）は機能実
現上なくても良い素子であるが、この素子を用いること
により、ｎチャネルＭＯＳトランジスタ１５からの電流
パスを作り、基準電圧発生回路のバッファアンプ（図１
４参照数字３９）の負荷駆動能力を低減できる。
ｎチャネルＭＯＳトランジスタ（１７）のドレインに定
電圧を供給し、ｎチャネルＭＯＳトランジスタ（１７）
が等価的に基準電圧源（図１のＶｒｅｆ）を実現する。
ここでｎチャネルＭＯＳトランジスタ（１７）は機能実
現上なくても良い素子であるが、この素子を用いること
により、ｎチャネルＭＯＳトランジスタ１５からの電流
パスを作り、基準電圧発生回路のバッファアンプ（図１
４参照数字３９）の負荷駆動能力を低減できる。
【００６７】次に温度依存性補正の差動対回路（参照数
字２４〜２８で構成される回路）の入力（Ｖ１）及び
（Ｖ２）の具体的な実現例を説明する。
字２４〜２８で構成される回路）の入力（Ｖ１）及び
（Ｖ２）の具体的な実現例を説明する。
【００６８】図２において、ｐチャネルＭＯＳトランジ
スタ（１８）はｐチャネルＭＯＳトランジスタ（１４）
とカレントミラー接続されており、又ｎチャネルＭＯＳ
トランジスタ（２２）及び（２３）はｎチャネルＭＯＳ
トランジスタ（１９）とカレントミラー接続されてい
る。ここでｐチャネルＭＯＳトランジスタ（１８）のド
レイン電流とｎチャネルＭＯＳトランジスタ（１９）の
ドレイン電流は等しいので、ｎチャネルＭＯＳトランジ
スタ（２２）及び（２３）のドレイン電流は（１３）式
のＩ２の比例した値となる。今ｐチャネルＭＯＳトラン
ジスタ（１８）（２０）及び（２１）のコンダクタンス
定数を各々ｋ18，ｋ20及びｋ21とし、ｎチャネルＭＯＳ
トランジスタ（１９），（２２）及び（２３）のコンダ
クタンス定数を各々ｋ19，ｋ22及びｋ23とし、ｐチャネ
ルＭＯＳトランジスタ（２０）及び（２１）のゲート・
ソース間電圧を各々Ｖgs20及びＶgs21とすると、ｐチャ
ネルＭＯＳトランジスタ（２０）及び（２１）の各々の
ドレイン電流（Ｉ２０及びＩ２１）は次式で与えられ
る。
スタ（１８）はｐチャネルＭＯＳトランジスタ（１４）
とカレントミラー接続されており、又ｎチャネルＭＯＳ
トランジスタ（２２）及び（２３）はｎチャネルＭＯＳ
トランジスタ（１９）とカレントミラー接続されてい
る。ここでｐチャネルＭＯＳトランジスタ（１８）のド
レイン電流とｎチャネルＭＯＳトランジスタ（１９）の
ドレイン電流は等しいので、ｎチャネルＭＯＳトランジ
スタ（２２）及び（２３）のドレイン電流は（１３）式
のＩ２の比例した値となる。今ｐチャネルＭＯＳトラン
ジスタ（１８）（２０）及び（２１）のコンダクタンス
定数を各々ｋ18，ｋ20及びｋ21とし、ｎチャネルＭＯＳ
トランジスタ（１９），（２２）及び（２３）のコンダ
クタンス定数を各々ｋ19，ｋ22及びｋ23とし、ｐチャネ
ルＭＯＳトランジスタ（２０）及び（２１）のゲート・
ソース間電圧を各々Ｖgs20及びＶgs21とすると、ｐチャ
ネルＭＯＳトランジスタ（２０）及び（２１）の各々の
ドレイン電流（Ｉ２０及びＩ２１）は次式で与えられ
る。
【００６９】
【００７０】
【００７１】又、差動対回路の差動入力（Ｖ２−Ｖ１）
は、
は、
【００７２】
【００７３】であるから、（２３），（２４），（２
５）式を整理すると次式が得られる。
５）式を整理すると次式が得られる。
【００７４】
【００７５】ここでコンダクタンス定数の比は温度依存
性のない定数とみなす事ができるので、差動対回路には
温度依存性のない一定の差電圧が印加される。
性のない定数とみなす事ができるので、差動対回路には
温度依存性のない一定の差電圧が印加される。
【００７６】以上説明した回路により図１の定電流源回
路と同等の機能を実現できる。
路と同等の機能を実現できる。
【００７７】次に、定電流被供給回路への電流供給方法
について説明する。本発明による定電流源回路は演算増
幅器等の定電流源を実現するためのものである。一般的
に、ＣＭＯＳアナログＬＳＩでは複数個の演算増幅器を
１チップ上に搭載する。この場合、本発明の定電流源回
路を各々の演算増幅器に対し独立に設けると消費電流及
びチップ面積の増大を招く。従って一つの定電流源回路
を複数個の演算増幅器に対して共通に用いる必要があ
る。その一つの手段は、例えば、図１のｎチャネルＭＯ
Ｓトランジスタ（１０）のゲート電圧を各演算増幅器に
配線し、各演算増幅器で図１のｎチャネルＭＯＳトラン
ジスタ（１０）に相当するトランジスタにより電圧電流
変換を行う方法である。しかし、この方法ではチップ内
のＧＮＤ雑音により、演算増幅器等の電流源に雑音が重
畳されると言う問題がある。
について説明する。本発明による定電流源回路は演算増
幅器等の定電流源を実現するためのものである。一般的
に、ＣＭＯＳアナログＬＳＩでは複数個の演算増幅器を
１チップ上に搭載する。この場合、本発明の定電流源回
路を各々の演算増幅器に対し独立に設けると消費電流及
びチップ面積の増大を招く。従って一つの定電流源回路
を複数個の演算増幅器に対して共通に用いる必要があ
る。その一つの手段は、例えば、図１のｎチャネルＭＯ
Ｓトランジスタ（１０）のゲート電圧を各演算増幅器に
配線し、各演算増幅器で図１のｎチャネルＭＯＳトラン
ジスタ（１０）に相当するトランジスタにより電圧電流
変換を行う方法である。しかし、この方法ではチップ内
のＧＮＤ雑音により、演算増幅器等の電流源に雑音が重
畳されると言う問題がある。
【００７８】図３は、雑音の増加を招きにくい電流供給
方法を示したものである。図中、参照数字４０は本発明
による定電流源回路で、定電流源回路の出力は図１のｎ
チャネルＭＯＳトランジスタ（１０）のドレインに相当
する。本発明による定電流源回路（４０）で発生した定
電流はダイオード接続されたｐチャネルＭＯＳトランジ
スタ（４１）に供給される。ｐチャネルＭＯＳトランジ
ィスタ（４２）〜（４５）はｐチャネルＭＯＳトランジ
スタ（４１）とカレントミラー接続されており、各々の
ドレインより各定電流被供給回路へ電流を供給する。
方法を示したものである。図中、参照数字４０は本発明
による定電流源回路で、定電流源回路の出力は図１のｎ
チャネルＭＯＳトランジスタ（１０）のドレインに相当
する。本発明による定電流源回路（４０）で発生した定
電流はダイオード接続されたｐチャネルＭＯＳトランジ
スタ（４１）に供給される。ｐチャネルＭＯＳトランジ
ィスタ（４２）〜（４５）はｐチャネルＭＯＳトランジ
スタ（４１）とカレントミラー接続されており、各々の
ドレインより各定電流被供給回路へ電流を供給する。
【００７９】この方法を採ることにより、チップ内ＧＮ
Ｄ雑音による雑音の増加を低減することができる。例え
ば図３に示す出力電流（ＩO １）を演算増幅器（Ｏｐ．
Ａｍｐ）に供給する場合を考えると、演算増幅器内の定
電流（ＩO １′）はＧＮＤとＧＮＤ′の間に雑音が重畳
しても、雑音を含まない定電流となる。
Ｄ雑音による雑音の増加を低減することができる。例え
ば図３に示す出力電流（ＩO １）を演算増幅器（Ｏｐ．
Ａｍｐ）に供給する場合を考えると、演算増幅器内の定
電流（ＩO １′）はＧＮＤとＧＮＤ′の間に雑音が重畳
しても、雑音を含まない定電流となる。
【００８０】次に本発明による第３の実施例（図４）に
ついて説明する。図１及び図２はチップ内の負電源を基
準として、チップ内の伝達信号が処理される事を前提と
した実施例である。しかし、アプリケーション上の制約
等により、チップ内の正電源を基準として、チップ内の
伝達信号を処理しなければならない場合がある。この場
合、図１の回路を上下に反転し、ｐチャネルＭＯＳトラ
ンジスタとｎチャネルＭＯＳトランジスタを入れ換える
事により実現できる。図中ＧＮＤは正電源，Ｖｓｓは負
電源，Ｖｒｅｆは基準電圧源を示し、参照数字１′，
２′，５′，６′及び７′はｎチャネルＭＯＳトランジ
スタ，３′，４′，８′９′及び１０′はｐチャネルＭ
ＯＳトランジスタ，１１′は定電流被供給回路を示す。
ついて説明する。図１及び図２はチップ内の負電源を基
準として、チップ内の伝達信号が処理される事を前提と
した実施例である。しかし、アプリケーション上の制約
等により、チップ内の正電源を基準として、チップ内の
伝達信号を処理しなければならない場合がある。この場
合、図１の回路を上下に反転し、ｐチャネルＭＯＳトラ
ンジスタとｎチャネルＭＯＳトランジスタを入れ換える
事により実現できる。図中ＧＮＤは正電源，Ｖｓｓは負
電源，Ｖｒｅｆは基準電圧源を示し、参照数字１′，
２′，５′，６′及び７′はｎチャネルＭＯＳトランジ
スタ，３′，４′，８′９′及び１０′はｐチャネルＭ
ＯＳトランジスタ，１１′は定電流被供給回路を示す。
【００８１】動作原理は図１の実施例と同様なので説明
を省略する。
を省略する。
【００８２】
【発明の効果】以上説明したように本発明は、外付け部
品が不要なうえ製造条件変動，環境変動に対し、非常に
安定な定電流源と構成することが可能で、図３に示した
電流供給方法を採る事により、低消費電力化及び低雑音
化が可能である。以下シミュレーション結果を基に、本
発明の安定性について説明する。
品が不要なうえ製造条件変動，環境変動に対し、非常に
安定な定電流源と構成することが可能で、図３に示した
電流供給方法を採る事により、低消費電力化及び低雑音
化が可能である。以下シミュレーション結果を基に、本
発明の安定性について説明する。
【００８３】図６〜図１０は本発明による一実施例のシ
ミュレーション結果を示したものである。各々の図の縦
軸はＴｙｐｉｃａｌ条件での出力電流に対する変動量を
示したものであり、図６はＶtnに対する感度、図７はＶ
tpに対する感度、図８はＶｄｄに対する感度、図９は温
度に対する感度、図１０はチャネル長に対する感度を示
したものである。これらの図から判る様に、しきい値電
圧変動±０．１５Ｖ，電源変動±５％，温度変動−２０
℃〜１００℃，チャネル長変動±０．１３μｍの変動範
囲において出力電流のバラツキを高々６％程度におさえ
る事が可能である。
ミュレーション結果を示したものである。各々の図の縦
軸はＴｙｐｉｃａｌ条件での出力電流に対する変動量を
示したものであり、図６はＶtnに対する感度、図７はＶ
tpに対する感度、図８はＶｄｄに対する感度、図９は温
度に対する感度、図１０はチャネル長に対する感度を示
したものである。これらの図から判る様に、しきい値電
圧変動±０．１５Ｖ，電源変動±５％，温度変動−２０
℃〜１００℃，チャネル長変動±０．１３μｍの変動範
囲において出力電流のバラツキを高々６％程度におさえ
る事が可能である。
【図１】本発明の一実施例の回路図。
【図２】本発明の第２の実施例の回路図。
【図３】本発明の電流供給方法を示す回路図。
【図４】本発明の第３の実施例の回路図。
【図５】ＭＯＳトランジスタのドレイン電流の温度依存
性を示すグラフ。
性を示すグラフ。
【図６】本発明のシミュレーション結果。
【図７】本発明のシミュレーション結果。
【図８】本発明のシミュレーション結果。
【図９】本発明のシミュレーション結果。
【図１０】本発明のシミュレーション結果。
【図１１】従来技術による定電流源回路。
【図１２】従来技術による定電流源回路。
【図１３】従来技術による定電流源回路。
【図１４】従来技術による定電圧発生回路。
【図１５】従来技術による定電圧発生回路。
１，２，５，６，７，１３，１４，１８，２０，２１，
２４，２５，２６，４１〜４５，３′，４′，８′，
９′，１０′，５１，５２，５７，５８，３１，３２，
６２〜６４ ｐチャネルＭＯＳトランジスタ ３，４，６〜１０，１５〜１７，１９，２２，２３，２
５〜２９，１′，２′，５′〜７′，４９，５３〜５
５，５９，６０，６５，６６ ｎチャネルＭＯＳトラ
ンジスタ １１，３０，１１′，５０，５６ 定電流被供給回路 １２，４６ 定電圧発生回路 ４０ 定電流源回路 ４７，３８，３９，７２，Ｏｐ．Ａｍｐ 演算増幅器 ４８，６１，３３〜３５，６７，６８ 抵抗 ３６，３７ バイポーラトランジスタ ６９〜７１ ダイオード Ｖｒｅｆ 基準電圧源
２４，２５，２６，４１〜４５，３′，４′，８′，
９′，１０′，５１，５２，５７，５８，３１，３２，
６２〜６４ ｐチャネルＭＯＳトランジスタ ３，４，６〜１０，１５〜１７，１９，２２，２３，２
５〜２９，１′，２′，５′〜７′，４９，５３〜５
５，５９，６０，６５，６６ ｎチャネルＭＯＳトラ
ンジスタ １１，３０，１１′，５０，５６ 定電流被供給回路 １２，４６ 定電圧発生回路 ４０ 定電流源回路 ４７，３８，３９，７２，Ｏｐ．Ａｍｐ 演算増幅器 ４８，６１，３３〜３５，６７，６８ 抵抗 ３６，３７ バイポーラトランジスタ ６９〜７１ ダイオード Ｖｒｅｆ 基準電圧源
Claims (3)
- 【請求項１】 ソースを正電源に接続した第１のｐチャ
ネルＭＯＳトランジスタと、ソースを前記正電源に接続
し、ゲート及びドレインを該第１のｐチャネルＭＯＳト
ランジスタのゲートに共通接続した第２のｐチャネルＭ
ＯＳトランジスタと、ドレイン及びゲートを前記第１の
ｐチャネルＭＯＳトランジスタのドレインに共通接続し
た第１のｎチャネルＭＯＳトランジスタと、ドレインを
前記第２のｐチャネルＭＯＳトランジスタのドレインに
接続し、ゲートを該第１のｎチャネルＭＯＳトランジス
タのゲートに接続し、ソースを負電源に接続した第２の
ｎチャネルＭＯＳトランジスタで構成されるカレントミ
ラー回路において、前記第１のｎチャネルＭＯＳトラン
ジスタのソースに基準電圧を与え、前記第２のｐチャネ
ルＭＯＳトランジスタとカレントミラー接続した第３の
ｐチャネルと、各々のソースを該第３のｐチャネルＭＯ
Ｓトランジスタのドレインに共通接続した第４及び第５
のｐチャネルＭＯＳトランジスタと、ゲート及びドレイ
ンを該第４のｐチャネルＭＯＳトランジスタのドレイン
に共通接続し、ソースを前記負電源に接続する第３のｎ
チャネルＭＯＳトランジスタと、ゲート及びドレインを
前記第５のｐチャネルＭＯＳトランジスタのドレインに
共通接続し、ソースを前記負電源に接続する第４のｎチ
ャネルＭＯＳトランジスタとを有し、前記第４及び第５
のｐチャネルＭＯＳトランジスタの各々のゲート間に一
定の電圧を加える事を特徴とするＣＭＯＳ定電流源回
路。 - 【請求項２】 前記請求項１のＣＭＯＳ定電流回路を有
し、前記第４のｎチャネルＭＯＳトランジスタとカレン
トミラー接続した第５のｎチャネルＭＯＳトランジスタ
を有し、該第５のｎチャネルＭＯＳトランジスタのドレ
インより出力電流を得るＣＭＯＳ定電流回路において、
前記第４及び第５のｎチャネルＭＯＳトランジスタのチ
ャネル長が異なる事を特徴とするＣＭＯＳ定電流源回
路。 - 【請求項３】 前記第５のｎチャネルＭＯＳトランジス
タとカレントミラーを構成する複数個のＭＯＳトランジ
スタを有し、該複数個のＭＯＳトランジスタの各々のド
レインより各々の被供給回路へ電流を供給する事を特徴
とする請求項２のＣＭＯＳ定電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187811A JP2550871B2 (ja) | 1993-07-29 | 1993-07-29 | Ｃｍｏｓ定電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187811A JP2550871B2 (ja) | 1993-07-29 | 1993-07-29 | Ｃｍｏｓ定電流源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0744254A JPH0744254A (ja) | 1995-02-14 |
| JP2550871B2 true JP2550871B2 (ja) | 1996-11-06 |
Family
ID=16212659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5187811A Expired - Fee Related JP2550871B2 (ja) | 1993-07-29 | 1993-07-29 | Ｃｍｏｓ定電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550871B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3592037B2 (ja) * | 1997-05-30 | 2004-11-24 | キヤノン株式会社 | 光電変換装置 |
| TW396707B (en) | 1998-02-20 | 2000-07-01 | Canon Kk | Semiconductor device |
| US6236238B1 (en) * | 1999-05-13 | 2001-05-22 | Honeywell International Inc. | Output buffer with independently controllable current mirror legs |
| US7265632B2 (en) * | 2005-11-17 | 2007-09-04 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | Amplifier circuit, and system incorporating same |
| JP5300444B2 (ja) * | 2007-12-20 | 2013-09-25 | キヤノン株式会社 | 集積回路装置、これを用いた撮像装置及び撮像システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2826887B2 (ja) * | 1990-04-27 | 1998-11-18 | アマノ株式会社 | 自己申告機能付きタイムレコーダシステム |
-
1993
- 1993-07-29 JP JP5187811A patent/JP2550871B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744254A (ja) | 1995-02-14 |
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