JPH0934566A

JPH0934566A - 電流源回路

Info

Publication number: JPH0934566A
Application number: JP7201851A
Authority: JP
Inventors: Tetsuo Tatsuta; 哲男多津田
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1995-07-17
Filing date: 1995-07-17
Publication date: 1997-02-07

Abstract

(57)【要約】【目的】基準電流値を決定するのに用いられる基準電
圧の温度変動係数の極性に関係なく、温度変動による電
流値の変動をキャンセルできる電流源回路を提供する。【構成】抵抗成分素子を備え、基準電圧源２に接続さ
れると共に基準電流出力端子３を有する基準電流源回路
１と、ＭＯＳトランジスタ又は接合形ＦＥＴを有し、前
記基準電圧源２と基準電流出力端子３に接続された電流
変動分キャンセル回路４とで構成し、前記基準電流源回
路１における発生基準電流Ｉ_rの温度による変動分を打
ち消すように、電流変動分キャンセル回路４からキャン
セル電流Ｉ_cを、流れ込む方向、あるいは引き出す方向
に流れるように設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アナログ回路を
ＭＯＳトランジスタ又は接合形ＦＥＴを用いて構成する
際、温度の変動に対して安定した値の電流を供給できる
電流源回路に関する。

【０００２】

【従来の技術】従来の温度変動による電流の変動分をキ
ャンセルできるようにした温度変動キャンセル型の電流
源回路を、図６に基づいて説明する。図６において、10
1 は演算増幅器で、該演算増幅器101 の非反転入力端子
と基準電圧Ｖ_refの入力端子102 に接続され、反転入力
端子はＮＭＯＳトランジスタ103 のソース端子と、温度
変動係数を異にする抵抗素子104 ，105 の一端に接続さ
れている。そして、演算増幅器101 の出力端はＮＭＯＳ
トランジスタ103 のゲート端子に接続され、ＮＭＯＳト
ランジスタ103 のドレイン端子は基準電流出力端子106
となっている。また、抵抗素子104 ，105 の他端は負側
電圧源107 に接続されている。

【０００３】このように構成された電流源回路において
は、演算増幅器101 の非反転入力端子に基準電圧Ｖ_ref
が入力され、演算増幅器101 の電圧ホロワ回路により、
演算増幅器101 の反転入力端子には、Ｖ_b＝Ｖ_refの電
位が印加される。この反転入力端子印加電圧Ｖ_bと負側
電圧源107 の電圧Ｖ_EEとの差電圧（Ｖ_b−Ｖ_EE）と、抵
抗素子104 ，105 の並列抵抗値Ｒ₁‖Ｒ₂〔＝（Ｒ₁＋
Ｒ₂）／Ｒ₁・Ｒ₂〕の値によって、基準電流値Ｉ_ref
を基準電流出力端子106 から得ることができるようにな
っている。

【０００４】ここで、基準電圧Ｖ_refの温度変動係数を
Ｔ_C1とし、抵抗素子104 ，105 の温度変動係数をＴ_C2，
Ｔ_C3とすると、Ｔ_C2＜Ｔ_C1＜Ｔ_C3となる抵抗素子104 ，
105を用いることによって、温度変動による基準電流値
Ｉ_refの変動を抑えることができる。すなわち、並列抵
抗値Ｒ₁‖Ｒ₂の値と、抵抗素子104 ，105 の絶対値Ｒ
₁，Ｒ₂は、次式（１）により求めることができる。｛Ｒ₁（１＋ΔＴ・Ｔ_C2）・Ｒ₂（１＋ΔＴ・Ｔ_C3）｝／｛Ｒ₁（１＋ΔＴ・Ｔ_C2）＋Ｒ₂（１＋ΔＴ・Ｔ_C3）｝＝Ｒ₃（１＋ΔＴ・Ｔ_C1）・・・・・・・・・・・（１）ここで、Ｒ₃は抵抗素子104 ，105 の並列抵抗値Ｒ₁‖
Ｒ₂の値で、Ｖ_ref／Ｒ₃＝Ｉ_refにより求まる抵抗値
であり、またΔＴは温度の変動値である。

【０００５】以上のように、基準電圧Ｖ_ref及び抵抗素
子104 ，105 の温度変動係数の関係を上記のように設定
することにより、基準電圧Ｖ_refの変動と、並列抵抗値
Ｒ₁‖Ｒ₂の温度変動が等しくなり、温度変動キャンセ
ル型電流源回路を実現できる。

【０００６】

【発明が解決しようとする課題】ところで、上記従来の
電流源回路においては、次のような問題点がある。すな
わち、上記電流源回路において、基準電圧Ｖ_refの温度
変動係数をＴ_C1とし、抵抗素子104 ，105 （Ｒ₁，
Ｒ₂）の温度変動係数をそれぞれＴ_C2，Ｔ_C3とすると、
Ｔ_C2＜Ｔ_C1＜Ｔ_C3となるような特性の抵抗素子104 ，10
5 を使用する場合のみ、温度変動による基準電流値Ｉ
_refの変動を抑えることができる。

【０００７】すなわち、上記従来の電流源回路を実現す
るには、通常の抵抗素子の温度変動係数は正のため、基
準電圧Ｖ_refの温度変動係数をＴ_C1も、Ｔ_C1＞０の場合
にのみ機能を実現することができる。また、電流源回路
のモノリシック化を行う場合、Ｔ_C2＜Ｔ_C1＜Ｔ_C3の関係
を満たす温度変動係数をもつ２種類以上の抵抗素子を作
り込めるプロセスが必要となる。

【０００８】更に、基準電圧Ｖ_refの温度変動係数Ｔ_C1
と、並列抵抗値Ｒ₁‖Ｒ₂の温度変動係数を等しくする
ためには、２つの抵抗素子の絶対値Ｒ₁，Ｒ₂も精度が
必要となり、単純に精度のよい温度変動キャンセル型電
流源回路を実現することは不可能であり、基準電圧も正
の温度変動係数の場合のみに限定される。

【０００９】本発明は、従来の温度変動キャンセル型電
流源回路における上記問題点を解消するためになされた
もので、基準電流値を決定するのに用いられる基準電圧
の温度変動係数の極性に関係なく温度変動による電流値
の変動をキャンセルできる電流源回路を提供することを
目的とする。また本発明の他の目的は、温度変動に依存
しない電流源を実現しにくいＭＯＳトランジスタ又は接
合形ＦＥＴだけを使用したアナログ回路で温度変動キャ
ンセル型電流源回路を実現することであり、更にまた本
発明の他の目的は、一種類の抵抗素子で、単純なプロセ
スで実現できる温度変動キャンセル型電流源回路を提供
することである。

【００１０】

【課題を解決するための手段】次に、上記問題点を解決
するための本発明に係る電流源回路を、図１に示す概念
図に基づいて説明する。図１において、１は抵抗成分素
子を有する基準電流発生回路で、基準電圧源２と基準電
流出力端子３に接続されている。４は電流変動分キャン
セル回路で、ＭＯＳトランジスタ又は接合形ＦＥＴ等を
用いて構成されており、基準電圧源２と基準電流出力端
子３に接続されている。

【００１１】このように構成されている電流源回路にお
いて、基準電流発生回路１における発生基準電流Ｉ
_rは、温度の変動によって変化する。そこで、本発明に
おいては、この発生基準電流Ｉ_rの温度による変動分を
打ち消すように、電流変動分キャンセル回路４からキャ
ンセル電流Ｉ_cが流れ込む方向、あるいは引き出す方向
に流れるように設定する。これにより、基準電圧源の温
度変動係数の極性に関係なく温度依存性を抑えた温度変
動キャンセル型電流源回路を実現することができる。す
なわち、基準電圧源の温度変動係数の値によって、次に
述べる実施例を使い分けることにより、基準電圧源の温
度変動係数の極性に関係なく、温度変動による電流値の
変動をキャンセルすることができる。

【００１２】

【実施例】次に実施例について説明する。図２は、本発
明に係る電流源回路の第１実施例を示す回路構成図であ
る。図２において、11は基準電圧Ｖ_refの入力端子で、
該入力端子11は第１の抵抗素子12の一端と第１のＮＭＯ
Ｓトランジスタ14のゲートに接続されており、第１の抵
抗素子12の他端は第２の抵抗素子13の一端と演算増幅器
15の非反転入力端子に接続され、また第２の抵抗素子13
の他端は負側電圧Ｖ_EEの印加端子16に接続されている。

【００１３】演算増幅器15の反転入力端子は、第１のＮ
ＭＯＳトランジスタ14のソース端子と、第３の抵抗素子
17の一端と、第２のＮＭＯＳトランジスタ18のソース端
子に接続され、更に演算増幅器15の出力端は、第２のＮ
ＭＯＳトランジスタ18のゲート端子に接続され、第１の
ＮＭＯＳトランジスタ14のドレイン端子は正側電圧源Ｖ
_DDに接続され、第２のＮＭＯＳトランジスタ18のドレイ
ン端子は基準電流出力端子19に接続されている。そし
て、演算増幅器15と第２のＮＭＯＳトランジスタ18と第
３の抵抗素子17とで基準電流源回路を構成し、第１及び
第２の抵抗素子12，13と第１のＮＭＯＳトランジスタ14
とで電流変動分キャンセル回路を構成している。

【００１４】次に、このように構成されている第１実施
例の動作について説明する。なお、ここでは説明を簡単
にするために、図２における負側電圧Ｖ_EEのレベルを０
Ｖとして説明する。演算増幅器15の非反転入力端子に
は、基準電圧Ｖ_refを同一種類（同一温度変動係数）の
第１及び第２の抵抗端子12，13で分圧された次式（２）
で表される値Ｖ_aが入力される。Ｖ_a＝ｋ・Ｖ_ref ・・・・・・・・・・・・・・（２）但し、ｋ＝Ｒ₂／（Ｒ₁＋Ｒ₂）、Ｒ₁，Ｒ₂は第１及
び第２の抵抗素子12，13の抵抗値である。

【００１５】第１のＮＭＯＳトランジスタ14のソース端
子と第２のＮＭＯＳトランジスタ18のソース端子には、
演算増幅器15の電圧ホロワ回路により、Ｖ_b＝Ｖ_aの電
圧が与えられる。この電圧Ｖ_bと第３の抵抗素子17の抵
抗値Ｒ₃によって、第３の抵抗素子17に流れる電流Ｉ_r
は、次式（３）で表される。Ｉ_r＝Ｖ_b／Ｒ₃＝ｋ・Ｖ_ref／Ｒ₃ ・・・・・（３）また、第１のＮＭＯＳトランジスタ14のドレイン電流Ｉ
_cは、次式（４）で表される。Ｉ_c＝Ｋ_N／２・Ｗ／Ｌ・｛（Ｖ_ref−Ｖ_a）−Ｖ_TN｝² ・・・・（４）よって、基準電流出力端子19からは、次式（５）で表さ
れる基準電流Ｉ_refを得ることができる。Ｉ_ref＝Ｉ_r−Ｉ_c ＝ｋ・Ｖ_ref／Ｒ₃−Ｋ_N／２・Ｗ／Ｌ・｛（Ｖ_ref−Ｖ_a）−Ｖ_TN｝² ・・・・（５）ここで、Ｋ_N，Ｖ_TN，Ｗ，Ｌは、それぞれＮＭＯＳトラ
ンジスタのトランスコンダクタンス、スレッショルド電
圧、ゲート幅、ゲート長である。但し、第１のＮＭＯＳ
トランジスタ14は、飽和領域になるようにゲート・ソー
ス間電圧Ｖ_GSを設定しなければ、（４）式を成立させる
ことはできない。

【００１６】以後、基準電圧Ｖ_refの温度変動係数をＴ
_C1，第１〜第３の抵抗素子の温度変動係数をＴ_C2（通常
の抵抗素子では、０＜Ｔ_C2である。）とし、Ｖ_a，Ｖ_b
の温度変動係数は、第１及び第２の抵抗素子が同一種類
の抵抗素子のため、基準電圧Ｖ_refの温度変動係数と同
一のＴ_C1であるとする。

【００１７】ここで、周囲温度Ｔ_aがＴ_a＝Ｔ₁〜Ｔ₂
（Ｔ_aは絶対温度）で変動するものとして、Ｔ_a＝Ｔ₁
の時のＶ_a，Ｖ_ref，Ｉ_r，第１のＮＭＯＳトランジス
タのＶ_GS，Ｉ_c，Ｉ_ref，Ｋ_N，Ｖ_TNをそれぞれＶ
_a（Ｔ₁），Ｖ_ref（Ｔ₁），Ｉ_r（Ｔ₁），Ｖ_GS（Ｔ
₁），Ｉ_c（Ｔ₁），Ｉ_ref（Ｔ₁），Ｋ_N1，Ｖ_TN1と
し、Ｔ_a＝Ｔ₂の時のＶ_a，Ｖ_ref，Ｉ_r，第１のＮＭ
ＯＳトランジスタのＶ_GS，Ｉ_c，Ｉ_ref，Ｋ_N，Ｖ_TNを
それぞれＶ_a（Ｔ₂），Ｖ_ref（Ｔ₂），Ｉ
_r（Ｔ₂），Ｖ_GS（Ｔ₂），Ｉ_c（Ｔ₂），Ｉ_ref（Ｔ
₂），Ｋ_N2，Ｖ_TN2とすると、次式（６），（７）が得
られる。Ｖ_a（Ｔ₁）＝Ｖ_a｛１＋Ｔ_C1・（Ｔ₁−300 ）｝・・・・・・・（６）Ｖ_ref（Ｔ₁）＝Ｖ_ref｛１＋Ｔ_C1・（Ｔ₁−300 ）｝・・・・・（７）上記（２），（６）式より次式（８）が得られ、また上
記（６），（７）式より次式（９）が得られる。Ｉ_r（Ｔ₁）＝Ｖ_a｛１＋Ｔ_C1・（Ｔ₁−300 ）｝／〔Ｒ₃｛１＋Ｔ_C2・（Ｔ₁−300 ）｝・・・・・・（８）Ｖ_GS（Ｔ₁）＝（Ｖ_ref−Ｖ_a）｛１＋Ｔ_C1・（Ｔ₁−300 ）｝・・（９）また、次式（10）が得られる。Ｉ_c（Ｔ₁）＝Ｋ_N1／２・Ｗ／Ｌ（Ｖ_GS（Ｔ₁）−Ｖ_TN1）² ・・（10）同様にして次式（11），（12）が得られる。Ｖ_a（Ｔ₂）＝Ｖ_a｛１＋Ｔ_C1・（Ｔ₂−300 ）｝・・・・・・・（11）Ｖ_ref（Ｔ₂）＝Ｖ_ref｛１＋Ｔ_C1・（Ｔ₂−300 ）｝・・・・・（12）

【００１８】したがって、上記（２），（11）式より、
次式（13）が得られる。Ｉ_r（Ｔ₂）＝Ｖ_a｛１＋Ｔ_C1・（Ｔ₂−300 ）｝／〔Ｒ₃｛１＋Ｔ_C2・（Ｔ₂−300 ）｝〕・・・・・（13）また、上記（11），（12）式より、次式（14），（15）
が得られる。Ｖ_GS（Ｔ₂）＝（Ｖ_ref−Ｖ_a）｛１＋Ｔ_C1・（Ｔ₂−300 ）｝・・（14）Ｉ_c（Ｔ₂）＝Ｋ_N2／２・Ｗ／Ｌ（Ｖ_GS（Ｔ₂）−Ｖ_TN2）² ・・（15）

【００１９】ここで、Ｉ_ref（Ｔ₁），Ｉ_ref（Ｔ₂）
を次式（16），（17）で表し、Ｉ_ref（Ｔ₁）＝Ｉ_r（Ｔ₁）−Ｉ_c（Ｔ₁）・・・・・・・・・（16）Ｉ_ref（Ｔ₂）＝Ｉ_r（Ｔ₂）−Ｉ_c（Ｔ₂）・・・・・・・・・（17）また、Ｔ_a＝Ｔ₁〜Ｔ₂の範囲で変動するＩ_refをΔＩ
_refとすると、ΔＩ_refは次式（18）で表される。 ΔＩ_ref＝Ｉ_ref（Ｔ₁）−Ｉ_ref（Ｔ₂）＝（Ｉ_r（Ｔ₁）−Ｉ_r（Ｔ₂））−（Ｉ_c（Ｔ₁）−Ｉ_c（Ｔ₂））・・・・・・（18）ここで、ΔＩ_ref＝０とすることによって、温度による
Ｉ_refの変動を抑えることができる。つまり、上記
（２），（８），（９），（10），（13），（14），
（15），（18）式より、次式（19）が得られる。Ｗ／Ｌ＝２Ｒ₂Ｖ_ref｛（ａ−ｂ）Ｔ_C1＋（ｂ−ａ）Ｔ_C2｝／Ｒ₃（Ｒ₁＋Ｒ₂）（１＋ａＴ_C2）（１＋ｂＴ_C2）× 〔Ｋ_N1｛Ｒ₁Ｖ_ref（１＋ａＴ_C1）／（Ｒ₁＋Ｒ₂）−Ｖ_TN1｝² −Ｋ_N2｛Ｒ₁Ｖ_ref（１＋ｂＴ_C1）／（Ｒ₁＋Ｒ₂）−Ｖ_TN2｝²〕・・・・・・（19）ここで、ａ＝Ｔ₁−300 ，ｂ＝Ｔ₂−300 であり、Ｔ_C1
の条件は、Ｔ_C1＞Ｔ_C2又はＴ_C1≦０の場合とする。

【００２０】このように、要求する基準電流値の絶対値
は、上記（16），（17）式によって設定でき、温度によ
る基準電流値の変動に対しては、上記（19）式で得られ
るＷ／Ｌの第１のＮＭＯＳトランジスタを接続すること
によって、基準電流の変動分をキャンセルすることがで
きる。

【００２１】なお、本実施例において、第１のＮＭＯＳ
トランジスタの代わりにＮチャンネル接合形ＦＥＴを、
第２のＮＭＯＳトランジスタの代わりにＮチャンネル接
合形ＦＥＴあるいはＮＰＮトランジスタを用いることが
でき、更にはまた、Ｔ_C2＞Ｔ_C1≧０の条件のときは、第
１のＮＭＯＳトランジスタの代わりにＰＭＯＳトランジ
スタあるいはＰチャンネル接合形ＦＥＴを用いることが
でき、この場合はソース端子とドレイン端子の接続を逆
にすればよい。

【００２２】次に、第２実施例を図３に基づいて説明す
る。図３において、21は基準電圧Ｖ_refの入力端子で、
該入力端子21は第１の抵抗素子22の一端と演算増幅器25
の非反転入力端子に接続し、第１の抵抗素子22の他端は
第２の抵抗素子23の一端とＰＭＯＳトランジスタ24のゲ
ート端子に接続し、第２の抵抗素子23の他端は負側電圧
Ｖ_EEの印加端子26に接続されている。演算増幅器25の反
転入力端子はＰＭＯＳトランジスタ24のソース端子と第
３の抵抗素子27の一端とＮＭＯＳトランジスタ28のソー
ス端子に接続されている。

【００２３】また演算増幅器25の出力端はＮＭＯＳトラ
ンジスタ28のゲート端子に接続し、ＰＭＯＳトランジス
タ24のドレイン端子と第３の抵抗素子27の他端は負側電
圧Ｖ_EEの印加端子26に接続し、ＮＭＯＳトランジスタ28
のドレイン端子は基準電流出力端子29に接続されてい
る。そして、演算増幅器25とＮＭＯＳトランジスタ28と
第３の抵抗素子27とで基準電流源回路を構成し、第１及
び第２の抵抗素子22，23とＰＭＯＳトランジスタ24とで
電流変動分キャンセル回路を構成している。

【００２４】次に、このように構成されている第２実施
例の動作について説明する。なお、この実施例において
も説明を簡単にするために、負側電圧Ｖ_EEのレベルを０
Ｖとして説明する。演算増幅器25の非反転入力端子に
は、基準電圧Ｖ_refが入力され、基準電圧Ｖ_refを同一
種類の第１及び第２の抵抗素子22，23（抵抗値Ｒ₁，Ｒ
₂）で分圧された次式（20）で表される値Ｖ_aが、ＰＭ
ＯＳトランジスタ24のゲート端子に入力される。Ｖ_a＝ｋ・Ｖ_ref ・・・・・・・・・・・・・・（20）但し、ｋ＝Ｒ₂／（Ｒ₁＋Ｒ₂）である。

【００２５】ＰＭＯＳトランジスタ24のソース端子とＮ
ＭＯＳトランジスタ28のソース端子には、演算増幅器25
の電圧ホロワ回路により、Ｖ_b＝Ｖ_refの電圧が与えら
れる。この電圧Ｖ_bと第３の抵抗素子27の抵抗値Ｒ₃に
よって、第３の抵抗素子27に流れる電流Ｉ_rは、次式
（21）で表される。Ｉ_r＝Ｖ_b／Ｒ₃＝Ｖ_ref／Ｒ₃ ・・・・・・・（21）また、ＰＭＯＳトランジスタ24のドレイン電流Ｉ_cは、
次式（22）で表される。Ｉ_c＝Ｋ_P／２・Ｗ／Ｌ・｛（Ｖ_ref−Ｖ_a）−Ｖ_TP｝² ・・・・（22）よって、基準電流出力端子29からは、次式（23）で表さ
れる基準電流Ｉ_refを得ることができる。Ｉ_ref＝Ｉ_r＋Ｉ_c ＝Ｖ_ref／Ｒ₃＋Ｋ_P／２・Ｗ／Ｌ・｛（Ｖ_ref−Ｖ_a）−Ｖ_TP｝² ・・・・・（23）ここで、Ｋ_P，Ｖ_TP，Ｗ，Ｌは、それぞれＰＭＯＳトラ
ンジスタのトランスコンダクタンス、スレッショルド電
圧、ゲート幅、ゲート長である。但し、ＰＭＯＳトラン
ジスタ24は飽和領域になるようにゲート・ソース間電圧
Ｖ_GSを設定しなければ、（23）式を成立させることはで
きない。

【００２６】以後、基準電圧Ｖ_refの温度変動係数をＴ
_C1，第１〜第３の抵抗素子の温度変動係数をＴ_C2（通常
の抵抗素子では、０＜Ｔ_C2である。）とし、Ｖ_a，Ｖ_b
の温度変動係数は、第１及び第２の抵抗素子が同一種類
の抵抗素子のため、基準電圧Ｖ_refの温度変動係数と同
一のＴ_C1であるとする。

【００２７】ここで、周囲温度Ｔ_aがＴ_a＝Ｔ₁〜Ｔ₂
（Ｔ_aは絶対温度）で変動するものとして、Ｔ_a＝Ｔ₁
の時のＶ_a，Ｖ_ref，Ｉ_r，ＰＭＯＳトランジスタのＶ
_GS，Ｉ_c，Ｉ_ref，Ｋ_P，Ｖ_TPをそれぞれＶ
_a（Ｔ₁），Ｖ_ref（Ｔ₁），Ｉ_r（Ｔ₁），Ｖ_GS（Ｔ
₁），Ｉ_c（Ｔ₁），Ｉ_ref（Ｔ₁），Ｋ_P1，Ｖ_TP1と
し、Ｔ_a＝Ｔ₂の時のＶ_a，Ｖ_ref，Ｉ_r，ＰＭＯＳト
ランジスタのＶ_GS，Ｉ_c，Ｉ_ref，Ｋ_P，Ｖ_TPをそれぞ
れＶ_a（Ｔ₂），Ｖ_ref（Ｔ₂），Ｉ_r（Ｔ₂），Ｖ_GS
（Ｔ₂），Ｉ_c（Ｔ₂），Ｉ_ref（Ｔ₂），Ｋ_P2，Ｖ
_TP2とすると、次式（24），（25）が得られる。Ｖ_a（Ｔ₁）＝Ｖ_a｛１＋Ｔ_C1・（Ｔ₁−300 ）｝・・・・・・・（24）Ｖ_ref（Ｔ₁）＝Ｖ_ref｛１＋Ｔ_C1・（Ｔ₁−300 ）｝・・・・・（25）上記（21），（25）式より次式（26）が得られ、また上
記（24），（25）式より次式（27）が得られる。Ｉ_r（Ｔ₁）＝Ｖ_ref｛１＋Ｔ_C1・（Ｔ₁−300 ）｝／〔Ｒ₃｛１＋Ｔ_C2・（Ｔ₁−300 ）｝〕・・・・・（26）Ｖ_GS（Ｔ₁）＝（Ｖ_ref−Ｖ_a）｛１＋Ｔ_C1・（Ｔ₁−300 ）｝・・（27）また、次式（28）が得られる。Ｉ_c（Ｔ₁）＝Ｋ_P1／２・Ｗ／Ｌ（Ｖ_GS（Ｔ₁）−Ｖ_TP1）² ・・（28）同様にして、次式（29），（30）が得られる。Ｖ_a（Ｔ₂）＝Ｖ_a｛１＋Ｔ_C1・（Ｔ₂−300 ）｝・・・・・・・（29）Ｖ_ref（Ｔ₂）＝Ｖ_ref｛１＋Ｔ_C1・（Ｔ₂−300 ）｝・・・・・（30）

【００２８】したがって、上記（21），（30）式より、
次式（31）が得られる。Ｉ_r（Ｔ₂）＝Ｖ_ref｛１＋Ｔ_C1・（Ｔ₂−300 ）｝／〔Ｒ₃｛１＋Ｔ_C2・（Ｔ₂−300 ）｝〕・・・・・（31）また、上記（29），（30）式より、次式（32），（33）
が得られる。Ｖ_GS（Ｔ₂）＝（Ｖ_ref−Ｖ_a）｛１＋Ｔ_C1・（Ｔ₂−300 ）｝・・（32）Ｉ_c（Ｔ₂）＝Ｋ_P2／２・Ｗ／Ｌ（Ｖ_GS（Ｔ₂）−Ｖ_TP2）² ・・（33）

【００２９】ここで、Ｉ_ref（Ｔ₁），Ｉ_ref（Ｔ₂）
を次式（34），（35）で表し、Ｉ_ref（Ｔ₁）＝Ｉ_r（Ｔ₁）＋Ｉ_c（Ｔ₁）・・・・・・・・・（34）Ｉ_ref（Ｔ₂）＝Ｉ_r（Ｔ₂）＋Ｉ_c（Ｔ₂）・・・・・・・・・（35）また、Ｔ_a＝Ｔ₁〜Ｔ₂の範囲で変動するＩ_refをΔＩ
_refとすると、ΔＩ_refは次式（36）で表される。 ΔＩ_ref＝Ｉ_ref（Ｔ₁）−Ｉ_ref（Ｔ₂）＝（Ｉ_r（Ｔ₁）−Ｉ_r（Ｔ₂））＋（Ｉ_c（Ｔ₁）−Ｉ_c（Ｔ₂））・・・・・・（36）ここで、ΔＩ_ref＝０とすることによって、温度による
Ｉ_refの変動を抑えることができる。つまり、上記（2
0），（26），（27），（28），（31），（32），（3
3），（36）式より、次式（37）が得られる。Ｗ／Ｌ＝２Ｖ_ref｛（ａ−ｂ）Ｔ_C1＋（ｂ−ａ）Ｔ_C2｝／Ｒ₃（１＋ａＴ_C2）（１＋ｂＴ_C2）× 〔Ｋ_P2｛Ｒ₁Ｖ_ref（１＋ｂＴ_C1）／（Ｒ₁＋Ｒ₂）−Ｖ_TP2｝² −Ｋ_P1｛Ｒ₁Ｖ_ref（１＋ａＴ_C1）／（Ｒ₁＋Ｒ₂）−Ｖ_TP1｝²〕・・・・・・（37）ここで、ａ＝Ｔ₁−300 ，ｂ＝Ｔ₂−300 であり、Ｔ_C1
の条件は、０＜Ｔ_C1＜Ｔ_C2の場合とする。

【００３０】このように、要求する基準電流の出力値の
絶対値は、上記（34），（35）式によって設定でき、温
度による基準電流値の変動に対しては、上記（37）式で
得られるＷ／ＬのＰＭＯＳトランジスタ24を接続するこ
とによって、基準電流の変動分をキャンセルすることが
できる。

【００３１】なお、本実施例において、ＰＭＯＳトラン
ジスタの代わりにＰチャンネル接合形ＦＥＴを、ＮＭＯ
Ｓトランジスタの代わりにＮチャンネル接合形ＦＥＴあ
るいはＮＰＮトランジスタを用いることができ、更には
またＰＭＯＳトランジスタの代わりにＮＭＯＳトランジ
スタあるいはＮチャンネル接合形ＦＥＴを用いることが
でき、この場合はソース端子とドレイン端子の接続を逆
にすればよい。

【００３２】次に、第３実施例を図４に基づいて説明す
る。図４において、31は基準電圧Ｖ_refの入力端子で、
該入力端子31は第１の抵抗素子33（抵抗値Ｒ₂）の一端
と第１のＰＭＯＳトランジスタ34のゲート端子に接続さ
れており、第１の抵抗素子33の他端は第２の抵抗素子32
（抵抗値Ｒ₁）の一端と演算増幅器35の非反転入力端子
に接続され、また第２の抵抗素子32の他端は正側電圧Ｖ
_DDの印加端子36に接続されている。

【００３３】演算増幅器35の反転入力端子は、第１のＰ
ＭＯＳトランジスタ34のソース端子と、第３の抵抗素子
37（抵抗値Ｒ₃）の一端と、第２のＰＭＯＳトランジス
タ38のソース端子に接続され、更に演算増幅器35の出力
端は、第２のＰＭＯＳトランジスタ38のゲート端子に接
続され、第１のＰＭＯＳトランジスタ34のドレイン端子
は負側電圧源Ｖ_EEに接続され、第２のＰＭＯＳトランジ
スタ38のドレイン端子は基準電流出力端子39に接続され
ている。そして、演算増幅器35と第２のＰＭＯＳトラン
ジスタ38と第３の抵抗素子37とで基準電流源回路を構成
し、第１及び第２の抵抗素子33，32と第１のＰＭＯＳト
ランジスタ34とで電流変動分キャンセル回路を構成して
いる。

【００３４】次に、このように構成されている第３実施
例の動作について説明する。なお、この実施例において
も説明を簡単にするために、正側電圧Ｖ_DDのレベルを０
Ｖとして説明する。演算増幅器35の非反転入力端子に
は、基準電圧Ｖ_refが入力され、基準電圧Ｖ_refを同一
種類の第１及び第２の抵抗端子33，32で分圧された次式
（38）で表される値Ｖ_aが入力される。Ｖ_a＝ｋ・Ｖ_ref ・・・・・・・・・・・・・・（38）但し、ｋ＝Ｒ₁／（Ｒ₁＋Ｒ₂）である。

【００３５】第１のＰＭＯＳトランジスタ34のソース端
子と第２のＰＭＯＳトランジスタ38のソース端子には、
演算増幅器35の電圧ホロワ回路により、Ｖ_b＝Ｖ_aの電
圧が与えられる。この電圧Ｖ_bと第３の抵抗素子37によ
って、第３の抵抗素子37に流れる電流Ｉ_rは、次式（3
9）で表される。Ｉ_r＝−Ｖ_b／Ｒ₃＝−ｋ・Ｖ_ref／Ｒ₃ ・・・・・・・・・・・（39）また、第１のＰＭＯＳトランジスタ34のドレイン電流Ｉ
_cは、次式（40）で表される。Ｉ_c＝Ｋ_P／２・Ｗ／Ｌ・｛（Ｖ_a−Ｖ_ref）−Ｖ_TP｝² ・・・・（40）よって、基準電流出力端子39からは、次式（41）で表さ
れる基準電流Ｉ_refを得ることができる。Ｉ_ref＝Ｉ_r−Ｉ_c ＝−ｋ・Ｖ_ref／Ｒ₃−Ｋ_P／２・Ｗ／Ｌ・｛（Ｖ_a−Ｖ_ref）−Ｖ_TP｝² ・・・・・・・・・・・・・・（41）ここで、Ｋ_P，Ｖ_TP，Ｗ，Ｌは、それぞれＰＭＯＳトラ
ンジスタのトランスコンダクタンス、スレッショルド電
圧、ゲート幅、ゲート長である。但し、第１のＰＭＯＳ
トランジスタ34は飽和領域になるようにゲート・ソース
間電圧Ｖ_GSを設定しなければ、（41）式を成立させるこ
とはできない。

【００３６】以後、基準電圧Ｖ_refの温度変動係数をＴ
_C1，第１〜第３の抵抗素子の温度変動係数をＴ_C2（通常
の抵抗素子では、０＜Ｔ_C2である。）とし、Ｖ_a，Ｖ_b
の温度変動係数は、第１及び第２の抵抗素子が同一種類
の抵抗素子のため、基準電圧Ｖ_refの温度変動係数と同
一のＴ_C1であるとする。

【００３７】ここで、周囲温度Ｔ_aがＴ_a＝Ｔ₁〜Ｔ₂
（Ｔ_aは絶対温度）で変動するものとして、Ｔ_a＝Ｔ₁
の時のＶ_a，Ｖ_ref，Ｉ_r，第１のＰＭＯＳトランジス
タのＶ_GS，Ｉ_c，Ｉ_ref，Ｋ_P，Ｖ_TPをそれぞれＶ
_a（Ｔ₁），Ｖ_ref（Ｔ₁），Ｉ_r（Ｔ₁），Ｖ_GS（Ｔ
₁），Ｉ_c（Ｔ₁），Ｉ_ref（Ｔ₁），Ｋ_P1，Ｖ_TP1と
し、Ｔ_a＝Ｔ₂の時のＶ_a，Ｖ_ref，Ｉ_r，第１のＰＭ
ＯＳトランジスタのＶ_GS，Ｉ_c，Ｉ_ref，Ｋ_P，Ｖ_TPを
それぞれＶ_a（Ｔ₂），Ｖ_ref（Ｔ₂），Ｉ
_r（Ｔ₂），Ｖ_GS（Ｔ₂），Ｉ_c（Ｔ₂），Ｉ_ref（Ｔ
₂），Ｋ_P2，Ｖ_TP2とすると、次式（42），（43）が得
られる。Ｖ_a（Ｔ₁）＝Ｖ_a｛１＋Ｔ_C1・（Ｔ₁−300 ）｝・・・・・・・（42）Ｖ_ref（Ｔ₁）＝Ｖ_ref｛１＋Ｔ_C1・（Ｔ₁−300 ）｝・・・・・（43）上記（38），（42）式より次式（44）が得られ、また上
記（42），（43）式より次式（45）が得られる。Ｉ_r（Ｔ₁）＝−Ｖ_a｛１＋Ｔ_C1・（Ｔ₁−300 ）｝／〔Ｒ₃｛１＋Ｔ_C2・（Ｔ₁−300 ）｝〕・・・・・（44）Ｖ_GS（Ｔ₁）＝（Ｖ_ref−Ｖ_a）｛１＋Ｔ_C1・（Ｔ₁−300 ）｝・・（45）また、次式（46）が得られる。Ｉ_c（Ｔ₁）＝Ｋ_P1／２・Ｗ／Ｌ（Ｖ_GS（Ｔ₁）−Ｖ_TP1）² ・・（46）同様にして、次式（47），（48）が得られる。Ｖ_a（Ｔ₂）＝Ｖ_a｛１＋Ｔ_C1・（Ｔ₂−300 ）｝・・・・・・・（47）Ｖ_ref（Ｔ₂）＝Ｖ_ref｛１＋Ｔ_C1・（Ｔ₂−300 ）｝・・・・・（48）

【００３８】したがって、上記（２），（47）式より、
次式（49）が得られる。Ｉ_r（Ｔ₂）＝−Ｖ_a｛１＋Ｔ_C1・（Ｔ₂−300 ）｝／〔Ｒ₃｛１＋Ｔ_C2・（Ｔ₂−300 ）｝〕・・・・・（49）また、上記（47），（48）式より、次式（50），（51）
が得られる。Ｖ_GS（Ｔ₂）＝（Ｖ_ref−Ｖ_a）｛１＋Ｔ_C1・（Ｔ₂−300 ）｝・・（50）Ｉ_c（Ｔ₂）＝Ｋ_P2／２・Ｗ／Ｌ（Ｖ_GS（Ｔ₂）−Ｖ_TP2）² ・・（51）

【００３９】ここで、Ｉ_ref（Ｔ₁），Ｉ_ref（Ｔ₂）
を次式（52），（53）で表し、Ｉ_ref（Ｔ₁）＝Ｉ_r（Ｔ₁）−Ｉ_c（Ｔ₁）・・・・・・・・・（52）Ｉ_ref（Ｔ₂）＝Ｉ_r（Ｔ₂）−Ｉ_c（Ｔ₂）・・・・・・・・・（53）また、Ｔ_a＝Ｔ₁〜Ｔ₂の範囲で変動するＩ_refをΔＩ
_refとすると、ΔＩ_refは次式（54）で表される。 ΔＩ_ref＝Ｉ_ref（Ｔ₁）−Ｉ_ref（Ｔ₂）＝（Ｉ_r（Ｔ₁）−Ｉ_r（Ｔ₂））−（Ｉ_c（Ｔ₁）−Ｉ_c（Ｔ₂））・・・・・・（54）ここで、ΔＩ_ref＝０とすることによって、温度による
Ｉ_refの変動を抑えることができる。つまり、上記（3
8），（44），（45），（46），（49），（50），（5
1），（54）式より、次式（55）が得られる。Ｗ／Ｌ＝−２Ｒ₂Ｖ_ref｛（ａ−ｂ）Ｔ_C1＋（ｂ−ａ）Ｔ_C2｝／Ｒ₃（Ｒ₁＋Ｒ₂）（１＋ａＴ_C2）（１＋ｂＴ_C2）× 〔Ｋ_P1｛−Ｒ₂Ｖ_ref（１＋ａＴ_C1）／（Ｒ₁＋Ｒ₂）−Ｖ_TP1｝² −Ｋ_P2｛−Ｒ₂Ｖ_ref（１＋ｂＴ_C1）／（Ｒ₁＋Ｒ₂）−Ｖ_TP2｝²〕・・・・・・（55）このとき、ａ＝Ｔ₁−300 ，ｂ＝Ｔ₂−300 であり、Ｔ
_C1の条件は、Ｔ_C1＜−Ｔ_C2またはＴ_C1≧０の場合とす
る。

【００４０】このように、要求する基準電流の出力値の
絶対値は、上記（52），（53）式によって設定でき、温
度による基準電流値の変動に対しては、上記（55）式で
得られるＷ／Ｌの第１のＰＭＯＳトランジスタを接続す
ることによって、基準電流の変動分をキャンセルするこ
とができる。

【００４１】なお、本実施例において、第１のＰＭＯＳ
トランジスタの代わりにＰチャンネル接合形ＦＥＴを、
第２のＰＭＯＳトランジスタの代わりにＰチャンネル接
合形ＦＥＴあるいはＰＮＰトランジスタを用いることが
でき、更にはまた、Ｔ_C1＜０且つＴ_C1＜Ｔ_C2の条件のと
きは、第１のＰＭＯＳトランジスタの代わりにＮＭＯＳ
トランジスタあるいはＮチャンネル接合形ＦＥＴを用い
ることができ、この場合はソース端子とドレイン端子の
接続を逆にすればよい。

【００４２】次に、第４実施例を図５に基づいて説明す
る。図５において、41は基準電圧Ｖ_refの入力端子で、
該入力端子41は第１の抵抗素子43（抵抗値Ｒ₂）の一端
と演算増幅器45の非反転入力端子に接続し、第１の抵抗
素子43の他端は第２の抵抗素子42（抵抗値Ｒ₁）の一端
とＮＭＯＳトランジスタ44のゲート端子に接続し、第２
の抵抗素子42の他端は正側電圧Ｖ_DDの印加端子46に接続
されている。演算増幅器45の反転入力端子は、ＮＭＯＳ
トランジスタ44のソース端子と第３の抵抗素子47（抵抗
値Ｒ₃）の一端とＰＭＯＳトランジスタ48のソース端子
に接続されている。

【００４３】また演算増幅器45の出力端は、ＰＭＯＳト
ランジスタ48のゲート端子に接続し、ＮＭＯＳトランジ
スタ44のドレイン端子と第３の抵抗素子47の他端は正側
電圧Ｖ_DDの印加端子46に接続し、ＰＭＯＳトランジスタ
48のドレイン端子は基準電流出力端子49に接続されてい
る。そして、演算増幅器45とＰＭＯＳトランジスタ48と
第３の抵抗素子47とで基準電流源回路を構成し、第１及
び第２の抵抗素子43，42とＮＭＯＳトランジスタ44とで
電流変動分キャンセル回路を構成している。

【００４４】次に、このように構成されている第４実施
例の動作について説明する。なお、この実施例において
も説明を簡単にするために、正側電圧Ｖ_DDのレベルを０
Ｖとして説明する。演算増幅器45の非反転入力端子に
は、基準電圧Ｖ_refが入力され、基準電圧Ｖ_refを同一
種類の第１及び第２の抵抗端子43，42で分圧された次式
（56）で表される値Ｖ_aが、ＮＭＯＳトランジスタ44の
ゲート端子に入力される。Ｖ_a＝ｋ・Ｖ_ref ・・・・・・・・・・・・・・（56）但し、ｋ＝Ｒ₂／（Ｒ₁＋Ｒ₂）である。

【００４５】ＮＭＯＳトランジスタ44のソース端子とＰ
ＭＯＳトランジスタ48のソース端子には、演算増幅器45
の電圧ホロワ回路により、Ｖ_b＝Ｖ_refの電圧が与えら
れる。この電圧Ｖ_bと第３の抵抗素子47によって、第３
の抵抗素子47に流れる電流Ｉ_rは、次式（57）で表され
る。Ｉ_r＝−Ｖ_b／Ｒ₃＝−Ｖ_ref／Ｒ₃ ・・・・・・・・・・・・・（57）また、ＮＭＯＳトランジスタ44のドレイン電流Ｉ_cは、
次式（58）で表される。Ｉ_c＝Ｋ_N／２・Ｗ／Ｌ・｛（Ｖ_a−Ｖ_ref）−Ｖ_TN｝² ・・・・（58）よって、基準電流出力端子49からは、次式（59）で表さ
れる基準電流Ｉ_refを得ることができる。Ｉ_ref＝Ｉ_r＋Ｉ_c ＝−Ｖ_ref／Ｒ₃＋Ｋ_N／２・Ｗ／Ｌ・｛（Ｖ_a−Ｖ_ref）−Ｖ_TN｝² ・・・・・・・・・・・・・・（59）ここで、Ｋ_N，Ｖ_TN，Ｗ，Ｌは、それぞれＮＭＯＳトラ
ンジスタのトランスコンダクタンス、スレッショルド電
圧、ゲート幅、ゲート長である。但し、ＮＭＯＳトラン
ジスタ44は飽和領域になるようにゲート・ソース間電圧
Ｖ_GSを設定しなければ、（59）式を成立させることはで
きない。

【００４６】以後、基準電圧Ｖ_refの温度変動係数をＴ
_C1，第１〜第３の抵抗素子の温度変動係数をＴ_C2（通常
の抵抗素子では、０＜Ｔ_C2である。）とし、Ｖ_a，Ｖ_b
の温度変動係数は、第１及び第２の抵抗素子が同一種類
の抵抗素子のため、基準電圧Ｖ_refの温度変動係数と同
一のＴ_C1であるとする。

【００４７】ここで、周囲温度Ｔ_aがＴ_a＝Ｔ₁〜Ｔ₂
（Ｔ_aは絶対温度）で変動するものとして、Ｔ_a＝Ｔ₁
の時のＶ_a，Ｖ_ref，Ｉ_r，ＮＭＯＳトランジスタのＶ
_GS，Ｉ_c，Ｉ_ref，Ｋ_N，Ｖ_TNを、それぞれＶ
_a（Ｔ₁），Ｖ_ref（Ｔ₁），Ｉ_r（Ｔ₁），Ｖ_GS（Ｔ
₁），Ｉ_c（Ｔ₁），Ｉ_ref（Ｔ₁），Ｋ_N1，Ｖ_TN1と
し、Ｔ_a＝Ｔ₂の時のＶ_a，Ｖ_ref，Ｉ_r，ＮＭＯＳト
ランジスタのＶ_GS，Ｉ_c，Ｉ_ref，Ｋ_N，Ｖ_TNを、それ
ぞれＶ_a（Ｔ₂），Ｖ_ref（Ｔ₂），Ｉ_r（Ｔ₂），Ｖ
_GS（Ｔ₂），Ｉ_c（Ｔ₂），Ｉ_ref（Ｔ₂），Ｋ_N2，Ｖ
_TN2とすると、次式（60），（61）が得られる。Ｖ_a（Ｔ₁）＝Ｖ_a｛１＋Ｔ_C1・（Ｔ₁−300 ）｝・・・・・・・（60）Ｖ_ref（Ｔ₁）＝Ｖ_ref｛１＋Ｔ_C1・（Ｔ₁−300 ）｝・・・・・（61）上記（57），（61）式より次式（62）が得られ、また上
記（60），（61）式より次式（63）が得られる。Ｉ_r（Ｔ₁）＝−Ｖ_ref｛１＋Ｔ_C1・（Ｔ₁−300 ）｝／〔Ｒ₃｛１＋Ｔ_C2・（Ｔ₁−300 ）｝〕・・・・・（62）Ｖ_GS（Ｔ₁）＝（Ｖ_ref−Ｖ_a）｛１＋Ｔ_C1・（Ｔ₁−300 ）｝・・（63）また、次式（64）が得られる。Ｉ_c（Ｔ₁）＝Ｋ_N1／２・Ｗ／Ｌ（Ｖ_GS（Ｔ₁）−Ｖ_TN1）² ・・（64）同様にして、次式（65），（66）が得られる。Ｖ_a（Ｔ₂）＝Ｖ_a｛１＋Ｔ_C1・（Ｔ₂−300 ）｝・・・・・・・（65）Ｖ_ref（Ｔ₂）＝Ｖ_ref｛１＋Ｔ_C1・（Ｔ₂−300 ）｝・・・・・（66）

【００４８】したがって、上記（57），（66）式より、
次式（67）が得られる。Ｉ_r（Ｔ₂）＝−Ｖ_ref｛１＋Ｔ_C1・（Ｔ₂−300 ）｝／〔Ｒ₃｛１＋Ｔ_C2・（Ｔ₂−300 ）｝〕・・・・・（67）また、上記（65），（66）式より、次式（68），（69）
が得られる。Ｖ_GS（Ｔ₂）＝（Ｖ_ref−Ｖ_a）｛１＋Ｔ_C1・（Ｔ₂−300 ）｝・・（68）Ｉ_c（Ｔ₂）＝Ｋ_N2／２・Ｗ／Ｌ（Ｖ_GS（Ｔ₂）−Ｖ_TN2）² ・・（69）

【００４９】ここで、Ｉ_ref（Ｔ₁），Ｉ_ref（Ｔ₂）
を次式（70），（71）で表し、Ｉ_ref（Ｔ₁）＝Ｉ_r（Ｔ₁）＋Ｉ_c（Ｔ₁）・・・・・・・・・（70）Ｉ_ref（Ｔ₂）＝Ｉ_r（Ｔ₂）＋Ｉ_c（Ｔ₂）・・・・・・・・・（71）また、Ｔ_a＝Ｔ₁〜Ｔ₂の範囲で変動するＩ_refをΔＩ
_refとすると、ΔＩ_refは次式（72）で表される。 ΔＩ_ref＝Ｉ_ref（Ｔ₁）−Ｉ_ref（Ｔ₂）＝（Ｉ_r（Ｔ₁）−Ｉ_r（Ｔ₂））＋（Ｉ_c（Ｔ₁）−Ｉ_c（Ｔ₂））・・・・・・（72）ここで、ΔＩ_ref＝０とすることによって、温度による
Ｉ_refの変動を抑えることができる。つまり、上記（5
6），（62），（63），（64），（67），（68），（6
9），（72）式より、次式（73）が得られる。Ｗ／Ｌ＝−２Ｖ_ref｛（ａ−ｂ）Ｔ_C1＋（ｂ−ａ）Ｔ_C2｝／Ｒ₃（１＋ａＴ_C2）（１＋ｂＴ_C2）× 〔Ｋ_N2｛−Ｒ₂Ｖ_ref（１＋ｂＴ_C1）／（Ｒ₁＋Ｒ₂）−Ｖ_TN2｝² −Ｋ_N1｛−Ｒ₂Ｖ_ref（１＋ａＴ_C1）／（Ｒ₁＋Ｒ₂）−Ｖ_TN1｝²〕・・・・・・（73）このとき、ａ＝Ｔ₁−300 ，ｂ＝Ｔ₂−300 であり、Ｔ
_C1の条件は、−Ｔ_C2＜Ｔ_C1＜０の場合とする。

【００５０】このように、要求する基準電流の出力値の
絶対値は、上記（70），（71）式によって設定でき、温
度による基準電流値の変動に対しては、上記（73）式で
得られるＷ／ＬのＮＭＯＳトランジスタ44を接続するこ
とによって、基準電流の変化分をキャンセルすることが
できる。

【００５１】なお、本実施例において、ＮＭＯＳトラン
ジスタの代わりにＮチャンネル接合形ＦＥＴを、ＰＭＯ
Ｓトランジスタの代わりにＰチャンネル接合形ＦＥＴあ
るいはＰＮＰトランジスタを用いることができ、更には
またＮＭＯＳトランジスタの代わりにＰＭＯＳトランジ
スタあるいはＰチャンネル接合形ＦＥＴを用いることが
でき、この場合はソース端子とドレイン端子の接続を逆
にすればよい。

【００５２】

【発明の効果】以上実施例に基づいて説明したように、
本発明によれば基準電流値を決定するのに用いられる基
準電圧の温度変動係数の極性に関係なく、温度変動によ
る電流値の変動をキャンセルできる電流源回路を実現す
ることができる。また温度変動に依存しない電流源を実
現しにくいＭＯＳトランジスタ又は接合形ＦＥＴだけを
使用したアナログ回路で温度変動キャンセル型の電流源
回路を実現することができる。また一種類の抵抗素子で
単純なプロセスにより温度変動キャンセル型の電流源回
路を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る電流源回路を説明するための概念
図である。

【図２】本発明の具体的な第１実施例を示す回路構成図
である。

【図３】本発明の第２実施例を示す回路構成図である。

【図４】本発明の第３実施例を示す回路構成図である。

【図５】本発明の第４実施例を示す回路構成図である。

【図６】従来の温度変動キャンセル型の電流源回路の構
成例を示す回路構成図である。

【符号の説明】

１基準電流発生回路２基準電圧源３基準電流出力端子４電流変動分キャンセル回路

Claims

【特許請求の範囲】

【請求項１】基準電圧源と抵抗成分素子を用いて構成
した電流源回路において、抵抗成分素子を備え基準電圧
源に接続されると共に基準電流出力端子を有する基準電
流源回路と、ＭＯＳトランジスタ又は接合形ＦＥＴを有
し前記基準電圧源と基準電流出力端子に接続された電流
変動分キャンセル回路とを備え、前記基準電流源回路の
抵抗成分素子の温度変動によって増減する電流分を、前
記電流変動分キャンセル回路の補正電流でキャンセル
し、基準電流値の温度変動依存性を抑えるように構成し
たことを特徴とする電流源回路。
【請求項２】基準電圧源を第１の抵抗素子の第１の端
子と、第１のＮＭＯＳトランジスタ又は第１のＰＭＯＳ
トランジスタ又は第１のＮチャンネル接合形ＦＥＴ又は
第１のＰチャンネル接合形ＦＥＴのゲート端子に接続
し、第１の抵抗素子の第２の端子は第２の抵抗素子の第
１の端子と演算増幅器の非反転入力端子に接続し、第２
の抵抗素子の第２の端子と第３の抵抗素子の第１の端子
は負側電圧源に接続し、演算増幅器の反転入力端子は、
第１のＮＭＯＳトランジスタのソース端子又は第１のＰ
ＭＯＳトランジスタのドレイン端子又は第１のＮチャン
ネル接合形ＦＥＴのソース端子又は第１のＰチャンネル
接合形ＦＥＴのドレイン端子と、第３の抵抗素子の第２
の端子と、第２のＮＭＯＳトランジスタのソース端子又
は第１のＮＰＮトランジスタのエミッタ端子又は第２の
Ｎチャンネル接合形ＦＥＴのソース端子に接続し、更に
演算増幅器の出力は第２のＮＭＯＳトランジスタのゲー
ト端子又は第１のＮＰＮトランジスタのベース端子又は
第２のＮチャンネル接合形ＦＥＴのゲート端子に接続
し、第１のＮＭＯＳトランジスタのドレイン端子又は第
１のＰＭＯＳトランジスタのソース端子又は第１のＮチ
ャンネル接合形ＦＥＴのドレイン端子又は第１のＰチャ
ンネル接合形ＦＥＴのソース端子は正側電圧源に接続
し、第２のＮＭＯＳトランジスタのドレイン端子又は第
１のＮＰＮトランジスタのコレクタ端子又は第２のＮチ
ャンネル接合形ＦＥＴのドレイン端子を基準電流出力端
子とし、前記演算増幅器と第３の抵抗素子と第２のＮＭ
ＯＳトランジスタ又は第１のＮＰＮトランジスタ又は第
２のＮチャンネル接合形ＦＥＴとで前記基準電流源回路
を構成し、前記第１及び第２の抵抗素子と第１のＮＭＯ
Ｓトランジスタ又は第１のＰＭＯＳトランジスタ又は第
１のＮチャンネル接合形ＦＥＴ又は第１のＰチャンネル
接合形ＦＥＴとで前記電流変動分キャンセル回路を構成
していることを特徴とする請求項１記載の電流源回路。
【請求項３】基準電圧源を第１の抵抗素子の第１の端
子と演算増幅器の非反転入力端子に接続し、第１の抵抗
素子の第２の端子は第２の抵抗素子の第１の端子と第１
のＰＭＯＳトランジスタ又は第１のＮＭＯＳトランジス
タ又は第１のＰチャンネル接合形ＦＥＴ又は第１のＮチ
ャンネル接合形ＦＥＴのゲート端子に接続し、第２の抵
抗素子の第２の端子は負側電圧源に接続し、演算増幅器
の反転入力端子は、第１のＰＭＯＳトランジスタのソー
ス端子又は第１のＮＭＯＳトランジスタのドレイン端子
又は第１のＰチャンネル接合形ＦＥＴのソース端子又は
第１のＮチャンネル接合形ＦＥＴのドレイン端子と、第
３の抵抗素子の第１の端子と、第２のＮＭＯＳトランジ
スタのソース端子又は第１のＮＰＮトランジスタのエミ
ッタ端子又は第２のＮチャンネル接合形ＦＥＴのソース
端子に接続し、更に演算増幅器の出力は第２のＮＭＯＳ
トランジスタのゲート端子又は第１のＮＰＮトランジス
タのベース端子又は第２のＮチャンネル接合形ＦＥＴの
ゲート端子に接続し、第１のＰＭＯＳトランジスタのド
レイン端子又は第１のＮＭＯＳトランジスタのソース端
子又は第１のＰチャンネル接合形ＦＥＴのドレイン端子
又は第１のＮチャンネル接合形ＦＥＴのソース端子と第
３の抵抗素子の第２の端子は負側電圧源に接続し、第２
のＮＭＯＳトランジスタのドレイン端子又は第１のＮＰ
Ｎトランジスタのコレクタ端子又は第２のＮチャンネル
接合形ＦＥＴのドレイン端子を基準電流出力端子とし、
前記演算増幅器と第３の抵抗素子と第２のＮＭＯＳトラ
ンジスタ又は第１のＮＰＮトランジスタ又は第２のＮチ
ャンネル接合形ＦＥＴとで前記基準電流源回路を構成
し、前記第１及び第２の抵抗素子と第１のＰＭＯＳトラ
ンジスタ又は第１のＮＭＯＳトランジスタ又は第１のＰ
チャンネル接合形ＦＥＴ又は第１のＮチャンネル接合形
ＦＥＴとで前記電流変動分キャンセル回路を構成してい
ることを特徴とする請求項１記載の電流源回路。
【請求項４】基準電圧源を第１の抵抗素子の第１の端
子と、第１のＰＭＯＳトランジスタ又は第１のＮＭＯＳ
トランジスタ又は第１のＰチャンネル接合形ＦＥＴ又は
第１のＮチャンネル接合形ＦＥＴのゲート端子に接続
し、第１の抵抗素子の第２の端子は第２の抵抗素子の第
１の端子と演算増幅器の非反転入力端子に接続し、第２
の抵抗素子の第２の端子と第３の抵抗素子の第１の端子
は正側電圧源に接続し、演算増幅器の反転入力端子は第
１のＰＭＯＳトランジスタのソース端子又は第１のＮＭ
ＯＳトランジスタのドレイン端子又は第１のＰチャンネ
ル接合形ＦＥＴのソース端子又は第１のＮチャンネル接
合形ＦＥＴのドレイン端子と、第３の抵抗素子の第２の
端子と、第２のＰＭＯＳトランジスタのソース端子又は
第１のＰＮＰトランジスタのエミッタ端子又は第２のＰ
チャンネル接合形ＦＥＴのソース端子に接続し、更に演
算増幅器の出力は第２のＰＭＯＳトランジスタのゲート
端子又は第１のＰＮＰトランジスタのベース端子又は第
２のＰチャンネル接合形ＦＥＴのゲート端子に接続し、
第１のＰＭＯＳトランジスタのドレイン端子又は第１の
ＮＭＯＳトランジスタのソース端子又は第１のＰチャン
ネル接合形ＦＥＴのドレイン端子又は第１のＮチャンネ
ル接合形ＦＥＴのソース端子は、負側電圧源に接続し、
第２のＰＭＯＳトランジスタのドレイン端子又は第１の
ＰＮＰトランジスタのコレクタ端子又は第２のＰチャン
ネル接合形ＦＥＴのドレイン端子を基準電流出力端子と
し、前記演算増幅器と第３の抵抗素子と第２のＰＭＯＳ
トランジスタ又は第１のＰＮＰトランジスタ又は第２の
Ｐチャンネル接合形ＦＥＴとで前記基準電流源回路を構
成し、前記第１及び第２の抵抗素子と第１のＰＭＯＳト
ランジスタ又は第１のＮＭＯＳトランジスタ又は第１の
Ｐチャンネル接合形ＦＥＴ又は第１のＮチャンネル接合
形ＦＥＴとで前記電流変動分キャンセル回路を構成して
いることを特徴とする請求項１記載の電流源回路。
【請求項５】基準電圧源を第１の抵抗素子の第１の端
子と演算増幅器の非反転入力端子に接続し、第１の抵抗
素子の第２の端子は第２の抵抗素子の第１の端子と、第
１のＮＭＯＳトランジスタ又は第１のＰＭＯＳトランジ
スタ又は第１のＮチャンネル接合形ＦＥＴ又は第１のＰ
チャンネル接合形ＦＥＴのゲート端子に接続し、第２の
抵抗素子の第２の端子は正側電圧源に接続し、演算増幅
器の反転入力端子は、第１のＮＭＯＳトランジスタのソ
ース端子又は第１のＰＭＯＳトランジスタのドレイン端
子又は第１のＮチャンネル接合形ＦＥＴのソース端子又
は第１のＰチャンネル接合形ＦＥＴのドレイン端子と、
第３の抵抗素子の第１の端子と、第２のＰＭＯＳトラン
ジスタのソース端子又は第１のＰＮＰトランジスタのエ
ミッタ端子又は第２のＰチャンネル接合形ＦＥＴのソー
ス端子に接続し、更に演算増幅器の出力は第２のＰＭＯ
Ｓトランジスタのゲート端子又は第１のＰＮＰトランジ
スタのベース端子又は第２のＰチャンネル接合形ＦＥＴ
のゲート端子に接続し、第１のＮＭＯＳトランジスタの
ドレイン端子又は第１のＰＭＯＳトランジスタのソース
端子又は第１のＮチャンネル接合形ＦＥＴのドレイン端
子又は第１のＰチャンネル接合形ＦＥＴのソース端子
と、第３の抵抗素子の第２の端子は正側電圧源に接続
し、第２のＰＭＯＳトランジスタのドレイン端子又は第
１のＰＮＰトランジスタのコレクタ端子又は第２のＰチ
ャンネル接合形ＦＥＴのドレイン端子を基準電流出力端
子とし、前記演算増幅器と第３の抵抗素子と第２のＰＭ
ＯＳトランジスタ又は第１のＰＮＰトランジスタ又は第
２のＰチャンネル接合形ＦＥＴとで前記基準電流源回路
を構成し、前記第１及び第２の抵抗素子と第１のＮＭＯ
Ｓトランジスタ又は第１のＰＭＯＳトランジスタ又は第
１のＮチャンネル接合形ＦＥＴ又は第１のＰチャンネル
接合形ＦＥＴとで前記電流変動分キャンセル回路を構成
していることを特徴とする請求項１記載の電流源回路。