JP2021110994A

JP2021110994A - 定電流回路

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Publication number: JP2021110994A
Application number: JP2020000622A
Authority: JP
Inventors: 真史中谷; Masafumi Nakatani
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2020-01-07
Filing date: 2020-01-07
Publication date: 2021-08-02
Also published as: US11429131B2; JP2021185516A; CN113157033A; KR20210089572A; JP7170106B2; KR102405435B1; CN113157033B; TWI756849B; US20210211044A1; TW202127173A

Abstract

【課題】温度補償された定電流を供給する定電流回路を提供する。【解決手段】本発明の定電流回路１００は、電圧依存性の少ない基準電圧ＶＢＧＲを生成するＢＧＲ回路１１０と、正の温度係数の温度依存電流を生成する温度依存電流生成部１２０と、基準電圧ＶＢＧＲおよび温度依存電流を利用して温度補償された基準電流ＩＲＥＦを生成する基準電流生成部１３０と、基準電流生成部１３０で生成された基準電流ＩＲＥＦに基づき出力電流を生成する出力電流生成部１４０とを含んで構成される。【選択図】図２

Description

本発明は、定電流を供給する定電流回路に関し、特に半導体装置等の定電流源として利用可能な定電流回路に関する。

定電流回路にカレントミラー回路を用いたものが従来から知られており、こうした定電流回路が、例えば特許文献１に開示されている。また、電源電圧に依存せずに一定の電流を出力する定電流回路が、例えば特許文献２に開示されている。

特開２００５−２３４８９０号公報特開２０１３−９７７５１号公報

図１に、従来の定電流回路の構成を示す。同図に示すように、定電流回路１０は、オペアンプＯＰ、ＰＭＯＳトランジスタＱ１、Ｑ２、可変抵抗Ｒ_Ｔを含み、オペアンプＯＰの非反転入力端子（＋）には基準電圧Ｖ_ＲＥＦが入力され、反転入力端子（−）には負帰還によりノードＮの電圧Ｖ_Ｎが入力される。電源電圧ＶＤＤとＧＮＤとの間に直列にＰＭＯＳトランジスタＱ１と可変抵抗Ｒ_Ｔが直列に接続され、トランジスタＱ１のゲートがオペアンプＯＰの出力に接続される。可変抵抗Ｒ_Ｔは、回路素子のバラツキ等に応じて抵抗値がトリミングされる。また、トランジスタＱ１とカレントミラー回路を構成するようにＰＭＯＳランジスタＱ２のゲートがオペアンプＯＰの出力に接続される。オペアンプＯＰは、ノードＮの電圧Ｖ_Ｎが基準電圧Ｖ_ＲＥＦに等しくなるように（Ｖ_Ｎ＝Ｖ_ＲＥＦ）トランジスタＱ１のゲート電圧を制御する。つまり、オペアンプＯＰは、ユニティゲインバッファとして機能する。その結果、トランジスタＱ１を流れる基準電流は、Ｉ_ＲＥＦ＝Ｖ_ＲＥＦ／Ｒ_Ｔで表され、基準電流Ｉ_ＲＥＦは、電源電圧の変動に依存しない定電流となる。また、トランジスタＱ２は、トランジスタＱ１を流れる電流Ｉ_ＲＥＦに応じた出力電流Ｉ_{ＭＩＲＲＯＲ}を生成し、この電流が負荷に供給される。

アナログ回路の設計では、定電流回路または定電流源の温度依存性が回路設計においてしばしば問題となり得る。例えば、発振器は、発振のサイクル時間（周期）を決定するために遅延回路を含むが、この遅延回路は、電源電圧の変動等による遅延時間の電圧依存性を避けるために定電流回路を使用することがある。しかしながら、定電流回路から供給される定電流が温度依存性を有すると、遅延回路は、温度に対して遅延時間の変動を生じさせ、発振器のサイクル時間が温度によって変化してしまう。例えば、図１に示すような定電流回路１０の場合、高濃度に不純物ドープされた導電性ポリシリコン層やＮ＋の拡散領域または金属等で可変抵抗Ｒ_Ｔが構成されることで、抵抗値が正の温度係数（温度の上昇に伴い抵抗が高くなり、反対に温度の低下に伴い抵抗が低くなる）を有するため、基準電流Ｉ_ＲＥＦは負の温度係数を有し、複製される出力電流Ｉ_{ＭＩＲＲＯＲ}も負の温度係数を有し、負荷に供給される電流が温度によって変化してしまう。

本発明は、このような従来の課題を解決するものであり、温度補償された定電流を供給する定電流回路を提供することを目的とする。

本発明に係る定電流回路は、基準電圧を生成する基準電圧生成部と、電源電圧に依存しない基準電流を生成する基準電流生成部と、正の温度係数を有する温度依存電流を生成する温度依存電流生成部とを含み、前記基準電流生成部は、前記基準電圧に基づき負の温度係数の基準電流を生成する第１の回路と、前記温度依存電流に基づき正の温度係数の基準電流を生成する第２の回路とを含み、前記基準電流生成部は、前記負の温度係数の基準電流と前記正の温度係数の基準電流とを合算することで前記基準電流を生成する。

ある実施態様では、前記第１の回路は、出力ノードに前記基準電圧を生成するように動作するユニティゲインバッファと、前記出力ノードと基準電位との間の第１の経路に接続された抵抗とを含み、前記第１の経路に前記負の温度係数の基準電流が生成され、前記第２の回路は、前記第１の経路と並列関係の第２の経路を含み、前記第２の経路に前記正の温度係数の基準電流が生成され、前記基準電流は、前記第１の経路を流れる負の温度係数の基準電流と前記第２の経路を流れる正の温度係数の基準電流との合算により生成される。ある実施態様では、前記ユニティゲインバッファは、反転入力端子に前記基準電圧を入力する反転入力端子と、前記出力ノードが短絡された非反転入力端子とを含むオペアンプであり、前記第２の回路は、前記第２の経路に前記正の温度係数の基準電流を生成するＮＭＯＳタイプの第１のトランジスタを含む。ある実施態様では、前記第１の回路は、前記負の温度係数の基準電流の大きさを調整する第１の調整回路を含む。ある実施態様では、前記第１の調整回路は、前記第１の経路上の抵抗の抵抗値を調整する。ある実施態様では、前記第２の回路は、前記正の温度係数の基準電流の大きさを調整する第２の調整回路を含む。ある実施態様では、前記第２の調整回路は、前記第１のトランジスタを流れるドレイン電流を調整する。ある実施態様では、前記温度依存電流生成部は、前記温度依存電流を流すＮＭＯＳタイプの第２のトランジスタを含み、前記第１のトランジスタと第２のトランジスタとはカレントミラー回路を構成する。ある実施態様では、前記第２の調整回路は、前記カレントミラー回路のミラーレシオを調整する。ある実施態様では、前記第１の調整回路および前記第２の調整回路は、前記基準電流の温度係数がゼロになるように前記負の温度係数の基準電流および前記正の温度係数の基準電流を調整する。ある実施態様では、前記第１の調整回路および前記第２の調整回路は、前記基準電流の温度係数が正または負になるように前記負の温度係数の基準電流および前記正の温度係数の基準電流を調整する。ある実施態様では、前記基準電圧生成部は、バンドギャップリファレンス回路を含み、前記温度依存電流生成部は、前記バンドギャップ回路に接続され、前記温度依存電流生成部は、前記バンドギャップリファレンス回路において前記基準電圧を生成するためのバンドギャップリファレンス電流に基づき前記温度依存電流を生成する。ある実施態様では、前記バンドギャップリファレンス回路は、前記バンドギャップリファレンス電流を生成するＰＭＯＳタイプの第３のトランジスタを含み、前記温度依存電流生成部は、前記第３のトランジスタとカレントミラー回路を構成するＰＭＯＳタイプの第４のトランジスタを含む。

本発明によれば、電源電圧に依存しない基準電流を生成する基準電流生成部が、負の温度係数の基準電流と正の温度係数の基準電流とを合算することで基準電流を生成するようにしたので、温度補償された基準電流を生成することができる。

従来の定電流回路の構成を示す図である。本発明の実施例に係る定電流回路の構成を示すブロック図である。本発明の実施例に係る定電流回路の構成を示す図である。図４（Ａ）は、抵抗のトリミング例を示す図、図４（Ｂ）は、カレントミラーレシオのトリミング例を示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る定電流回路は、フラッシュメモリ、ダイナミックメモリ（ＤＲＡＭ）、スタティックメモリ（ＳＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ）、磁気メモリ（ＭＲＡＭ）等の記憶装置や、ロジック、信号処理等の半導体装置において利用することができる。

次に、本発明の実施例に係る定電流回路について図面を参照して説明する。図２は、本実施例の定電流回路の構成を示すブロック図、図３は、定電流回路の回路構成を示す図である。本実施例の定電流回路１００は、電源電圧の変動や温度変化への依存性が少ない基準電圧Ｖ_ＢＧＲを生成するバンドギャップリファレンス回路（以下、ＢＧＲ回路）１１０と、正の温度係数を有する温度依存電流を生成する温度依存電流生成部１２０と、基準電圧Ｖ_ＢＧＲおよび温度依存電流を利用して温度補償された基準電流（または定電流）Ｉ_ＲＥＦを生成する基準電流生成部１３０と、基準電流生成部１３０で生成された基準電流Ｉ_ＲＥＦに基づき出力電流を生成する出力電流生成部１４０とを含んで構成される。

ＢＧＲ回路１１０は、半導体材料のシリコンの物性であるバンドギャップ電圧を利用して、温度や電源電圧の変動に対して依存性の少ない安定した基準電圧Ｖ_ＢＧＲを生成する。ＢＧＲ回路１１０は、図３に示すように、電源電圧ＶＤＤとＧＮＤ間に第１および第２の電流経路を含み、第１の電流経路は、直列に接続されたＰＭＯＳトランジスタＱ１０、抵抗Ｒ１、ダイオードＤ１を含み、第２の電流経路は、直列に接続されたＰＭＯＳトランジスタＱ１１（トランジスタＱ１０と同一構成）、抵抗Ｒ２（抵抗Ｒ１と同じ抵抗値）、抵抗Ｒｆ、ダイオードＤ２を含む。ＢＧＲ回路１１０はさらに、抵抗Ｒ１とダイオードＤ１の接続ノードＮ１を非反転入力端子（＋）に接続し、抵抗Ｒ２と抵抗Ｒｆの接続ノードＮ２を反転入力端子（−）に接続し、出力端子をトランジスタＱ１０、Ｑ１１のゲートに共通接続するオペアンプ１１２を含む。

ダイオードＤ１とダイオードＤ２の面積比または並列接続された個数比は１対Ｎ（Ｎは、１より大きい数）であり、ダイオードＤ１の電流密度はダイオードＤ２のＮ倍である。ここではダイオードＤ１、Ｄ２を例示するが、ダイオードＤ１、Ｄ２に代えてダイオード接続されたバイポーラトランジスタであってもよい。

オペアンプ１１２は、ノードＮ１の電圧Ｖｆ１とノードＮ２の電圧とが等しくなるように、トランジスタＱ１０、Ｑ１１のゲート電圧を制御し、これにより、第１の電流経路にはトランジスタＱ１０を介して電流Ｉ_Ｂが流れ、第２の電流経路にはトランジスタＱ１１を介して第１の電流経路と同じ電流Ｉ_Ｂが流れる。

ダイオードＤ１とダイオードＤ２には同じ電流Ｉ_Ｂが流れるが、両者の面積比は１対Ｎであるため、次式が成立する。

Ｖｆ１はダイオードＤ１の端子電圧（ノードＮ１の電圧）、Ｖｆ２はダイオードＤ２の端子電圧、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量である。

また、抵抗Ｒｆに流れる電流Ｉ_Ｂは、次式で表される。

温度に依存する因数はＴ／Ｒｆであり、一般的に電流Ｉ_Ｂは正の温度係数を有する。

基準電圧Ｖ_ＢＧＲは、第２の電流経路から生成することができ、図３の例では、基準電圧Ｖ_ＢＧＲは、抵抗Ｒ２の選択されたタップ位置における抵抗Ｒ２’から生成され、これは、次式で表される。

ＢＧＲ回路１１０によって生成された基準電圧Ｖ_ＢＧＲは、電圧依存性および温度依存性が少ない電圧であり、この基準電圧Ｖ_ＢＧＲは、図３に示すように基準電流生成部１３０のオペアンプＯＰの非反転入力端子（＋）に入力される。基準電流生成部１３０は、オペアンプＯＰ、ＰＭＯＳトランジスタＱ１、可変抵抗Ｒ_ＮＰおよびＮＭＯＳトランジスタＱ_ＴＣを含んで構成される。オペアンプＯＰ、トランジスタＱ１および可変抵抗Ｒ_ＮＰは、図１に示した定電流回路１０と同様に機能し、すなわち、オペアンプＯＰは、ノードＮの電圧Ｖ_Ｎが基準電圧Ｖ_ＢＧＲと等しくなるようにトランジスタＱ１の動作を制御し、トランジスタＱ１を流れる基準電流Ｉ_ＲＥＦは、Ｉ_ＲＥＦ＝Ｖ_ＢＧＲ／Ｒ_ＮＰで表され、電源電圧の変動に依存しない定電流である。

ノードＮは、オペアンプの反転入力端子（−）に負帰還され、ノードＮには、２つの電流経路が並列に接続される。一方の電流経路は、ノードＮとＧＮＤとの間に抵抗Ｒ_ＮＰを含み、負の温度係数の基準電流Ｉ_ＲＥＦＮを生成し、他方の電流経路は、ノードＮとＧＮＤとの間にＮＭＯＳトランジスタＱ_ＴＣを含み、正の温度係数の基準電流Ｉ_ＲＥＦＰを生成する。つまり、基準電流Ｉ_ＲＥＦは、ノードＮに接続された２つの電流経路を流れる負の温度係数の基準電流Ｉ_ＲＥＦＮと正の温度係数の基準電流Ｉ_ＲＥＦＰとを合算した電流となる。

抵抗Ｒ_ＮＰは、例えば、高濃度に不純物ドープされた導電性のポリシリコン層、Ｎ＋の拡散領域または金属等から構成され、正の温度係数を有する。それ故、抵抗Ｒ_ＮＰを流れる電流Ｉ_ＲＥＦＮは、負の温度係数を有する。この抵抗Ｒ_ＮＰは、トリミングより抵抗値を調整することができ、これにより抵抗Ｒ_ＮＰを流れる負の温度係数の基準電流Ｉ_ＲＥＦＮの大きさ（電流値）を調整することができる。抵抗Ｒ_ＮＰのトリミング方法は任意であるが、例えば、図４（Ａ）に示すように抵抗Ｒ_ＮＰの複数のタップ間にスイッチＳＷ１、ＳＷ２〜ＳＷｎをそれぞれ接続し、選択されたスイッチＳＷ１〜ＳＷｎをオンし、抵抗Ｒ_ＮＰの一部を短絡することで抵抗値が調整される。各スイッチＳＷ１〜ＳＷｎの制御は、例えば、定電流回路を搭載する半導体装置のコントローラによって行うことができる。

トランジスタＱ_ＴＣは、温度依存電流生成部１２０で生成された温度依存電流に基づき正の温度係数の基準電流Ｉ_ＲＥＦＰを生成する。トランジスタＱ_ＴＣは、例えば、図３に示すように、温度依存電流生成部１２０のＮＭＯＳトランジスタＱ２１とカレントミラー回路を構成し、トランジスタＱ２１を流れる正の温度係数の温度依存電流Ｉ_Ｂから正の温度係数の基準電流Ｉ_ＲＥＦＰを生成する。

温度依存電流生成部１２０は、正の温度係数の温度依存電流を生成し、これを基準電流生成部１３０へ提供する。温度依存電流生成部１２０は、それ自身の回路によって温度依存電流を生成してもよいし、あるいは図３に示すように、ＢＧＲ回路１１０において基準電圧Ｖ_ＢＧＲを生成するための電流Ｉ_Ｂを利用して温度依存電流を生成してもよい。図３の例では、温度依存電流生成部１２０は、電源電圧ＶＤＤとＧＮＤとの間に電流経路を含み、この電流経路は、直列に接続されたＰＭＯＳトランジスタＱ２０とＮＭＯＳトランジスタＱ２１とを含む。トランジスタＱ２０は、トランジスタＱ１０、Ｑ１１と同一構成であり、トランジスタＱ２０のゲートにはオペアンプ１１２の出力が接続され、トランジスタＱ１０は、トランジスタＱ１０、Ｑ１１とともにカレントミラー回路を構成する。これにより、トランジスタＱ２０を介して電流経路には電流Ｉ_Ｂが生成される。

また、トランジスタＱ２１は、ゲートがドレインに接続され、かつトランジスタＱ_ＴＣのゲートに接続され、トランジスタＱ２１とトランジスタＱ_ＴＣはカレントミラー回路を構成する。トランジスタＱ２０を介して電流Ｉ_Ｂが流されたとき、トランジスタＱ２１が導通し、トランジスタＱ_ＴＣにもカレントミラーレシオに応じた正の温度係数の基準電流Ｉ_ＲＥＦＰが流れる。電流Ｉ_Ｂは、数式（２）に示したように、正の温度係数を有するため、基準電流Ｉ_ＲＥＦＰも正の温度係数を有する。

基準電流Ｉ_ＲＥＦＰの大きさは、電流Ｉ_Ｂとのカレントミラーレシオをトリミングすることにより調整することができる。トリミング方法は任意であるが、例えば、図４（Ｂ）に示すように、トランジスタＱ_ＴＣは、ｎ個の並列接続されたトランジスタＱ_ＴＣ１〜Ｑ_ＴＣｎを含み、これらの各トランジスタに直列にスイッチＳＷ１〜ＳＷｎを接続し、選択されたスイッチＳＷ１〜ＳＷｎをオンすることで選択されたトランジスタＱ_ＴＣ１〜Ｑ_ＴＣｎを動作させる。つまり、導通されたトランジスタのドレイン電流の合計が基準電流Ｉ_ＲＥＦＰとなる。各スイッチＳＷ１〜ＳＷｎの制御は、例えば、定電流回路を搭載する半導体装置のコントローラによって行うことができる。

基準電流生成部１３０において生成される基準電流Ｉ_ＲＥＦは、トランジスタＱ_ＴＣを流れる正の温度係数の基準電流Ｉ_ＲＥＦＰと、抵抗Ｒ_ＮＰを流れる負の温度係数の基準電流Ｉ_ＲＥＦＮとを合算した大きさであり、正の温度係数の基準電流Ｉ_ＲＥＦＰと負の温度係数の基準電流Ｉ_ＲＥＦＮとの比を適切にトリミングすることにより、基準電流Ｉ_ＲＥＦの温度係数をゼロに調整することが可能である。基準電流Ｉ_ＲＥＦの温度係数ゼロを実現するための基準電流Ｉ_ＲＥＦＰとＩ_ＲＥＦＮの最適な比は、２つもしくはそれ以上の異なる温度条件において電流をトリミングすることによって見つけることができる。

出力電流生成部１４０は、基準電流生成部１３０で生成された温度補償された基準電流Ｉ_ＲＥＦに基づき負荷に供給する出力電流Ｉ_{ＭＩＲＲＯＲ}を生成する。例えば、図３に示すように、出力電流生成部１４０は、基準電流生成部１３０のトランジスタＱ１とカレントミラーを構成するトランジスタＱ２を含み、基準電流Ｉ_ＲＥＦに基づき温度補償された出力電流Ｉ_{ＭＩＲＲＯＲ}を生成する。また、１つの態様では、トランジスタＱ２と電源電圧ＶＤＤとの間にもう１つのＰＭＯＳトランジスタＱ３を含み、トランジスタＱ３のゲートには、出力電流生成部１４０をイネーブルするための信号ＥＮが印加される。イネーブル信号ＥＮがローレベルに駆動されたとき、出力電流生成部１４０は、出力電流Ｉ_{ＭＩＲＲＯＲ}を負荷に供給する。なお、イネーブル信号ＥＮは、例えば、定電流回路を搭載する半導体装置のコントローラによって行うことができる。

上記実施例では、温度依存電流生成部１２０は、ＢＧＲ回路１１０の電流Ｉ_Ｂから正の温度係数の温度依存電流Ｉ_Ｂを生成したが、必ずしもＢＧＲ回路１１０を利用する必要はない。つまり、温度依存電流生成部１２０は、ＢＧＲ回路１１０とは独立して正の温度係数を有する温度依存電流を生成し、この温度依存電流を基準電流生成部１３０に供給するようにしてもよい。

また、上記実施例では、基準電流生成部１３０が温度係数ゼロの基準電流Ｉ_ＲＥＦを生成する例を示したが、これは一例である。例えば、基準電流生成部１３０は、正の温度係数の基準電流または負の温度係数の基準電流を要求される場合には、正の温度係数を有する基準電流Ｉ_ＲＥＦＰと負の温度係数を有する基準電流Ｉ_ＲＥＦＮとの比を適切に調整することによって、温度補償された正の温度係数の基準電流Ｉ_ＲＥＦ、あるいは負の温度係数の基準電流Ｉ_ＲＥＦを生成することも可能である。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０、１００：定電流回路
１１０：ＢＧＲ回路
１１２：オペアンプ
１２０：温度依存電流生成部
１３０：基準電流生成部
１４０：出力電流生成部

Claims

基準電圧を生成する基準電圧生成部と、
電源電圧に依存しない基準電流を生成する基準電流生成部と、
正の温度係数を有する温度依存電流を生成する温度依存電流生成部とを含み、
前記基準電流生成部は、基準電圧に基づき負の温度係数の基準電流を生成する第１の回路と、前記温度依存電流に基づき正の温度係数の基準電流を生成する第２の回路とを含み、
前記基準電流生成部は、前記負の温度係数の基準電流と前記正の温度係数の基準電流とを合算することで前記基準電流を生成する、定電流回路。
前記第１の回路は、出力ノードに前記基準電圧を生成するように動作するユニティゲインバッファと、前記出力ノードと基準電位との間の第１の経路に接続された抵抗とを含み、前記第１の経路に前記負の温度係数の基準電流が生成され、
前記第２の回路は、前記第１の経路と並列関係の第２の経路を含み、前記第２の経路に前記正の温度係数の基準電流が生成され、
前記基準電流は、前記第１の経路を流れる負の温度係数の基準電流と前記第２の経路を流れる正の温度係数の基準電流との合算により生成される、請求項１に記載の定電流回路。
前記ユニティゲインバッファは、反転入力端子に前記基準電圧を入力する反転入力端子と、前記出力ノードが短絡された非反転入力端子とを含むオペアンプであり、
前記第２の回路は、前記第２の経路に前記正の温度係数の基準電流を生成するＮＭＯＳタイプの第１のトランジスタを含む、請求項２に記載の定電流回路。
前記第１の回路は、前記負の温度係数の基準電流の大きさを調整する第１の調整回路を含む、請求項１ないし３いずれか１つに記載の定電流回路。
前記第１の調整回路は、前記第１の経路上の抵抗の抵抗値を調整する、請求項４に記載の定電流回路。
前記第２の回路は、前記正の温度係数の基準電流の大きさを調整する第２の調整回路を含む、請求項１ないし５いずれか１つに記載の定電流回路。
前記第２の調整回路は、前記第１のトランジスタを流れるドレイン電流を調整する、請求項６に記載の定電流回路。
前記温度依存電流生成部は、前記温度依存電流を流すＮＭＯＳタイプの第２のトランジスタを含み、
前記第１のトランジスタと第２のトランジスタとはカレントミラー回路を構成する、請求項３に記載の定電流回路。
前記第２の調整回路は、前記カレントミラー回路のミラーレシオを調整する、請求項８に記載の定電流回路。
前記第１の調整回路および前記第２の調整回路は、前記基準電流の温度係数がゼロになるように前記負の温度係数の基準電流および前記正の温度係数の基準電流を調整する、請求項６に記載の定電流回路。
前記第１の調整回路および前記第２の調整回路は、前記基準電流の温度係数が正または負になるように前記負の温度係数の基準電流および前記正の温度係数の基準電流を調整する、請求項６に記載の定電流回路。
前記基準電圧生成部は、バンドギャップリファレンス回路を含み、
前記温度依存電流生成部は、前記バンドギャップ回路に接続され、
前記温度依存電流生成部は、前記バンドギャップリファレンス回路において前記基準電圧を生成するためのバンドギャップリファレンス電流に基づき前記温度依存電流を生成する、請求項１に記載の定電流回路。
前記バンドギャップリファレンス回路は、前記バンドギャップリファレンス電流を生成するＰＭＯＳタイプの第３のトランジスタを含み、
前記温度依存電流生成部は、前記第３のトランジスタとカレントミラー回路を構成するＰＭＯＳタイプの第４のトランジスタを含む、請求項１２に記載の定電流回路。
請求項１ないし１３いずれか１つに記載の定電流回路を含む半導体装置。