KR20210121688A - 기준 전압 회로 - Google Patents

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Abstract

본 기술은 제 1 노드와 제 1 트랜지스터를 경유하는 제 1 기준 전류 패스; 제 2 노드와 제 2 트랜지스터를 경유하는 제 2 기준 전류 패스; 상기 제 1 기준 전류 패스와 상기 제 2 기준 전류 패스에 제 1 전류를 피드백시킴으로써 상기 제 1 노드와 상기 제 2 노드의 전압 레벨을 일치시키도록 구성된 제 1 피드백 루프; 및 제 2 전류에 따라 상기 제 1 트랜지스터와 상기 제 2 트랜지스터를 통해 흐르는 전류량을 제어하도록 구성된 제 2 피드백 루프를 포함할 수 있다.

Description

기준 전압 회로{REFERENCE VOLTAGE CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 기준 전압 회로에 관한 것이다.
반도체 회로는 각종 신호 처리 및 전원 공급 등을 위해 기준 전압 사용이 필수적이다.
반도체 회로 예를 들어, DRAM과 같은 휘발성 메모리, NAND FLASH와 같은 비휘발성 메모리 및 메모리를 제어하기 위한 메모리 컨트롤러 등은 기준 전압의 레벨이 외부 전압 변동 또는/및 온도 변화에 상관없이 일정하게 유지되어야 제품의 동작 성능 신뢰성을 높일 수 있다.
본 발명의 실시예는 안정적인 레벨의 기준 전압을 생성할 수 있는 기준 전압 회로를 제공한다.
본 발명의 실시예는 제 1 노드와 제 1 트랜지스터를 경유하는 제 1 기준 전류 패스; 제 2 노드와 제 2 트랜지스터를 경유하는 제 2 기준 전류 패스; 상기 제 1 기준 전류 패스와 상기 제 2 기준 전류 패스에 제 1 전류를 피드백시킴으로써 상기 제 1 노드와 상기 제 2 노드의 전압 레벨을 일치시키도록 구성된 제 1 피드백 루프; 및 제 2 전류에 따라 상기 제 1 트랜지스터와 상기 제 2 트랜지스터를 통해 흐르는 전류량을 제어하도록 구성된 제 2 피드백 루프를 포함할 수 있다.
본 발명의 실시예는 제 1 전류 및 제 2 전류에 따라 온도 변화 및 전압 변화에 따른 오프셋을 보상하여 목표 값으로 조정되는 제 1 내부 전압, 제 2 내부 전압 및 예비 기준 전압을 생성하도록 구성된 기준 회로; 상기 제 1 내부 전압과 상기 제 2 내부 전압의 전압 차를 증폭하여 증폭 신호를 출력하도록 구성된 증폭 회로; 및 상기 증폭 신호에 따라 상기 제 1 전류 및 상기 제 2 전류의 전류량을 제어하도록 구성된 전류 제어 회로를 포함할 수 있다.
본 발명의 실시예는 제 1 특성을 갖는 제 1 전류 및 제 2 전류와, 상기 제 1 특성을 가지나 전류 변동 비율이 다른 제 3 전류에 따라 온도 변화 및 전압 변화에 따른 오프셋을 보상하여 목표 값으로 조정되는 제 1 내부 전압, 제 2 내부 전압 및 예비 기준 전압을 생성하도록 구성된 기준 회로; 상기 제 1 내부 전압과 상기 제 2 내부 전압의 전압 차를 증폭하여 증폭 신호를 출력하도록 구성된 증폭 회로; 및 상기 증폭 신호에 따라 상기 제 1 전류 및 상기 제 2 전류의 전류량을 제어하도록 구성된 전류 제어 회로를 포함할 수 있다.
본 기술은 온도 변화 및 외부 전압 변화에 둔감한 기준 전압을 생성할 수 있다.
도 1은 본 발명의 실시예에 따른 기준 전압 회로의 구성을 나타낸 도면,
도 2는 도 1의 증폭 회로의 구성을 나타낸 도면,
도 3은 도 1의 전압 조정 회로의 구성을 나타낸 도면이고,
도 4는 본 발명의 다른 실시예에 따른 기준 전압 회로의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 기준 전압 회로의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 기준 전압 회로(100)는 기준 회로(110), 증폭 회로(130), 전류 제어 회로(150) 및 전압 조정 회로(170)를 포함할 수 있다.
본 발명의 실시예에 따른 기준 전압 회로(100)는 바이어스 회로(190)를 더 포함할 수 있다.
기준 회로(110)는 제 1 전류(ICTAT1) 및 제 2 전류(ICTAT2)에 따라 온도 변화 및 전압 변화에 따른 오프셋을 보상하여 목표 값으로 조정되는 제 1 내부 전압(VINT1), 제 2 내부 전압(VINT2) 및 예비 기준 전압(BGOUT)을 생성할 수 있다.
기준 회로(110)는 제 1 내지 4 저항(111, 112, 115, 116)과 제 1 및 제 2 트랜지스터(113, 114)를 포함할 수 있다.
제 1 저항(111)은 그 일단에 전류 제어 회로(150)가 연결되어 제 1 전류(ICTAT1)를 인가 받고, 타단이 제 1 노드(A1)와 연결될 수 있다.
제 1 노드(A1)에 인가된 전압을 제 1 내부 전압(VINT1)이라 칭할 수 있다.
제 2 저항(112)은 그 일단에 전류 제어 회로(150)가 연결되어 제 1 전류(ICTAT1)를 인가 받고, 타단이 제 2 노드(A2)와 연결될 수 있다.
제 1 저항(111)과 제 2 저항(112)은 동일한 저항 값을 갖도록 설계될 수 있다.
제 2 노드(A11)에 인가된 전압을 제 2 내부 전압(VINT2)이라 칭할 수 있다.
제 1 트랜지스터(113) 및 제 2 트랜지스터(114)는 바이폴라 정션 트랜지스터(bipolar junction transistor: BJT)로 구성할 수 있다.
제 1 트랜지스터(113)는 컬렉터가 제 1 노드(A1)와 연결되고, 베이스가 제 3 노드(A2)와 연결될 수 있다.
제 1 기준 전류 패스 즉, 제 1 저항(111), 제 1 노드(A1) 및 제 1 트랜지스터(113)의 컬렉터를 경유하는 전류 패스로 흐르는 전류를 제 3 전류(IPTAT1)라 칭할 수 있다.
제 3 노드(A2)에 인가된 전압을 예비 기준 전압(BGOUT)이라 칭할 수 있다.
제 2 트랜지스터(114)는 컬렉터가 제 2 노드(A11)와 연결되고, 베이스가 제 3 노드(A2)와 연결될 수 있다.
제 2 기준 전류 패스 즉, 제 2 저항(112), 제 2 노드(A11) 및 제 2 트랜지스터(114)의 컬렉터를 경유하는 전류 패스로 흐르는 전류를 제 4 전류(IPTAT2)라 칭할 수 있다.
제 3 저항(115)은 그 일단이 제 2 트랜지스터(114)의 에미터와 연결될 수 있다.
제 4 저항(116)은 외부 제어에 따라 저항 값의 조정이 가능한 가변 저항으로 구성될 수 있다.
제 4 저항(116)은 그 일단이 제 1 트랜지스터(113)의 에미터와 제 3 저항(115)의 타단에 공통 연결되고, 타단이 접지단과 연결될 수 있다.
기준 회로(110)는 제 3 트랜지스터(117)를 더 포함할 수 있다.
제 3 트랜지스터(117)는 MOS 트랜지스터로 구성할 수 있다.
제 3 트랜지스터(117)는 소오스가 전류 제어 회로(150)와 연결되어 제 1 전류(ICTAT1)를 인가 받고, 게이트가 제 4 저항(116)의 일단과 연결될 수 있다.
제 3 트랜지스터(117)의 드레인이 바이어스 회로(190)와 연결될 수 있다.
제 3 트랜지스터(117)를 통해 바이어스 회로(190)에 흐르는 전류를 제 5 전류(ICTAT3)라 칭할 수 있다.
제 1 전류(ICTAT1), 제 2 전류(ICTAT2) 및 제 5 전류(ICTAT3)는 온도 반비례(CTAT: Complementary to Absolute Temperature type) 전류로서, 주변 온도가 상승함에 따라 전류량이 감소하는 특성을 가질 수 있다.
제 3 전류(IPTAT1) 및 제 4 전류(IPTAT2)는 주변 온도가 상승함에 따라 전류량이 증가하는 온도 비례형(Proportion to Absolute Temperature: PTAT) 특성을 가질 수 있다.
서로 동일한 저항 값을 갖는 제 1 저항(111)과 제 2 저항(112)이 제 1 노드(A1)와 제 2 노드(A11)를 통해 제 1 트랜지스터(113)의 컬렉터와 제 2 트랜지스터(114)의 컬렉터에 각각 연결되므로 제 1 기준 전류 패스를 경유하는 제 3 전류(IPTAT1)와 제 2 기준 전류 패스를 경유하는 제 4 전류(IPTAT2)의 전류량을 동일하게 할 수 있다.
제 3 전류(IPTAT1)와 제 4 전류(IPTAT2)의 전류량이 서로 동일하므로 제 1 노드(A1)와 제 2 노드(A11)의 전압 레벨을 일치시킬 수 있다.
증폭 회로(130)는 제 1 내부 전압(VINT1)과 제 2 내부 전압(VINT2)의 전압 차를 증폭하여 증폭 신호(AMP_OUT)를 출력할 수 있다.
증폭 회로(130)는 제 1 입력단(+)에 제 1 내부 전압(VINT1)을 입력 받고, 제 2 입력단(-)에 제 2 내부 전압(VINT2)을 입력 받을 수 있다.
전류 제어 회로(150)는 증폭 신호(AMP_OUT)에 따라 제 1 전류(ICTAT1) 및 제 2 전류(ICTAT2)의 전류량을 제어할 수 있다.
전류 제어 회로(150)는 제 5 내지 7 저항(151, 152, 153), 제 4 내지 7 트랜지스터(154, 155, 156, 157) 및 커패시터(158)를 포함할 수 있다.
제 4 내지 7 트랜지스터(154, 155, 156, 157)는 MOS 트랜지스터로 구성할 수 있다.
제 5 내지 제 7 저항(151, 152, 153)은 각각의 일단이 전원단(VCCE)과 공통 연결될 수 있다.
전원단(VCCE)의 전압은 외부에서 제공될 수 있다.
제 4 트랜지스터(154)는 소오스가 제 5 저항(151)의 타단과 연결되고, 드레인이 기준 회로(110)의 제 1 저항(111)과 연결될 수 있다.
제 5 트랜지스터(155)는 소오스가 제 6 저항(152)의 타단과 연결되고, 드레인이 제 4 노드(A3)와 연결될 수 있다.
제 6 트랜지스터(156)는 소오스가 제 7 저항(153)의 타단과 연결되고, 드레인이 기준 회로(110)의 제 3 노드(A2)와 연결될 수 있다.
제 4 내지 제 6 트랜지스터(154, 155, 156) 각각의 게이트는 제 4 노드(A3)와 공통 연결될 수 있다.
제 7 트랜지스터(157)는 드레인이 제 5 트랜지스터(155)의 드레인과 연결되고, 소오스가 접지단과 연결되며, 게이트가 증폭 회로(130)의 출력단과 연결되어, 증폭 신호(AMP_OUT)를 인가받을 수 있다.
커패시터(158)는 제 7 트랜지스터(157)의 게이트와 소오스 사이에 연결될 수 있다.
전압 조정 회로(170)는 전압 조정 신호(CTRLVTL)에 따라 예비 기준 전압(BGOUT)의 레벨을 조정하여 기준 전압(VREF)을 생성할 수 있다.
전압 조정 회로(170)는 제 3 노드(A2)와 접지단 사이에 연결될 수 있다.
바이어스 회로(190)는 제 5 전류(ICTAT3)에 따라 바이어스 신호를 생성할 수 있다.
바이어스 회로(190)는 제 3 트랜지스터(117)의 드레인과 접지단 사이에 연결될 수 있다.
본 발명의 실시예에 따른 기준 전압 회로(100)는 복수의 네가티브 피드백 루프(Negative Feed back loop) 즉, 제 1 네가티브 피드백 루프(이하, 제 1 피드백 루프)(161) 및 제 2 네가티브 피드백 루프(이하, 제 2 피드백 루프)(162)를 구성할 수 있다.
기준 전압 회로(100)는 증폭 신호(AMP_OUT)에 따라 제 1 피드백 루프(161) 및 제 2 피드백 루프(162)를 구동하여 제 1 전류(ICTAT1) 및 제 2 전류(ICTAT2)의 전류량을 각각 제어함으로써 기준 전압(VREF)이 온도 변화 및 전원 전압의 변동에 상관없이 일정한 레벨을 가지도록 할 수 있다.
전류 제어 회로(150)의 일부 구성(157, 155, 154), 기준 회로(110)의 일부 구성(111, 112) 및 증폭 회로(130)에 의해 제 1 피드백 루프(161)가 구성될 수 있다.
전류 제어 회로(150)의 일부 구성(157, 156), 기준 회로(110)의 일부 구성(113, 114) 및 증폭 회로(130)에 의해 제 2 피드백 루프(162)가 구성될 수 있다.
제 1 피드백 루프(161)는 네가티브 피드백 동작 즉, 증폭 신호(AMP_OUT)에 따라 제 3 전류(IPTAT1) 및 제 4 전류(IPTAT2)와는 반대 특성의 제 1 전류(ICTAT1)를 피드백시킴으로써 제 1 노드(A1)와 제 2 노드(A11)의 전압 레벨을 온도 변화와 상관없이 일정한 레벨을 유지할 수 있다.
제 2 피드백 루프(162)는 증폭 신호(AMP_OUT)에 의해 전류량이 조정되는 제 2 전류(ICTAT2)에 따라 제 1 트랜지스터(113)의 베이스와 제 2 트랜지스터(114)의 베이스의 전압 레벨을 제어할 수 있다.
도 2는 도 1의 증폭 회로의 구성을 나타낸 도면이다.
도 2를 참조하면, 증폭 회로(130)는 차동 페어(131), 공통 모드 피드백 회로(133) 및 출력단(135)을 포함할 수 있다.
차동 페어(131)는 N채널 입력을 갖는 차동 페어(n-channel-input differential pair)로 구성될 수 있다.
차동 페어(131)는 제 1 및 제 2 트랜지스터(131-1, 131-2)를 포함할 수 있다.
제 1 트랜지스터(131-1) 및 제 2 트랜지스터(131-2)로서 NMOS 트랜지스터로 구성될 수 있다.
제 1 트랜지스터(131-1)는 소오스가 제 1 출력 노드(D1)와 연결되고, 게이트에 제 1 내부 전압(VINT1)이 인가되며, 드레인이 접지단과 연결될 수 있다.
제 2 트랜지스터(131-2)는 소오스가 제 2 출력 노드(D11)와 연결되고, 게이트에 제 2 내부 전압(VINT2)이 인가되며, 드레인이 접지단과 연결될 수 있다.
차동 페어(131)는 N채널 입력을 갖는 차동 페어를 사용할 수 있다. N채널 입력을 갖는 차동 페어는 P채널 입력을 갖는 차동 페어에 비해 상대적으로 출력 신호 즉, 제 1 출력 노드(D1)와 제 2 출력 노드(D11) 사이의 오프셋을 줄일 수 있다.
공통 모드 피드백 회로(133)는 제 3 및 제 4 트랜지스터(133-1, 133-2)와 제 1 및 제 2 저항(133-3, 133-4)을 포함할 수 있다.
제 3 트랜지스터(133-1)는 소오스가 전원단(VCCE)과 연결되고, 드레인이 제 1 출력 노드(D1)와 연결될 수 있다.
제 4 트랜지스터(133-2)는 소오스가 전원단(VCCE)과 연결되고, 드레인이 제 2 출력 노드(D11)와 연결될 수 있다.
제 1 저항(133-3)은 그 일단이 제 3 트랜지스터(133-1)의 드레인과 제 1 출력 노드(D1)에 공통 연결되고, 타단이 제 3 트랜지스터(133-1)의 게이트 및 제 4 트랜지스터(133-2)의 게이트에 공통 될 수 있다.
제 2 저항(133-4)은 그 일단이 제 2 출력 노드(D11)에 연결되고, 타단이 제 3 트랜지스터(133-1)의 게이트 및 제 4 트랜지스터(133-2)의 게이트에 공통 될 수 있다.
출력단(135)은 전원단(VCCE)과 접지단 사이에 연결되고, 제 1 출력 노드(D1)와 제 2 출력 노드(D2)의 전압 레벨에 따라 증폭 신호(AMP_OUT)를 구동할 수 있다.
공통 모드 피드백 회로(133)는 제 1 및 제 2 저항(133-3, 133-4)을 이용하여 제 1 출력 노드(D1)와 제 2 출력 노드(D11)의 전압 레벨 변화를 제 3 및 제 4 트랜지스터(133-1, 133-2)에 피드백시킴으로써 제 1 출력 노드(D1)와 제 2 출력 노드(D11) 사이의 오프셋을 줄일 수 있다.
도 3은 도 1의 전압 조정 회로의 구성을 나타낸 도면이다.
도 3을 참조하면, 전압 조정 회로(170)는 저항(171) 및 디코더(173)를 포함할 수 있다.
저항(171)은 외부 제어에 따라 저항 값의 조정이 가능한 가변 저항으로 구성될 수 있다.
저항(171)은 그 일단에 예비 기준 전압(BGOUT)이 인가되고, 타단이 접지단과 연결될 수 있다.
저항(171)은 직렬 연결된 복수의 단위 저항들을 포함할 수 있다.
저항(171)은 복수의 단위 저항들이 연결된 노드들에 서로 다른 레벨의 전압들이 인가될 수 있다.
디코더(173)는 제어 신호(CTRLVTL)에 따라 복수의 단위 저항들이 연결된 노드들에 인가된 서로 다른 레벨의 전압들 중에서 하나를 기준 전압(VREF)으로 출력할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 기준 전압 회로(100)의 동작을 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
제 1 전류(ICTAT1), 제 2 전류(ICTAT2) 및 제 5 전류(ICTAT3)는 온도 반비례 특성 즉, 주변 온도가 상승함에 따라 전류량이 감소하는 특성을 가진다.
한편, 제 3 전류(IPTAT1) 및 제 4 전류(IPTAT2)는 주변 온도가 상승함에 따라 전류량이 증가하는 온도 비례형 특성을 가진다.
제 1 및 제 2 저항(111, 112)은 수동소자로서 저항 값 매칭이 용이하므로 제 1 및 제 2 저항(111, 112)의 저항 값을 서로 동일하게 할 수 있다.
서로 동일한 저항 값을 갖는 제 1 저항(111)과 제 2 저항(112)이 제 1 노드(A1)와 제 2 노드(A11)를 통해 제 1 트랜지스터(113)의 컬렉터와 제 2 트랜지스터(114)의 컬렉터에 각각 연결되므로 제 1 기준 전류 패스를 경유하는 제 3 전류(IPTAT1)와 제 2 기준 전류 패스를 경유하는 제 4 전류(IPTAT2)의 전류량을 동일하게 할 수 있다.
제 3 전류(IPTAT1)와 제 4 전류(IPTAT2)의 전류량이 서로 동일하므로 제 1 노드(A1)와 제 2 노드(A11)의 전압 레벨을 일치시킬 수 있다.
제 1 피드백 루프(161)는 네가티브 피드백 동작 즉, 증폭 신호(AMP_OUT)에 따라 제 3 전류(IPTAT1) 및 제 4 전류(IPTAT2)와는 반대 특성의 제 1 전류(ICTAT1)를 피드백시킴으로써 제 1 노드(A1)와 제 2 노드(A11)의 전압 레벨을 온도 변화와 상관없이 일정한 레벨을 유지할 수 있다.
제 2 피드백 루프(162)는 증폭 신호(AMP_OUT)에 의해 전류량이 조정되는 제 2 전류(ICTAT2)에 따라 제 1 트랜지스터(113)의 베이스와 제 2 트랜지스터(114)의 베이스의 전압 레벨을 제어할 수 있다.
제 1 트랜지스터(113)의 베이스와 제 2 트랜지스터(114)의 베이스가 공통 연결되므로 제 1 트랜지스터(113)의 베이스와 제 2 트랜지스터(114)의 베이스는 동일한 전압에 의해 제어될 수 있다.
제 1 피드백 루프(161)가 제 3 전류(IPTAT1) 및 제 4 전류(IPTAT2)를 동일한 양으로 제어하고, 제 2 피드백 루프(162)가 서로 연결된 제 1 트랜지스터(113)의 베이스와 제 2 트랜지스터(114)의 베이스의 전압 레벨을 제어할 수 있다. 즉, 제 2 피드백 루프(162)는 기준 회로(110)를 통해 흐르는 전류량의 절대치를 제어할 수 있다.
또한 도 2를 참조하여 설명한 바와 같이, 증폭 회로(130)가 N채널 입력을 갖는 차동 페어 및 공통 모드 피드백 회로(133)를 사용하여 제 1 출력 노드(D1)와 제 2 출력 노드(D11) 사이의 오프셋 발생을 더욱 억제할 수 있다.
따라서 예비 기준 전압(BGOUT)이 온도 변동 및 전원단(VCCE)의 전압 레벨 변동과 상관 없이 일정하게 유지될 수 있다.
예비 기준 전압(BGOUT)이 온도 변동 및 전원단(VCCE)의 전압 레벨 변동과 상관 없이 일정하게 유지되므로 기준 전압(VREF) 또한 전원단(VCCE)의 전압 레벨 변동과 온도 변화에 상관 없이 일정하게 유지될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 기준 전압 회로의 구성을 나타낸 도면이다.
도 1 내지 도 3을 참조하여 설명한 기준 전압 회로(100)는 외부에서 제공되는 전원전압으로서 VCCE를 사용하는 반도체 회로 예를 들어, 낸드 플래쉬 메모리에 적용하도록 설계된 예를 든 것이다.
한편, 본 발명의 다른 실시예는 외부에서 제공되는 전원전압으로서 VCCE에 비해 낮은 전압 예를 들어, VCCQ를 사용하는 반도체 회로 예를 들어, SoC NAND Controller에 적용되도록 설계한 예를 든 것이다.
VCCE 대비하여 낮은 레벨의 VCCQ를 전원전압으로 사용할 경우, 예비 기준 전압(BGOUT)의 레벨을 도 1의 실시예에 비해 낮게 생성해야 한다. 참고로, 도 1의 전압 조정 회로(170) 및 추후 설명할 도 4의 전압 조정 회로(270)는 기준 전압(VREF)의 레벨 조정이 가능하나, VCCQ를 사용하는 반도체 회로에서 요구하는 수준으로 기준 전압(VREF)의 레벨을 낮출 수는 없다.
따라서 본 발명의 다른 실시예는 VCCQ를 사용하는 반도체 회로에서 요구하는 수준의 기준 전압(VREF) 생성이 가능한 기준 전압 회로를 제공할 수 있으며, 이를 설명하기로 한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 기준 전압 회로(200)는 기준 회로(210), 증폭 회로(230), 전류 제어 회로(250) 및 전압 조정 회로(270)를 포함할 수 있다.
기준 회로(210)는 제 1 전류(ICTAT1) 및 제 2 전류(ICTAT2)에 따라 온도 변화 및 전압 변화에 따른 오프셋을 보상하여 목표 값으로 조정되는 제 1 내부 전압(VINT1), 제 2 내부 전압(VINT2) 및 예비 기준 전압(BGOUT)을 생성할 수 있다.
기준 회로(210)는 제 1 내지 6 저항(211, 212, 215, 216, 217, 221)과 제 1 내지 제 5 트랜지스터(213, 214, 218, 219, 220)를 포함할 수 있다.
제 1 저항(211)은 그 일단에 전류 제어 회로(250)가 연결되어 제 1 전류(ICTAT1)를 인가 받고, 타단이 제 1 노드(A1)와 연결될 수 있다.
제 1 노드(A1)에 인가된 전압을 제 1 내부 전압(VINT1)이라 칭할 수 있다.
제 2 저항(212)은 그 일단에 전류 제어 회로(250)가 연결되어 제 1 전류(ICTAT1)를 인가 받고, 타단이 제 2 노드(A2)와 연결될 수 있다.
제 1 저항(211)과 제 2 저항(212)은 동일한 저항 값을 갖도록 설계될 수 있다.
제 2 노드(A11)에 인가된 전압을 제 2 내부 전압(VINT2)이라 칭할 수 있다.
제 1 트랜지스터(213) 및 제 2 트랜지스터(214)는 바이폴라 정션 트랜지스터(BJT)로 구성할 수 있다.
제 1 트랜지스터(213)는 컬렉터가 제 1 노드(A1)와 연결되고, 베이스가 제 3 노드(A2)와 연결될 수 있다.
제 2 트랜지스터(214)는 컬렉터가 제 2 노드(A11)와 연결되고, 베이스가 제 3 노드(A2)와 연결될 수 있다.
제 3 저항(215)은 그 일단이 제 2 트랜지스터(214)의 에미터와 연결될 수 있다.
제 4 저항(216)은 외부 제어에 따라 저항 값의 조정이 가능한 가변 저항으로 구성될 수 있다.
제 4 저항(216)은 그 일단이 제 1 트랜지스터(213)의 베이스및 제 2 트랜지스터(214)의 베이스와 공통 연결되고, 타단이 접지단 및 제 1 트랜지스터(213)의 에미터와 공통 연결될 수 있다.
제 5 저항(217)은 그 일단이 전원단(VCCQ)과 연결될 수 있다.
전원단(VCCQ)의 전압은 외부에서 제공될 수 있으며, 도 1의 전원단(VCCE)의 전압 레벨에 비해 낮은 레벨일 수 있다.
제 3 내지 제 5 트랜지스터(218, 219, 220)는 MOS 트랜지스터로 구성할 수 있다.
제 3 트랜지스터(218)는 소오스가 제 5 저항(217)의 타단과 연결되고, 드레인이 자신의 게이트와 연결될 수 있다.
제 4 트랜지스터(219)는 소오스가 전류 제어 회로(250)와 연결되어 제 1 전류(ICTAT1)를 인가 받고, 게이트가 제 3 트랜지스터(218)의 게이트와 연결되고, 드레인이 제 3 노드(A2)와 연결될 수 있다.
제 5 트랜지스터(220)는 소오스가 제 3 트랜지스터(218)의 드레인과 연결되고 게이트가 전류 제어 회로(250)와 연결될 수 있다.
제 5 트랜지스터(220)의 게이트에 인가된 전압을 예비 기준 전압(BGOUT)이라 칭할 수 있다.
제 6 저항(221)은 그 일단이 제 5 트랜지스터(220)의 드레인과 연결되고, 타단이 접지단과 연결될 수 있다.
제 4 트랜지스터(219)를 통해 흐르는 전류를 제 3 전류(2XICTAT1)라 칭할 수 있다.
제 1 기준 전류 패스 즉, 제 1 저항(211), 제 1 노드(A1) 및 제 1 트랜지스터(213)의 컬렉터를 경유하는 전류 패스로 흐르는 전류를 제 4 전류(IPTAT1)라 칭할 수 있다.
제 2 기준 전류 패스 즉, 제 2 저항(212), 제 2 노드(A11) 및 제 2 트랜지스터(214)의 컬렉터를 경유하는 전류 패스로 흐르는 전류를 제 5 전류(IPTAT2)라 칭할 수 있다.
제 1 전류(ICTAT1), 제 2 전류(ICTAT2) 및 제 3 전류(2XICTAT1)는 온도 반비례 특성 즉, 주변 온도가 상승함에 따라 전류량이 감소하는 특성을 가질 수 있다.
제 3 전류(2XICTAT1)의 전류량은 제 1 전류(ICTAT1)에 비해 2배일 수 있다.
제 4 전류(IPTAT1) 및 제 5 전류(IPTAT2)는 주변 온도가 상승함에 따라 전류량이 증가하는 온도 비례형 특성을 가질 수 있다.
서로 동일한 저항 값을 갖는 제 1 저항(211)과 제 2 저항(212)이 제 1 노드(A1)와 제 2 노드(A11)를 통해 제 1 트랜지스터(213)의 컬렉터와 제 2 트랜지스터(214)의 컬렉터에 각각 연결되므로 제 1 기준 전류 패스를 경유하는 제 4 전류(IPTAT1)와 제 2 기준 전류 패스를 경유하는 제 5 전류(IPTAT2)의 전류량을 동일하게 할 수 있다.
제 4 전류(IPTAT1)와 제 5 전류(IPTAT2)의 전류량이 서로 동일하므로 제 1 노드(A1)와 제 2 노드(A11)의 전압 레벨을 일치시킬 수 있다.
증폭 회로(230)는 제 1 내부 전압(VINT1)과 제 2 내부 전압(VINT2)의 전압 차를 증폭하여 증폭 신호(AMP_OUT)를 출력할 수 있다.
증폭 회로(230)는 제 1 입력단(+)에 제 1 내부 전압(VINT1)을 입력 받고, 제 2 입력단(-)에 제 2 내부 전압(VINT2)을 입력 받을 수 있다.
증폭 회로(230)는 도 2와 동일하게 구성할 수 있다.
전류 제어 회로(250)는 증폭 신호(AMP_OUT)에 따라 제 1 전류(ICTAT1) 및 제 2 전류(ICTAT2)의 전류량을 제어할 수 있다.
전류 제어 회로(250)는 제 7 내지 9 저항(251, 252, 253), 제 6 내지 9 트랜지스터(254, 255, 256, 257) 및 커패시터(258)를 포함할 수 있다.
제 6 내지 9 트랜지스터(254, 255, 256, 257)는 MOS 트랜지스터로 구성할 수 있다.
제 7 내지 9 저항(251, 252, 253)은 각각의 일단이 전원단(VCCQ)과 공통 연결될 수 있다.
제 6 트랜지스터(254)는 소오스가 제 7 저항(251)의 타단과 연결되고, 드레인이 기준 회로(210)의 제 1 저항(211)과 연결될 수 있다.
제 7 트랜지스터(255)는 소오스가 제 8 저항(252)의 타단과 연결되고, 드레인이 제 4 노드(A3)와 연결될 수 있다.
제 8 트랜지스터(256)는 소오스가 제 9 저항(253)의 타단과 연결되고, 드레인이 기준 회로(210)의 제 3 노드(A2)와 연결될 수 있다.
제 6 내지 8 트랜지스터(254, 255, 256) 각각의 게이트는 제 4 노드(A3)와 공통 연결될 수 있다.
제 9 트랜지스터(257)는 드레인이 제 7 트랜지스터(255)의 드레인과 연결되고, 소오스가 접지단과 연결되며, 게이트가 증폭 회로(230)의 출력단과 연결되어, 증폭 신호(AMP_OUT)를 인가받을 수 있다.
커패시터(258)는 제 9 트랜지스터(257)의 게이트와 소오스 사이에 연결될 수 있다.
전압 조정 회로(270)는 전압 조정 신호(CTRLVTL)에 따라 예비 기준 전압(BGOUT)의 레벨을 조정하여 기준 전압(VREF)을 생성할 수 있다.
전압 조정 회로(270)는 예비 기준 전압(BGOUT)이 인가되는 노드와 접지단 사이에 연결될 수 있다.
전압 조정 회로(270)는 도 3과 동일하게 구성할 수 있다.
본 발명의 다른 실시예에 따른 기준 전압 회로(200)는 제 1 피드백 루프(261) 및 제 2 피드백 루프(262)를 구성할 수 있다.
기준 전압 회로(200)는 증폭 신호(AMP_OUT)에 따라 제 1 피드백 루프(261) 및 제 2 피드백 루프(262)를 구동하여 제 1 전류(ICTAT1), 제 2 전류(ICTAT2) 및 제 3 전류(2XICTAT)의 전류량을 각각 제어함으로써 기준 전압(VREF)이 온도 변화 및 전원 전압의 변동에 상관없이 일정한 레벨을 가지도록 할 수 있다.
전류 제어 회로(250)의 일부 구성(257, 255, 254), 기준 회로(210)의 일부 구성(211, 212) 및 증폭 회로(230)에 의해 제 1 피드백 루프(261)가 구성될 수 있다.
전류 제어 회로(250)의 일부 구성(257, 256), 기준 회로(210)의 일부 구성(213, 214, 220, 218, 219) 및 증폭 회로(230)에 의해 제 2 피드백 루프(262)가 구성될 수 있다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 기준 전압 회로(200)의 동작을 설명하면 다음과 같다.
제 1 전류(ICTAT1), 제 2 전류(ICTAT2) 및 제 3 전류(2XICTAT1)는 온도 반비례 특성 즉, 주변 온도가 상승함에 따라 전류량이 감소하는 특성을 가진다.
제 3 전류(2XICTAT1)의 전류량은 제 1 전류(ICTAT1)에 비해 2배일 수 있다.
한편, 제 4 전류(IPTAT1) 및 제 5 전류(IPTAT2)는 주변 온도가 상승함에 따라 전류량이 증가하는 온도 비례형 특성을 가진다.
제 1 및 제 2 저항(211, 212)은 수동소자로서 저항 값 매칭이 용이하므로 제 1 및 제 2 저항(211, 212)의 저항 값을 서로 동일하게 할 수 있다.
서로 동일한 저항 값을 갖는 제 1 저항(211)과 제 2 저항(212)이 제 1 노드(A1)와 제 2 노드(A11)를 통해 제 1 트랜지스터(213)의 컬렉터와 제 2 트랜지스터(214)의 컬렉터에 각각 연결되므로 제 1 기준 전류 패스를 경유하는 제 4 전류(IPTAT1)와 제 2 기준 전류 패스를 경유하는 제 5 전류(IPTAT2)의 전류량을 동일하게 할 수 있다.
제 4 전류(IPTAT1)와 제 5 전류(IPTAT2)의 전류량이 서로 동일하므로 제 1 노드(A1)와 제 2 노드(A11)의 전압 레벨을 일치시킬 수 있다.
제 1 피드백 루프(261)는 네가티브 피드백 동작 즉, 증폭 신호(AMP_OUT)에 따라 제 4 전류(IPTAT1) 및 제 5 전류(IPTAT2)와는 반대 특성의 제 1 전류(ICTAT1)를 피드백시킴으로써 제 1 노드(A1)와 제 2 노드(A11)의 전압 레벨을 온도 변동과 상관없이 동일하게 일치시킬 수 있다.
제 2 피드백 루프(262)는 증폭 신호(AMP_OUT)에 의해 전류량이 조정되는 제 2 전류(ICTAT2)를 이용하여 생성한 제 3 전류(2XICTAT1)에 따라 제 1 트랜지스터(213)의 베이스와 제 2 트랜지스터(214)의 베이스의 전압 레벨을 제어할 수 있다.
제 1 트랜지스터(213)의 베이스와 제 2 트랜지스터(214)의 베이스가 공통 연결되므로 제 1 트랜지스터(213)의 베이스와 제 2 트랜지스터(214)의 베이스는 동일한 전압에 의해 제어될 수 있다.
제 1 피드백 루프(261)는 제 4 전류(IPTAT1) 및 제 5 전류(IPTAT2)를 동일한 양으로 제어하고, 제 2 피드백 루프(262)는 서로 연결된 제 1 트랜지스터(213)의 베이스와 제 2 트랜지스터(214)의 베이스의 전압 레벨을 제어할 수 있다. 즉, 제 2 피드백 루프(262)는 기준 회로(210)를 통해 흐르는 전류량의 절대치를 제어할 수 있다.
제 2 피드백 루프(262)는 제 1 전류(ICTAT1)에 비해 2배의 전류량을 갖는 제 3 전류(2XICTAT1)를 네가티브 피드백 시킴으로써 예비 기준 전압(BGOUT)의 레벨을 도 1을 참조하여 설명한 본 발명의 실시예에 비해 원하는 수준으로 낮출 수 있다.
본 발명의 다른 실시예는 제 3 내지 제 5 트랜지스터(218, 219, 220)가 제 1 전류(ICTAT1)에 비해 2배의 전류량을 갖는 제 3 전류(2XICTAT1)를 생성하도록 하고, 제 3 전류(2XICTAT1)가 제 4 전류(IPTAT1) 및 제 5 전류(IPTAT2)의 경로에 네가티브 피드백되도록 제 2 피드백 루프(262)를 구성함으로써 예비 기준 전압(BGOUT)의 레벨을 도 1을 참조하여 설명한 본 발명의 실시예에 비해 원하는 수준으로 낮출 수 있다.
또한 도 2를 참조하여 설명한 바와 같이, 증폭 회로(230)가 제 1 출력 노드(D1)와 제 2 출력 노드(D11) 사이의 오프셋 발생을 더욱 억제할 수 있다.
따라서 예비 기준 전압(BGOUT)이 전원단(VCCQ)의 전압 레벨 변동과 온도 변화에 상관 없이 일정하게 유지될 수 있다.
예비 기준 전압(BGOUT)이 전원단(VCCQ)의 전압 레벨 변동과 온도 변화에 상관 없이 일정하게 유지되므로 기준 전압(VREF) 또한 전원단(VCCQ)의 전압 레벨 변동과 온도 변화에 상관 없이 일정하게 유지될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (22)

  1. 제 1 노드와 제 1 트랜지스터를 경유하는 제 1 기준 전류 패스;
    제 2 노드와 제 2 트랜지스터를 경유하는 제 2 기준 전류 패스;
    상기 제 1 기준 전류 패스와 상기 제 2 기준 전류 패스에 제 1 전류를 피드백시킴으로써 상기 제 1 노드와 상기 제 2 노드의 전압 레벨을 일치시키도록 구성된 제 1 피드백 루프; 및
    제 2 전류에 따라 상기 제 1 트랜지스터와 상기 제 2 트랜지스터를 통해 흐르는 전류량을 제어하도록 구성된 제 2 피드백 루프를 포함하는 기준 전압 회로.
  2. 제 1 항에 있어서,
    상기 제 1 기준 전류 패스는
    일단에 상기 제 1 전류를 인가받고, 타단이 상기 제 1 노드와 연결된 제 1 저항, 및
    컬렉터가 상기 제 1 노드와 연결되고, 에미터가 접지단과 연결된 제 1 트랜지스터를 포함하는 기준 전압 회로.
  3. 제 2 항에 있어서,
    상기 제 2 기준 전류 패스는
    일단에 상기 제 1 전류를 인가받고, 타단이 상기 제 2 노드와 연결된 제 2 저항, 및
    컬렉터가 상기 제 2 노드와 연결되고, 에미터가 접지단과 연결되며, 베이스가 상기 제 1 트랜지스터의 베이스와 연결되어 상기 제 2 전류를 인가받도록 구성된 제 2 트랜지스터를 포함하는 기준 전압 회로.
  4. 제 1 항에 있어서,
    상기 제 1 피드백 루프는
    상기 제 1 기준 전류 패스 및 상기 제 2 기준 전류 패스를 통해 흐르는 전류와는 반대 특성의 상기 제 1 전류를 피드백시킴으로써 상기 제 1 노드와 상기 제 2 노드의 전압 레벨을 온도 변화와 상관없이 일정한 레벨을 유지시키도록 구성되는 기준 전압 회로.
  5. 제 1 항에 있어서,
    상기 제 1 노드의 전압과 상기 제 2 노드의 전압의 차를 증폭하여 상기 제 1 전류와 상기 제 2 전류의 양을 조정하기 위한 증폭 신호를 출력하도록 구성된 증폭 회로를 더 포함하는 기준 전압 회로.
  6. 제 1 항에 있어서,
    전압 조정 신호에 따라 상기 제 2 피드백 루프의 노드에서 출력되는 예비 기준 전압의 레벨을 조정하여 기준 전압을 생성하도록 구성된 전압 조정 회로를 더 포함하는 기준 전압 회로.
  7. 제 1 항에 있어서,
    상기 제 1 전류 및 상기 제 2 전류는 온도 비례형과 온도 반비례형 중에서 어느 하나의 특성을 가지고,
    상기 제 1 기준 전류 패스를 통해 흐르는 제 3 전류 및 상기 제 2 기준 전류 패스를 통해 흐르는 제 4 전류는 상기 온도 비례형과 상기 온도 반비례형 중에서 다른 하나의 특성을 가지도록 구성된 기준 전압 회로.
  8. 제 1 전류 및 제 2 전류에 따라 온도 변화 및 전압 변화에 따른 오프셋을 보상하여 목표 값으로 조정되는 제 1 내부 전압, 제 2 내부 전압 및 예비 기준 전압을 생성하도록 구성된 기준 회로;
    상기 제 1 내부 전압과 상기 제 2 내부 전압의 전압 차를 증폭하여 증폭 신호를 출력하도록 구성된 증폭 회로; 및
    상기 증폭 신호에 따라 상기 제 1 전류 및 상기 제 2 전류의 전류량을 제어하도록 구성된 전류 제어 회로를 포함하는 기준 전압 회로.
  9. 제 8 항에 있어서,
    상기 기준 회로는
    일단에 상기 제 1 전류를 인가받고, 타단이 제 1 노드와 연결된 제 1 저항,
    컬렉터가 상기 제 1 노드와 연결되고, 에미터가 접지단과 연결된 제 1 트랜지스터,
    일단에 상기 제 1 전류를 인가받고, 타단이 상기 제 2 노드와 연결된 제 2 저항, 및
    컬렉터가 상기 제 2 노드와 연결되고, 에미터가 접지단과 연결되며, 베이스가 상기 제 1 트랜지스터의 베이스와 연결되어 상기 제 2 전류를 인가받도록 구성된 제 2 트랜지스터를 포함하는 기준 전압 회로.
  10. 제 9 항에 있어서,
    상기 제 1 트랜지스터의 베이스와 상기 제 2 트랜지스터의 베이스가 연결된 노드에서 상기 예비 기준 전압이 출력되는 기준 전압 회로.
  11. 제 8 항에 있어서,
    상기 전류 제어 회로, 상기 기준 회로 및 상기 증폭 회로의 구성들에 의해
    상기 제 1 내부 전압이 인가되는 제 1 노드와 상기 제 2 내부 전압이 인가되는 제 2 노드에 상기 제 1 전류를 피드백시킴으로써 상기 제 1 노드와 상기 제 2 노드의 전압 레벨을 일치시키도록 구성된 제 1 피드백 루프, 및
    상기 제 2 전류에 따라 상기 기준 회로를 통해 흐르는 전류량을 제어하도록 구성된 제 2 피드백 루프가 형성되는 기준 전압 회로.
  12. 제 11 항에 있어서,
    상기 제 1 피드백 루프는
    상기 제 1 노드와 상기 제 2 노드를 통해 흐르는 전류와는 반대 특성의 상기 제 1 전류를 피드백시킴으로써 상기 제 1 노드와 상기 제 2 노드의 전압 레벨을 온도 변화와 상관없이 일정한 레벨을 유지시키도록 구성되는 기준 전압 회로.
  13. 제 8 항에 있어서,
    상기 제 1 전류 및 상기 제 2 전류는 온도 비례형과 온도 반비례형 중에서 어느 하나의 특성을 가지고,
    상기 제 1 내부 전압이 인가되는 제 1 노드를 통해 흐르는 전류와 상기 제 2 내부 전압이 인가되는 제 2 노드를 통해 흐르는 전류는 상기 온도 비례형과 상기 온도 반비례형 중에서 다른 하나의 특성을 가지도록 구성된 기준 전압 회로.
  14. 제 8 항에 있어서,
    전압 조정 신호에 따라 상기 예비 기준 전압의 레벨을 조정하여 기준 전압을 생성하도록 구성된 전압 조정 회로를 더 포함하는 기준 전압 회로.
  15. 제 1 특성을 갖는 제 1 전류 및 제 2 전류와, 상기 제 1 특성을 가지나 전류 변동 비율이 다른 제 3 전류에 따라 온도 변화 및 전압 변화에 따른 오프셋을 보상하여 목표 값으로 조정되는 제 1 내부 전압, 제 2 내부 전압 및 예비 기준 전압을 생성하도록 구성된 기준 회로;
    상기 제 1 내부 전압과 상기 제 2 내부 전압의 전압 차를 증폭하여 증폭 신호를 출력하도록 구성된 증폭 회로; 및
    상기 증폭 신호에 따라 상기 제 1 전류 및 상기 제 2 전류의 전류량을 제어하도록 구성된 전류 제어 회로를 포함하는 기준 전압 회로.
  16. 제 15 항에 있어서,
    상기 기준 회로는
    일단에 상기 제 1 전류를 인가받고, 타단이 제 1 노드와 연결된 제 1 저항,
    컬렉터가 상기 제 1 노드와 연결되고, 에미터가 접지단과 연결된 제 1 트랜지스터,
    일단에 상기 제 1 전류를 인가받고, 타단이 상기 제 2 노드와 연결된 제 2 저항,
    컬렉터가 상기 제 2 노드와 연결되고, 에미터가 접지단과 연결되며, 베이스가 상기 제 1 트랜지스터의 베이스와 연결되어 상기 제 2 전류를 인가받도록 구성된 제 2 트랜지스터,
    소오스가 전원단과 연결되고, 드레인이 자신의 게이트와 연결된 제 3 트랜지스터,
    소오스에 상기 제 1 전류를 인가 받고, 게이트가 상기 제 3 트랜지스터의 게이트와 연결된 제 4 트랜지스터, 및
    소오스가 상기 제 3 트랜지스터의 드레인과 연결된제 5 트랜지스터를 포함하는 기준 전압 회로.
  17. 제 16 항에 있어서,
    상기 제 3 전류가 상기 제 4 트랜지스터를 통해 흐르도록 구성되는 기준 전압 회로.
  18. 제 16 항에 있어서,
    상기 제 5 트랜지스터의 게이트에 인가된 전압을 상기 예비 기준 전압으로서 출력하도록 구성된 기준 전압 회로.
  19. 제 15 항에 있어서,
    상기 전류 제어 회로, 상기 기준 회로 및 상기 증폭 회로의 구성들에 의해
    상기 제 1 내부 전압이 인가되는 제 1 노드와 상기 제 2 내부 전압이 인가되는 제 2 노드에 상기 제 1 전류를 피드백시킴으로써 상기 제 1 노드와 상기 제 2 노드의 전압 레벨을 일치시키도록 구성된 제 1 피드백 루프, 및
    상기 제 3 전류에 따라 상기 기준 회로를 통해 흐르는 전류량을 제어하도록 구성된 제 2 피드백 루프가 형성되는 기준 전압 회로.
  20. 제 19 항에 있어서,
    상기 제 1 피드백 루프는
    상기 제 1 노드와 상기 제 2 노드를 통해 흐르는 전류와는 반대 특성의 상기 제 1 전류를 피드백시킴으로써 상기 제 1 노드와 상기 제 2 노드의 전압 레벨을 온도 변화와 상관없이 일정한 레벨을 유지시키도록 구성되는 기준 전압 회로.
  21. 제 15 항에 있어서,
    상기 제 1 특성은 온도 비례형과 온도 반비례형 중에서 하나이고,
    상기 제 1 내부 전압이 인가되는 제 1 노드를 통해 흐르는 전류와 상기 제 2 내부 전압이 인가되는 제 2 노드를 통해 흐르는 전류는 상기 온도 비례형과 상기 온도 반비례형 중에서 다른 하나의 제 2 특성을 가지도록 구성된 기준 전압 회로.
  22. 제 15 항에 있어서,
    전압 조정 신호에 따라 상기 예비 기준 전압의 레벨을 조정하여 기준 전압을 생성하도록 구성된 전압 조정 회로를 더 포함하는 기준 전압 회로.
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