JP5074542B2 - 内部電圧発生回路 - Google Patents
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Description
図1は従来の内部電圧発生回路を示す回路図である。
図に示すように、外部電圧を受けて基準電圧を発生させる基準電圧(Vref )発生部10と、基準電圧発生部10から発生された基準電圧を内部電圧レベルまで増幅させる内部電圧レベル増幅部20と、内部電圧レベル増幅部20で内部電源電圧レベルまで増幅された値により内部電源電圧を駆動するドライバ部30とを備える。
ゲートを共有する第1、第2nMOSトランジスタ11、12と、第2nMOSトランジスタ12のソース端子に直列連結されるとともにVss電源に接続される抵抗(R)13と、第1、第2nMOSトランジスタ11、12の共有のゲートノードにドレイン端子が接続され、ソース端子がVccに接続される第1pMOSトランジスタ14と、第1pMOSトランジスタ14とゲートを共有するとともに、ソース端子がVcc電源に連結され、ドレイン端子が第2nMOSトランジスタ12のドレインに接続される第2pMOSトランジスタ15とから構成される。この第1、第2pMOSトランジスタ14、15の共有のゲートノードは第2pMOSトランジスタ15のドレイン端子に接続されて基準電圧が出力されるノードとなる。
この回路は、第3pMOSトランジスタ16のドレイン端子と第4pMOSトランジスタ17のソース端子との共有接続点が出力ノードとなる。
第7pMOSトランジスタ22のドレインと第3nMOSトランジスタ23のドレインとが共通接続され、フィードバックされながら内部電圧(Vdd)を出力する。
I・R=VGS1−VGS2=VT1+√(1/k1)−(VT2+√(I/k2))
=√I(1/√k1−1/√k2)となる。
ここで、VT1、VT2はそれぞれ第1nMOS11、第2nMOS12のしきい値電圧、k1、k2はそれぞれ第1nMOS11、第2nMOS12のk値となる。これを整理すると、
√I=(1/√k1−1/√k2)/R
となり、Vccとは無関係な電流が流れる。
そして、VREF=Vcc−VGS4=Vcc−|VTP4|−√(I/k4)
=Vcc−|VTP4|−1/(R√(k4)(√(k1)−
√(k2))となる。
ここでVGS4 はpMOSトランジスタ15のゲート・ソース間電圧、VTP4 はpMOSトランジスタ15のしきい値電圧、k4 はpMOSトランジスタ15のk値である。
α=1/(R√(k4)(√(k1)−√(k2))とすると内部電圧VLRは、
VLR=3(|VTP|+α)と表すことができる。ここでVTPとは第4〜第6pMOSトランジスタ17〜19のしきい値電圧である。
内部電圧が上記のように表され、トランジスタのしきい値電圧は基板の不純物濃度、ソース・ドレイン拡散層の深さ、ゲート酸化膜の厚さなどの製造工程上の変数により影響をうける。したがって、製造工程上の変数の変化によりしきい値電圧が変わった場合に、内部電圧は結果的にしきい値電圧の変化量の3倍も変動することになる。すなわち、内部電圧の値は工程変化に敏感である。
そして、その変動する内部電圧レベルが、直ちにドライバ部30のレベルとなる。
内部電圧は、工程変化に敏感で工程によるしきい値電圧の変化量の3倍も変化し、バーンイン(burn-in)時に工程変化に従って内部電圧のレベルが変わるため、正確なバーンインを進行することができない。このため、チップに対する信頼度が落ちる。
工程によって変動する内部電圧のレベルを合わせためのトリミング回路を追加しなければならないため、付加的な努力が必要である。
基準電圧を内部電圧レベルに増幅させるに際して、回路製造工程で発生する素子の変化に基づく電圧の変動を工程変化補償部で補償して、安定した内部電圧レベルを維持することができるため、バーンイン時に内部電圧の変化によるチップの信頼性を向上させることができる。
また、工程変化補償部を備えているため、内部電圧のレベルを一定に維持するためのトリミング回路が別途必要なく、容易且つ確実に内部電圧を合わせることができる。
さらに、工程変化補償部はしきい値電圧の低いトランジスタを使用することで効果的に内部電圧を補償することができる。
図2は本実施形態の内部電圧発生回路を示す回路図である。
図2に示すように、この内部電圧発生回路は、外部電圧を入力されて基準電圧(Vref )を発生させる基準電圧発生部40と、基準電圧発生部40からの基準電圧を内部電圧レベルまで増幅させる内部電圧レベル増幅部50と、内部電圧レベル増幅部50からの内部電圧レベルが製造工程によって変化した場合にその変化を補償して出力する工程変化補償部60と、工程変化補償部60で補償され、増幅された内部電圧レベルを入力して内部電圧を駆動するドライバ部70とから構成される。
すなわち、ゲートを共有する第1、第2nMOSトランジスタ31、32と、第2nMOSトランジスタ32のソース端子に直列連結されてVss電源に接続される第1抵抗(R)33と、共有のゲートノードにドレイン端子が接続される第1pMOSトランジスタ34と、第1pMOSトランジスタ34とゲートを共有するとともにソース端子がVcc電源に連結される第2pMOSトランジスタ35とから構成される。pMOSトランジスタの共有ゲートノードは第2pMOSトランジスタ35のドレイン端子に接続されて基準電圧が出力されるノードとなる。
第3pMOSトランジスタのドレイン電流をI1 、第4pMOSトランジスタ37のドレイン電流をI2、第3nMOS42にバイパスされる電流をI3とすると、
I1=I2+I3であり、
VLR=3(|Vtb|+√(I1−I3)/k)である。
ここで、Vtbは内部電圧レベル増幅器50のpMOSトランジスタ38と39との間の電圧である。
したがって、もし、|Vtb|が高く作成されると、第3nMOSトランジスタ42を経てI3 値が大きくなり、|Vtb|が低く作成されると、第3nMOSトランジスタ42を介してI3 値が小さくなる。従って、製造工程による各pMOSトランジスタのしきい値電圧の変化にともなう|Vtb|の変化を、フィードバック回路である第3nMOSトランジスタ42と第2抵抗41とによって補償することができる。
ここで、第3nMOSトランジスタ42は、低いしきい値電圧を有するトランジスタを使用して安定的にしきい値電圧を調節することができるので、工程の変化による|Vtb|の変化を確実に補償する。
すなわち、このドライバ回路70は、第7pMOSトランジスタ44のドレインと第3nMOSトランジスタ45のドレインとが共通接続されて、比較器43へ第3nMOSトランジスタ45のドレイン電圧をフィードバックして内部電圧(Vdd)を出力する。
50 内部電圧レベル増幅部
60 工程変化補償部
70 ドライバ部
31、32、45 nMOSトランジスタ
33、41 抵抗
34、35、36、37、38、39、40 pMOSトランジスタ
43 比較器
Claims (16)
- 基準電圧を生成する基準電圧生成部と、
外部供給電圧とグラウンド電圧との間に直列接続される複数のトランジスタを含み、内部電圧を生成するために前記基準電圧を増幅する内部電圧レベル増幅部と、
前記内部電圧レベル増幅部によって前記基準電圧を増幅する間に前記内部電圧を調節する工程変化補償部と、
前記内部電圧によって内部供給電圧を生成するドライバを含み、
前記工程変化補償部は、フィードバック回路であり、
前記内部電圧レベル増幅部は、前記半導体素子の製造での状態と、工程変化によって変更される変更電圧も生成し、
前記フィードバック回路は少なくとも1つの第1NMOSトランジスタと少なくとも1つの第1抵抗とを含み、前記少なくとも1つの第1NMOSトランジスタは前記内部電圧が入力されるドレイン端子と前記変更電圧が入力されるゲートとを含み、前記少なくとも1つの第1抵抗は前記少なくとも1つの第1NMOSトランジスタのソース端子とグラウンド電圧との間に接続されることを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 請求項1に記載された内部供給電圧生成回路において、
前記基準電圧は、前記基準電圧生成部に提供される外部電圧の変化に関係なく実質的に一定であることを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 請求項1に記載された内部供給電圧生成回路において、
前記基準電圧生成部は、
共通のゲートを持つ第2及び第3NMOSトランジスタと、
前記第3NMOSトランジスタのソース端子とグラウンド電圧との間に直列接続される第2抵抗と、
前記ゲートとドレイン端子が連結された第1PMOSトランジスタと、
外部供給電圧Vccに連結されるソース端子と、前記第1PMOSトランジスタと共通のゲートを持つ第2PMOSトランジスタとを含むことを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 請求項3に記載された内部供給電圧生成回路において、
前記基準電圧生成部の第1及び第2PMOSトランジスタを介して実質的に同一の量の電流が流れることを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 請求項1に記載された内部供給電圧生成回路において、
前記第1NMOSトランジスタは、低いしきい値電圧を持つことを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 請求項1に記載された内部供給電圧生成回路において、
前記内部電圧レベル増幅部は, 前記基準電圧生成部の出力ノードに連結されるゲートと、外部供給電圧に連結されるソース端子とを持つ第3PMOSトランジスタと、
前記第3PMOSトランジスタのドレイン端子に連結されるソース端子と、自分のゲートに連結されるドレイン端子とを持つ第4PMOSトランジスタと、
前記第4PMOSトランジスタのドレイン端子に連結されるソース端子と、自分のゲートに連結されるドレイン端子とを持つ第5PMOSトランジスタと、
前記第5PMOSトランジスタのドレイン端子に連結されるソース端子と、自分のゲートに連結されてグラウンド電圧に連結されるドレイン端子とを持つ第6PMOSトランジスタとを含むことを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 請求項6に記載された内部供給電圧生成回路において、
前記内部電圧レベル増幅部は、
前記第3PMOSトランジスタのドレイン端子と前記第4PMOSトランジスタのソース端子との間の共通ノードに前記内部電圧を生成することを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 請求項1に記載された内部供給電圧生成回路において、
前記ドライバは、
前記内部電圧レベル増幅部からの内部電圧出力と前記内部供給電圧とを比較する比較器と、
前記比較器の出力に連結されるゲートと、外部供給電圧に連結されるソース端子とを持つ第7PMOSトランジスタと、
前記第7PMOSトランジスタのドレイン端子に連結されるドレイン端子と、グラウンド電圧に連結されるソース端子とを持つ第4NMOSトランジスタと、を含むことを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 請求項8に記載された内部供給電圧生成回路において、
前記第7PMOSトランジスタのドレインと前記第4NMOSトランジスタのドレイン端子との間の共通ノードは、前記比較器の入力に共通に連結されることを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 基準電圧を生成する基準電圧生成部と、
外部供給電圧とグラウンド電圧との間に直列接続される複数のトランジスタを含み、前記基準電圧による内部電圧を生成する内部電圧生成部と、
前記内部電圧を実質的に一定に維持するためのフィードバック回路と、
前記内部電圧に基づいて内部供給電圧を生成するドライバとを含み、
前記内部電圧生成部は、前記半導体素子の製造中の状態とプロセス変更によって変更される変更電圧も生成し、
前記フィードバック回路は、前記内部電圧が入力されるドレイン端子と前記変更電圧が入力されるゲートとを含む少なくとも1つの第1トランジスタと、前記少なくとも1つの第1トランジスタのソース端子とグラウンド電圧との間に接続される少なくとも1つの第1抵抗とを含むことを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 請求項10に記載された内部供給電圧生成回路において、
前記基準電圧は前記基準電圧生成部に提供される外部電圧の変化に関係なく実質的に一定であることを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 請求項10に記載された内部供給電圧生成回路において、
前記内部電圧生成部は、
外部供給電圧とグラウンド電圧との間に直列接続される第2、第3、第4及び第5トランジスタを含み、
前記内部電圧生成部は前記第2及び第3トランジスタが連結されるノードで前記内部電圧を生成し、
前記内部電圧生成部は前記第4及び第5トランジスタが連結されるノードで前記変更電圧を生成することを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 請求項10に記載された内部供給電圧生成回路において、
前記ドライバは、
前記内部電圧と前記内部供給電圧とを比較する比較器と、
前記比較器の出力に連結されるゲートを含む第6トランジスタとを含むことを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 請求項13に記載された内部供給電圧生成回路において、
前記ドライバはグラウンド電圧に連結されるソース端子を持つ第7トランジスタをさらに含み、
前記第6トランジスタは外部供給電圧に連結されるソース端子と、
前記第7トランジスタのドレイン端子に連結されるドレイン端子とを持つことを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 請求項14に記載された内部供給電圧生成回路において、
前記ドライバは前記第6及び第7トランジスタのドレイン端子の間のノードで前記内部供給電圧を生成することを特徴とする、半導体素子で使用するための内部供給電圧生成回路。 - 基準電圧を生成する基準電圧生成部と、
前記基準電圧による内部電圧と半導体素子を製造するうちの工程変化と状態にしたがって変更される変更電圧とを生成する内部電圧生成部と、
前記内部電圧が入力されるドレイン端子と前記変更電圧が入力されるゲートとを含む少なくとも1つの第1トランジスタと、前記第1トランジスタのソース端子とグラウンド電圧との間に接続される少なくとも1つの第1抵抗とを含むフィードバック回路と、
前記内部電圧に基づいた内部供給電圧を生成するドライバとを含み、
前記ドライバは、
前記内部電圧と前記内部供給電圧を比べる比較器と、
外部供給電圧とグラウンド電圧との間に直列接続される第2及び第3トランジスタとを含み、
前記第2トランジスタは前記比較器の出力に連結されたゲートを持って前記ドライバーは前記第2及び第3トランジスタの間のノードで前記内部供給電圧を生成する、半導体素子で使用するための内部供給電圧生成回路。
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