JP5097664B2

JP5097664B2 - 定電圧電源回路

Info

Publication number: JP5097664B2
Application number: JP2008248062A
Authority: JP
Inventors: 賢二柳川
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2008-09-26
Filing date: 2008-09-26
Publication date: 2012-12-12
Anticipated expiration: 2028-09-26
Also published as: JP2010079653A; US8232783B2; US20100079121A1

Description

本発明は、半導体集積回路等に搭載される定電圧電源回路に関するものである。

図４は、従来の定電圧電源回路を示す回路図である。
この定電圧電源回路は、基準電圧Ｖｒｅｆと出力端子３０から出力される出力電圧Ｖｏｕｔに比例した電圧Ｖｆｂとの差分を増幅する誤差増幅部１０と、この誤差増幅部１０の出力側に接続され、誤差増幅部１０の出力により制御されて出力端子３０から出力する出力電圧Ｖｏｕｔを一定に制御する出力部２０とにより構成されている。

誤差増幅部１０は、電源電圧ＶＣＣノードに接続された負荷用のＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１１，１２と、このＰＭＯＳ１１，１２に直列に接続され、基準電圧Ｖｒｅｆ及び電圧Ｖｆｂをそれぞれ入力して差動増幅する入力トランジスタであるＮチャネルＭＯＳトランジスタ（以下」「ＮＭＯＳ」という。）１３，１４と、このＮＭＯＳ１３，１４とグランドＧＮＤとの間に接続され、バイアス電圧Ｖｂにより一定電流を流す定電流源用のＮＭＯＳ１５とを有する差動増幅器により構成されている。出力部２０は、出力トランジスタであるＰＭＯＳ２１と分圧抵抗２２，２３とを有し、これらが電源電圧ＶＣＣノードとグランドＧＮＤとの間に直列に接続されている。ＰＭＯＳ２１と分圧抵抗２２との接続点には、出力電圧Ｖｏｕｔを出力する出力端子３０が接続されている。

一般には、急峻な負荷電流変動に対して出力電圧変動を抑制するために、容量値（例えば、数μＦ程度）のコンデンサ３１を外部に接続して使用される。

図５は、図４の定電圧電源回路における周波数特性を示す図である。
外部にコンデンサ３１が接続された図４の回路構成の場合、定電圧電源回路の誤差増幅部１０と出力部２０の周波数特性は、図５に示すように、誤差増幅部１０のポールよりも出力部２０のポールが低周波域に存在する場合がある。２つのポールが存在する場合は、２つのポールが近い周波数域に存在すると、位相余裕がとれず、出力電圧Ｖｏｕｔの発振を生じるおそれがあるため、十分に２つのポールを分離する必要がある。

図５に示すように、出力部２０のポールが低周波域にある場合には、出力部２０のポールは、ＰＭＯＳ２１を流れる負荷電流の大きさにより高周波側へ移動するため、このようなポール位置関係を持つ定電圧電源回路を安定動作させるには、負荷電流変動により出力部２０のポールが変化しても位相余裕が十分とれるように、誤差増幅部１０のポールを十分に高周波側に配置する必要があるが、そのためには誤差増幅部１０のバイアス電流を大きくする等の対策が必要となる。しかし、大きな負荷電流駆動能力を必要とする用途では、出力部２０のポールの高周波側への移動範囲が広がるため、誤差増幅部１０のバイアス電流を大きくする対策だけでは、過大な電流を消費することとなり、おのずと限界がある。

そこで、図４の定電圧源源回路において、動作開始時の出力電圧Ｖｏｕｔの安定性及び過電流防止のために、下記の特許文献１に開示されているような負帰還回路を設ける対策が考えられる。

更に、位相余裕をより確保するためには、下記の特許文献２に開示されているような負荷電流モニタ部を設ける対策が考えられる。

図６は、特許文献２に記載された従来の他の定電圧電源回路を示す回路図である。
この定電圧電源回路では、図４の回路に、負荷電流モニタ部４０が付加されている。負荷電流モニタ部４０は、出力端子３０の出力電流に比例したバイアス電流を誤差増幅部１０へフィードバックすることで、高速応答と低消費電流を実現する回路であり、ＰＭＯＳ４１及びＮＭＯＳ４２，４３により構成されている。

図７は、図６の定電圧電源回路において負荷電流が大きい場合の周波数特性を示す図である。

図６に示す負荷電流モニタ部４０を付加することにより、前述したように、出力部２０のポールが誤差増幅部２０のポールよりも低周波側にある場合、ＰＭＯＳ２１に流れる負荷電流の増加に応じて誤差増幅部１０のバイアス電流を増加させることができる。そのため、図７に示すように、誤差増幅部１０のポールを負荷電流に応じて高周波側へ移動させることができる。

従って、出力部２０のポールと誤差増幅部１０のポールが、共に負荷電流に応じて移動することにより、出力部２０のポールと誤差増幅部１０のポールの位置関係とを、全負荷電流範囲で十分な位相余裕を確保できるように設計すれば、負荷電流の大きさにより回路内部での消費電流を変化させることで、低消費電力化を図ることが可能になると共に安定に動作させることができる。

特開２００７−２３３６５７号公報特開平３−１５８９１２号公報

しかしながら、従来の図６の定電圧電源回路では、次のような課題があった。
図８は、図６の定電圧電源回路において負荷電流が小さい場合の周波数特性を示す図である。

図６の負荷電流モニタ部４０では、ＰＭＯＳ２１に流れる負荷電流が小さい範囲において、ＰＭＯＳ２１、及びこのＰＭＯＳ２１のゲート電圧をモニタするＰＭＯＳ４１のゲート・ソース間電圧Ｖｇｓの変化量が小さくなるため、負荷電流モニタ部４０による誤差増幅部１０のバイアス電流は、ほとんど増加しないことになる。

このため、負荷電流が小さい時には、図８に示すように、出力部２０の負荷電流増加に伴うポール移動量に対し、誤差増幅部１０のポールがほとんど移動しないため、２つのポールが接近し位相余裕が低下する。この場合、ＰＭＯＳ４１のゲート幅を大きくすることで、負荷電流に対する誤差増幅部１０でのバイアス電流増加量を大きくし、誤差増幅部１０のポール移動量を大きくすることは可能である。しかし、ＰＭＯＳ４１のゲート幅を大きくすると、回路面積を大きくするだけでなく、負荷電流モニタ部４０での消費電流が大きくなり、回路全体の消費電流が大きくなるため良策ではない。

このように、負荷電流モニタ部４０を付加した場合は、高速応答、且つ低消費電流という利点がある反面、負荷電流が小さい場合に位相余裕が低下する欠点の他に、起動時に出力電圧Ｖｏｕｔのオーバシュート量が大きくなる虞れがあること、又、過負荷により出力電圧Ｖｏｕｔがクランプすると、負荷電流モニタ部自体での電流消費が大きくなるという課題があった。

本発明の定電圧電源回路は、バイアス電圧により流れるバイアス電流が供給され、基準電圧と出力端子から出力される出力電圧に対応する第１の電圧との差分を増幅する誤差増幅部と、前記出力端子と電源ノードとの間に接続され、前記誤差増幅部の出力により制御されて前記出力電圧を一定に制御する出力トランジスタと、前記出力トランジスタに流れる負荷電流をモニタし、前記負荷電流に応じて前記バイアス電流を増加させる負荷電流モニタ部と、前記負荷電流をモニタし、前記負荷電流に応じて前記誤差増幅部のゲインを低下させるゲイン調整部と、前記負荷電流モニタ回路内に設けられ、起動時あるいは過負荷時における前記負荷電流モニタ部の消費電流あるいは前記バイアス電流を制限する電流制限抵抗とを有することを特徴とする。

本発明によれば、起動時や過負荷時にゲイン調整部をリミッタ回路として動作するようになるため、起動時や過負荷時に内部の消費電流を制限できる。しかも、起動時においては、このリミッタ動作により、起動時の応答を遅くすることとなるため、オーバシュートの発生を抑えることができる。

本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図１は、本発明の実施例１における定電圧電源回路を示す回路図である。
この定電圧電源回路は、例えば、半導体集積回路に搭載される回路であって、従来と同様の誤差増幅部５０を有し、この誤差増幅部５０の出力側に、従来とは異なる構成の負荷電流モニタ部６０、新たに追加されたゲイン調整部７０、及び従来と同様の出力部８０が縦続接続され、更に、この出力部８０の出力側に、出力電圧Ｖｏｕｔを出力する出力端子９０が接続されている。

誤差増幅部５０は、外部で発生するバイアス電圧Ｖｂによりバイアス電流が流れ、外部で生成される基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔに対応する第１の電圧（例えば、フィードバック電圧）Ｖｆｂとの差分を増幅する回路であり、負荷用のトランジスタ（例えば、ＰＭＯＳ）５１，５２と、第１及び第２の入力トランジスタ（例えば、ＮＭＯＳ）５３，５４と、バイアス電流を流す定電流源用の第１のトランジスタ（例えば、ＮＭＯＳ）５５とにより構成されている。

各ＰＭＯＳ５１，５２は、ソース端子（以下単に「ソース」という。）が電源電圧ＶＣＣノードに接続され、ゲート端子（以下単に「ゲート」という。）が相互に接続されている。各ＰＭＯＳ５１，５２のドレイン端子（以下単に「ドレイン」という。）には、各ＮＭＯＳ５３，５４のドレインがそれぞれ接続されている。ＮＭＯＳ５３のゲートには、基準電圧Ｖｒｅｆが印加される。ＮＭＯＳ５４のゲートには、出力電圧Ｖｏｕｔに対応するフィードバック電圧Ｖｆｂが印加される。これらのＮＭＯＳ５３，５４のソースは相互に接続され、この接続点にＮＭＯＳ５５のドレインが接続されている。ＮＭＯＳ５５のソースはグランドＧＮＤに接続され、このゲートに、外部で発生するバイアス電圧Ｖｂが印加される。

負荷電流モニタ部６０は、出力部８０に流れる負荷電流をモニタし、この負荷電流に応じて誤差増幅部５０のバイアス電流を増加させる回路であり、負荷電流モニタ用の第３のトランジスタ（例えば、ＰＭＯＳ）６１、電流制限用の抵抗６２（例えば、シリコン基板上の層間絶縁膜内に埋め込まれた多結晶シリコンによる配線抵抗素子）、第４のトランジスタ（例えば、ＮＭＯＳ）６３、及びバイアス電流調整用の第２のトランジスタ（例えば、ＮＭＯＳ）６４により構成されている。

ＰＭＯＳ６１は、ソースが電源電圧ＶＣＣノードに接続され、ゲートがＰＭＯＳ５２のドレインに接続されている。ＰＭＯＳ６１のドレインには、抵抗６２を介してＮＭＯＳ６３のドレインが接続されると共に、ＮＭＯＳ６３のゲートが接続され、このＮＭＯＳ６３のソースがグランドＧＮＤに接続されている。ＮＭＯＳ６３のソースには、ＮＮＯＳ６４のゲートが接続され、このＮＭＯＳ６４のドレインがＮＭＯＳ５３，５４のソースに共通に接続され、更に、ＮＭＯＳ６４のソースがグランドＧＮＤに接続されている。ＮＭＯＳ６３及び６４は、カレントミラー回路を構成している。

ゲイン調整部７０は、出力部８０に流れる負荷電流をモニタし、この負荷電流に応じて誤差増幅部５０のゲインを低下させる回路であり、負荷電流モニタ用のＰＭＯＳ７１と、ＮＭＯＳ７２，７３からなるカレントミラー回路とにより構成されている。

ＰＭＯＳ７１は、ソースが電源電圧ＶＣＣノードに接続され、ゲートがＰＭＯＳ６１のゲートに接続されている。ＰＭＯＳ７１のドレインには、ＮＭＯＳ７２のドレイン及びゲートとＮＭＯＳ７３のゲートとが接続され、これらのＮＭＯＳ７２，７３のソースがグランドＧＮＤに接続されている。ＮＭＯＳ７３のドレインは、ＰＭＯＳ５１のドレイン及びゲートとＰＭＯＳ５２のゲートとが接続されている。

出力部８０は、誤差増幅部５０の出力電圧により制御されて出力電圧Ｖｏｕｔを一定に制御する出力トランジスタ（例えば、負荷電流を流すＰＭＯＳ）８１と、出力電圧Ｖｏｕｔを分圧してフィードバック電圧Ｖｆｂを生成する分圧抵抗８２，８３とにより構成されている。

ＰＭＯＳ８１は、ソースが電源電圧ＶＣＣノードに接続され、ゲートがＰＭＯＳ５２のドレイン及びＰＭＯＳ６１，７１のゲートに接続されている。ＰＭＯＳ８１のドレインには、分圧抵抗８２，８３及びグランドＧＮＤが直列に接続されている。ＰＭＯＳ８１及び分圧抵抗８２の接続点には、出力端子９０が接続されている。出力端子９０には、例えば、安定化用のコンデンサ９１が接続される。

図２は、図１中のＮＭＯＳ６３箇所の回路図である。図３は、その図２の回路を有する定電圧電源回路において負荷電流が小さい場合の周波数特性を示す図である。

本実施例１の定電圧電源回路は、図２に示すように、負荷電流モニタ部６０におけるＮＭＯＳ６３箇所に抵抗６２を持たない回路構成を基礎技術としている。そのため、先ず、抵抗６２を持たない定電圧電源回路の動作１を、図３を参照しつつ説明した後、抵抗６２を付加した図１の定電圧電源回路における動作２を説明する。

（実施例１の動作１）
電源電圧ＶＣＣ、基準電圧Ｖｒｅｆ、及びバイアス電圧Ｖｂが印加されると、誤差増幅部５０は、基準電圧Ｖｒｅｆと、出力電圧Ｖｏｕｔを抵抗８２，８３で分圧したフィードバック電圧Ｖｆｂとの差分を増幅して、出力用ＰＭＯＳ８１のゲート電圧を生成する。出力用ＰＭＯＳ８１は、このゲート電圧により制御され、出力電圧Ｖｏｕｔを一定に制御する。

負荷電流モニタ部６０のＰＭＯＳ６１は、出力用ＰＭＯＳ８１に流れるドレイン電流をある比（例えば、１：１０００等）でコピーし、ＮＭＯＳ６３に供給する。ＮＭＯＳ６３及び６４は、カレントミラー回路を構成しており、ＮＭＯＳ６３に供給された電流は、ＮＭＯＳ６４にコピーされ、誤差増幅部５０のバイアス電流となる。負荷電流モニタ部６０は、出力用ＰＭＯＳ８１のドレイン電流（負荷電流）が大きくなると、ＰＭＯＳ６１によりコピーされ、ＮＭＯＳ６３及び６４のカレントミラー回路を介して誤差増幅部５０のバイアス電流を増加させる。これにより、出力電圧Ｖｏｕｔの応答を高速にすると共に、誤差増幅部５０のポールを高周波側に移動させる。

ゲイン調整部７０は、負荷電流モニタ部６０のＰＭＯＳ６１と同様に、ＰＭＯＳ７１で出力用ＰＭＯＳ８１のドレイン電流をコピーし、ＰＭＯＳ７２に供給する。但し、ＰＭＯＳ６１とＰＭＯＳ７１のゲート幅／ゲート長（Ｗ／Ｌ）比は、ＰＭＯＳ６１をＰＭＯＳ７１より大きくし、ＰＭＯＳ８１のドレイン電流に対し、（ＰＭＯＳ６１のドレイン電流＞ＰＭＯＳ７１のドレイン電流）となるように設定しておく。

ＰＭＯＳ７２とＮＭＯＳ７３はカレントミラー回路を構成しており、ＰＭＯＳ７２に供給された電流はコピーされ、モニタした電流分だけ誤差増幅部５０のＰＭＯＳ５１のドレイン電流を吸い込む。

誤差増幅部５０において、基準電圧Ｖｒｅｆと、抵抗８２，８３によって出力電圧Ｖｏｕｔを分圧したフィードバック電圧Ｖｆｂとが等しい状態であるとすると、誤差増幅部５０の差動段を構成するＮＭＯＳ５３とＮＭＯＳ５４のドレイン電流は等しく、その電流は、ＮＭＯＳ５５とＮＭＯＳ６４のドレイン電流の和の１／２になる。従来のようにゲイン調整部７０がない場合は、ＮＭＯＳ５３とＰＭＯＳ５１のドレイン電流、ＮＭＯＳ５４とＰＭＯＳ５２のドレイン電流は等しくなり、バランスしている状態になる。本実施例１のようにゲイン調整部７０を接続すると、ＰＭＯＳ５１のドレイン電流は、ＮＭＯＳ５３とＮＭＯＳ７３のドレイン電流の和になり、ゲイン調整部７０がない場合に比べ、ＰＭＯＳ５１のドレイン電流はＮＭＯＳ７３のドレイン電流分だけ増加する。これにより、誤差増幅部５０の出力インピーダンスが低下し、図３に示すように、誤差増幅部５０のゲインを低下させる共に、誤差増幅部５０のポールを高周波側へ移動させる。

従来のように、負荷電流モニタ部６０のみで構成した場合には、負荷電流が小さい時に、誤差増幅部５０のバイアス電流がほとんど増加しないため、出力部８０のポールの移動量に対し、誤差増幅部５０のポールが移動せず、ある負荷電流範囲で位相余裕が低下する問題があった。これに対し、本実施例１のように、ゲイン調整部７０を付加することにより、誤差増幅部５０のポールを高周波側へ移動させることにより、位相余裕の低下を防ぐことができる。

一般に、誤差増幅部５０のバイアス電流（ＮＭＯＳ５５のドレイン電流）は、消費電流を抑えるためにできるだけ小さくする。負荷電流が小さい時には、負荷電流モニタ部６０によるバイアス電流（ＮＭＯＳ６４のドレイン電流）も小さいため、ゲイン調整部７０のＮＭＯＳ７３による吸い込み電流は小さいが、誤差増幅部５０のバイアス電流に対するＮＭＯＳ７３による吸い込み電流の割合が大きいため、負荷電流が小さい時には、ゲイン調整部７０によるポール移動の効果が大きく現れる。

一方、負荷電流が大きくなると、ゲイン調整部７０によるＮＭＯＳ７３の吸い込み電流量が大きくなるが、負荷電流モニタ部６０によるバイアス電流増加の割合が大きくなるため、負荷電流モニタ部６０によるポール移動の効果が大きく現れる。

本来の負荷電流モニタ部６０の特徴であった、高速応答については、負荷電流が大きく変動した場合には、負荷電流モニタ部６０による誤差増幅部５０のバイアス電流増加が大きいため、図２の回路においてもその特徴はそのまま生かされる。又、ゲイン調整部７０は、負荷電流モニタ部６０と同様に、負荷電流に応じて吸い込み電流を調整する構成であるため、ゲイン調整部７０を付加しても、内部での消費電流は十分に小さくできる。

以上のように、図１の定電圧電源回路において、図２のように抵抗６２を持たない回路構成によれば、ゲイン調整部７０を付加することにより、本来、負荷電流モニタ部６０が持っていた高速応答・低消費電流という特徴を残したまま、負荷電流が小さい時に安定性が劣化するという問題を改善できる。

しかし、負荷電流モニタ部６０は、高速応答、且つ低消費電流という利点がある反面、前述した負荷電流が小さい場合に位相余裕が低下する欠点の他に、起動時に出力電圧のオーバシュート量が大きくなる虞があること、又、過負荷等により出力電圧Ｖｏｕｔがクランプすると、負荷電流モニタ部６０自体での電流消費が大きくなるという問題が依然として残る。

そこで、この点を改善するために、本実施例１では、図１に示すように、負荷電流モニタ部６０に電流制限用の抵抗６２を設けている。この動作２を以下説明する。

（実施例１の動作２）
図１の定電圧電源回路において、起動時や過負荷時には出力用ＰＭＯＳ８１に大きな電流が流れるため、ＰＭＯＳ８１のドレイン電流をコピーする負荷電流モニタ部６０のＰＭＯＳ６１のドレイン電流も大きくなる。しかし、抵抗６２が挿入されているので、ＰＭＯＳ６１のドレイン電流がある電流値以上になった時に、抵抗６２の電圧降下により、ＮＭＯＳ６３のソース・ドレイン間電圧が低くなる。これに伴い、ＮＭＯＳ６４のゲート電圧が低くなるため、ドレイン電流が減少し、誤差増幅部５０のバイアス電流が減少する。

一方、ゲイン調整部７０では、起動時や過負荷時には、ＰＭＯＳ７１，７２のドレイン電流が大きくなり、ＮＭＯＳ７３による吸い込み電流が大きくなる。負荷電流モニタ部６０によるバイアス電流が低下し、ゲイン調整部７０の吸い込み電流が増加すると、ゲイン調整部７０のみが機能することとなり、ゲイン調整部７０による負帰還により出力用ＰＭＯＳ８１のゲート電圧はある一定レベルに固定される。これは、ゲイン調整部７０がリミッタとして動作していることを意味しており、この状態になると、ＰＭＯＳ８１による出力電流が制限されるだけでなく、ゲイン調整部７０での消費電流も制限されることになり、起動時・過負荷時に消費する電流を制限できることになる。

（実施例１の効果）
本実施例１によれば、図１に示す回路構成とすることにより、起動時や過負荷時にゲイン調整部７０をリミッタ回路として動作するようになるため、起動時や過負荷時に内部の消費電流を制限できる。しかも、起動時においては、このリミッタ動作により、起動時の応答を遅くすることとなるため、オーバシュートの発生を抑制できる。

（変形例）
本発明は、上記実施例１に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。

（ａ）実施例１では、ＮＭＯＳトランジスタによる差動段をもつ誤差増幅部５０を使用しているが、いかなる構成の誤差増幅部５０であっても、誤差増幅部５０及び出力トランジスタ（ＰＭＯＳ８１）という回路構成であれば適用可能である。

（ｂ）負荷電流モニタ部６０の抵抗６２の挿入場所は、過負荷状態における負荷電流モニタ部６０の消費電流、あるいは誤差増幅部５０のバイアス電流を制限するものであれば、図１の回路図以外の場所でも可能である。

（ｃ）抵抗６２の代わりに、ＭＯＳトランジスタ等を抵抗として使用することも可能である。

本発明の実施例１における定電圧電源回路を示す回路図である。図１中のＮＭＯＳ６３箇所の回路図である。図２の回路を有する定電圧電源回路において負荷電流が小さい場合の周波数特性を示す図である。従来の定電圧電源回路を示す回路図である。図４の定電圧電源回路における周波数特性を示す図である。従来の他の定電圧電源回路を示す回路図である。図６の定電圧電源回路において負荷電流が大きい場合の周波数特性を示す図である。図６の定電圧電源回路において負荷電流が小さい場合の周波数特性を示す図である。

符号の説明

５０誤差増幅部
６０負荷電流モニタ部
６２抵抗
７０ゲイン調整部
８０出力部

Claims

バイアス電圧によりバイアス電流が流れ、基準電圧と出力端子から出力される出力電圧に対応する第１の電圧との差分を増幅する誤差増幅部と、
前記出力端子と電源ノードとの間に接続され、前記誤差増幅部の出力により制御されて前記出力電圧を一定に制御する出力トランジスタと、
前記出力トランジスタに流れる負荷電流をモニタし、前記負荷電流に応じて前記バイアス電流を増加させる負荷電流モニタ部と、
前記負荷電流をモニタし、前記負荷電流に応じて前記誤差増幅部のゲインを低下させるゲイン調整部と、
前記負荷電流モニタ部内に設けられ、起動時あるいは過負荷時における前記負荷電流モニタ部の消費電流あるいは前記バイアス電流を制限する電流制限抵抗と、
を有することを特徴とする定電圧電源回路。
前記誤差増幅部は、
前記基準電圧及び前記第１の電圧をそれぞれ入力して差動増幅する第１及び第２の入力トランジスタと、
前記バイアス電圧に基づき、前記第１及び第２の入力トランジスタに前記バイアス電流を流す定電流源用の第１のトランジスタと、
を有する差動増幅器により構成されていることを特徴とする請求項１記載の定電圧電源回路。
前記負荷電流モニタ部は、
前記第１のトランジスタに対して並列に接続されたバイアス電流調整用の第２のトランジスタと、
前記出力トランジスタと共にカレントミラー回路を構成して前記負荷電流をモニタする第３のトランジスタと、
前記第３のトランジスタに対して直列に接続され、前記第２のトランジスタと共にカレントミラー回路を構成して、前記第３のトランジスタに流れる電流に対応した電流を、前記第２のトランジスタに流す第４のトランジスタと、
前記第４のトランジスタに対して直列に接続された前記電流制限抵抗と、
を有することを特徴とする請求項２記載の定電圧電源回路。
前記第１の電圧は、前記出力電圧を抵抗で分圧して生成されることを特徴とする請求項１〜３のいずれか１項に記載の定電圧電源回路。
前記出力端子には、安定化用コンデンサが接続されることを特徴とする請求項１〜４のいずれか１項に記載の定電圧電源回路。
前記定電圧電源回路は、半導体集積回路に搭載されていることを特徴とする請求項１〜５のいずれか１項に記載の定電圧電源回路。