JP2011053765A

JP2011053765A - オーバーシュート防止回路

Info

Publication number: JP2011053765A
Application number: JP2009199816A
Authority: JP
Inventors: Yuichi Inagawa; 裕一稲川
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2009-08-31
Filing date: 2009-08-31
Publication date: 2011-03-17

Abstract

【課題】出力電圧のオーバーシュートを防止する。
【解決手段】誤差増幅器Ｑ１，Ｑ４は、基準電圧ＶＲＥＦと、出力端の電圧を比較して、誤差信号を出力する。電流発生トランジスタＱ７は誤差増幅器の出力に応じて動作し、電圧発生抵抗Ｒ３に電流を流す。出力トランジスタＭ１は、電圧発生抵抗Ｒ３での電圧降下に応じた制御電圧を制御端に受け、出力端へ出力電流を供給する。また、防止用トランジスタＭ２は、出力トランジスタＭ１と同一の制御電圧を制御端に受け、オーバーシュート防止用電流を前記電流発生抵抗Ｒ３と前記電流発生トランジスタＱ７の接続部に供給する。
【選択図】図１

Description

本発明は、出力端のオーバーシュートを防止するオーバーシュート防止回路に関する。

従来のドロップ型レギュレータは、出力端電圧を誤差増幅器に負帰還し、誤差増幅器の出力で出力トランジスタを制御して出力端電圧を維持している。

特開２００８−９６８３号公報

ここで、出力端が短絡から復帰した場合などのように、出力端が重負荷から軽負荷に急激に変更された場合、出力端電圧が高くなりすぎるオーバーシュートが発生する場合があった。

本発明は、基準電圧と、出力端の電圧を比較して、誤差信号を出力する誤差増幅器と、この誤差増幅器の出力に応じて動作し、電圧発生抵抗に電流を流す電流発生トランジスタと、前記電圧発生抵抗での電圧降下に応じた制御電圧を制御端に受け、出力端へ出力電流を供給する出力トランジスタと、この出力トランジスタと同一の制御電圧を制御端に受け、オーバーシュート防止用電流を前記電流発生抵抗と前記電流発生トランジスタの接続部に供給する防止用トランジスタと、を有することを特徴とする。

また、前記オーバーシュート防止用トランジスタと制御端が共通接続されてカレントミラーを構成するミラートランジスタと、前記カレントミラーの共通制御端の電圧を保持する保持容量と、を含み、前記ミラートランジスタに流れる電流に基づく電流を前記電流発生抵抗と前記電流発生トランジスタの接続部に供給することが好適である。

また、前記出力トランジスタは、ｐチャネルＭＯＳトランジスタであることが好適である。

本発明によれば、オーバーシュート防止用トランジスタに流れるオーバーシュート防止用電流を出力トランジスタの制御端に供給できるため、出力端から電流が急激に減少した際に出力トランジスタの制御端に接続される容量の放電を早期に行うことで出力電圧のオーバーシュートを防止することができる。

実施形態の全体構成を示す回路図である。

以下、本発明の実施形態について、図面に基づいて説明する。

基準電圧ＶＲＥＦはＮＰＮ型のトランジスタＱ１のベースに供給される。このトランジスタＱ１のコレクタは、エミッタが電源ＶＣＣに接続されたＰＮＰ型のトランジスタＱ２のコレクタに接続されている。このトランジスタＱ２はコレクタ・ベース間が短絡されており、そのベースには、エミッタが電源ＶＣＣに接続されたＰＮＰ型のトランジスタＱ３のベースが接続されている。従って、トランジスタＱ２，Ｑ３はカレントミラーを構成し、同一の電流を流す。トランジスタＱ３のコレクタはＮＰＮ型のトランジスタＱ４のコレクタに接続され、このトランジスタＱ４のエミッタはトランジスタＱ１のエミッタに接続されている。トランジスタＱ１，Ｑ４のエミッタは抵抗Ｒ１を介しグランドＧＮＤに接続されている。

トランジスタＱ３とトランジスタＱ４のコレクタ同士の接続点には、ＮＰＮ型のトランジスタＱ５のベースが接続されている。このトランジスタＱ５は、コレクタ電源ＶＣＣに接続され、エミッタはトランジスタＱ６、抵抗Ｒ２を介しグランドＧＮＤに接続されている。ここでトランジスタＱ６はコレクタ・ベース間が短絡されたＮＰＮ型のトランジスタ（ダイオード）である。

従って、トランジスタＱ１，Ｑ４は、誤差増幅器における一対の差動トランジスタとして動作し、トランジスタＱ５に誤差増幅器における誤差信号（電流）が得られ、この誤差電流に応じた電圧がトランジスタＱ６のエミッタと抵抗Ｒ２の接続点に得られる。

トランジスタＱ６のエミッタと、抵抗Ｒ２の接続点には、ＮＰＮ型のトランジスタＱ７のベースが接続されている。トランジスタＱ７のエミッタはグランドＧＮＤに接続され、コレクタは、抵抗Ｒ３を介し電源ＶＣＣに接続されている。

抵抗Ｒ３とトランジスタＱ７のコレクタの接続点はｐチャネルＭＯＳトランジスタで形成される出力トランジスタＭ１のゲートに接続されている。この出力トランジスタＭ１は、ソースが電源ＶＣＣに接続され、ドレインが出力端に接続されている。

また、出力端は、抵抗Ｒ４，Ｒ５を介し、グランドＧＮＤに接続され、抵抗Ｒ４，Ｒ５の中点がトランジスタＱ４のベースに接続されている。

従って、出力端の電圧が下がると、トランジスタＱ４のベース電圧が下がり、トランジスタＱ４に流れる電流が減少してトランジスタＱ５のベース電流が増加してトランジスタＱ５の電流量が大きくなる。これによって、抵抗Ｒ２に流れる電流も大きくなり、トランジスタＱ７のベース電圧が上昇して、ここに流れる電流が増え、抵抗Ｒ３に流れる電流量が増えるので、トランジスタＭ１のゲート電圧が低くなる。このため、出力トランジスタＭ１に流れる出力電流が増加して、出力端の電圧が引き戻される。

出力端の電圧が上がると、トランジスタＱ４のベース電圧が上がり、トランジスタＱ４に流れる電流が増加してトランジスタＱ５のベース電流が減少してトランジスタＱ５の電流量が小さくなる。これによって、抵抗Ｒ２に流れる電流も小さくなり、トランジスタＱ７のベース電圧が下降して、ここに流れる電流が減り、抵抗Ｒ３に流れる電流量が減るので、トランジスタＭ１のゲート電圧が高くなる。このため、出力トランジスタＭ１に流れる出力電流が減少して、出力端の電圧が引き戻される。

このように、トランジスタＱ１，Ｑ２を含む誤差増幅器に出力端の電圧（実際には分圧された電圧）が負帰還されるため、出力端の電圧が分圧された電圧が基準電圧ＶＲＥＦに揃うように、出力端の電圧が維持される。

また、本実施形態においては、抵抗Ｒ２とトランジスタＱ７のコレクタの接続点がｐチャネルのＭＯＳトランジスタで形成されるオーバーシュート防止用トランジスタＭ２のゲートにも接続されている。このトランジスタＭ２のソースは電源ＶＣＣに接続されており、トランジスタＭ２はトランジスタＭ１とカレントミラーとして動作する。ここで、トランジスタＭ２は、トランジスタＭ１に比べ十分小さいものとする（例えば、数１０００分の１）。従って、トランジスタＭ２に流れる電流は小さい。

トランジスタＭ２のドレインは、ｎチャネルＭＯＳトランジスタＭ３のドレインに接続されている。このトランジスタＭ３はドレイン・ゲート間が短絡され，ソースはグランドＧＮＤに接続されている。また、トランジスタＭ３のドレインおよびゲートは、保持容量Ｃ１を介しグランドＧＮＤに接続されている。

また、トランジスタＭ３のゲートには、ソースがグランドＧＮＤに接続されたｎチャネルＭＯＳトランジスタＭ４のゲートが接続されており、トランジスタＭ３，Ｍ４はカレントミラーを構成している。トランジスタＭ４のドレインには、ドレイン・ゲート間が短絡されソースが電源ＶＣＣに接続されたｐチャネルＭＯＳトランジスタＭ５のドレインが接続されており、このトランジスタＭ５のソースは電源ＶＣＣに接続されている。従って、トランジスタＭ５，Ｍ６もカレントミラーを構成している。そして、トランジスタＭ６のドレインは、トランジスタＱ７のコレクタと抵抗Ｒ３の接続点に接続されている。

従って、トランジスタＭ２に流れる電流と同一の電流が、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６に流れ、トランジスタＱ７のコレクタ電流に上乗せされる。なお、誤差増幅器は、トランジスタＱ７にトランジスタＭ２の電流が流れることを前提として、出力端の電圧を維持するように動作することになる。

このような回路において、出力端に接続されている負荷が急激に小さくなった（短絡状態が解消された）場合には、出力端の電圧が上昇する。これによって、トランジスタＱ７はオフ方向に動作し、ここに流れる電流が減少し、出力トランジスタＭ１のゲート電圧が上昇し、出電流が減少して出力端の電圧を下げる。しかし、トランジスタＭ１のゲートと電源ＶＣＣとの間にはトランジスタＭ１のゲート・ソース間容量Ｃｇｓが必然的に存在する。従って、トランジスタＱ７の電流量が減ってもこの容量Ｃｇｓの充電電圧によってトランジスタＭ１のゲートの電圧上昇が遅くなり、出力端のオーバーシュートが発生する。ここで、抵抗Ｒ３の抵抗値を小さくすることで容量Ｃｇｓの放電を促進することもできる。しかし、抵抗Ｒ３の抵抗値を小さくすると、通常動作時において抵抗Ｒ３を介し、グランドに流れる電流量が大きくなり消費電力が大きくなってしまうという問題がある。

本実施形態では、トランジスタＭ６からの電流をトランジスタＱ７に供給している。このため、トランジスタＱ７が急激にオフ方向に変化すると、トランジスタＭ６に流れている電流がトランジスタＱ７に流れられなくなり、従ってその電流が容量Ｃｇｓの放電に利用される。従って、出力端の電圧が早期に下降してオーバーシュートの発生を防止することができる。

特に、本実施形態では、トランジスタＭ３と並列して、保持容量Ｃ１が配置されている。従って、トランジスタＭ２の電流量が急激に減少した場合に、保持容量Ｃ１が保持している電荷によってトランジスタＭ３，Ｍ４の電流量の減少が抑制される。これによって、容量Ｃｇｓの放電のための電流を十分なものとすることができ、より効果的な出力端電圧のオーバーシュート防止を図ることができる。

また、上述のような効果は、保持容量Ｃ１を設けなくても得られる。この場合、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６も削除し、トランジスタＭ２から電流を直接トランジスタＱ７のコレクタに供給すればよい。

なお、出力トランジスタＭ１がＭＯＳトランジスタでない場合においても出力トランジスタの制御端と電源との間に容量が存在する場合には、本実施形態の構成を好適に採用することができる。また、出力トランジスタがＮ型であっても適用することができる。

Ｍ１〜Ｍ６ＭＯＳトランジスタ、Ｑ１〜Ｑ７トランジスタ、Ｒ１〜Ｒ５抵抗。

Claims

基準電圧と、出力端の電圧を比較して、誤差信号を出力する誤差増幅器と、
この誤差増幅器の出力に応じて動作し、電圧発生抵抗に電流を流す電流発生トランジスタと、
前記電圧発生抵抗での電圧降下に応じた制御電圧を制御端に受け、出力端へ出力電流を供給する出力トランジスタと、
この出力トランジスタと同一の制御電圧を制御端に受け、オーバーシュート防止用電流を前記電流発生抵抗と前記電流発生トランジスタの接続部に供給する防止用トランジスタと、
を有することを特徴とするオーバーシュート防止回路。
請求項１に記載のオーバーシュート防止回路において、
前記オーバーシュート防止用トランジスタと制御端が共通接続されてカレントミラーを構成するミラートランジスタと、
前記カレントミラーの共通制御端の電圧を保持する保持容量と、
を含み、
前記ミラートランジスタに流れる電流に基づく電流を前記電流発生抵抗と前記電流発生トランジスタの接続部に供給することを特徴とするオーバーシュート防止回路。
請求項１または２に記載のオーバーシュート防止回路において、
前記出力トランジスタは、ｐチャネルＭＯＳトランジスタであることを特徴とするオーバーシュート防止回路。