JP2006318326A - 電源回路 - Google Patents

Abstract

【課題】電源回路において簡単な回路構成でフォールドバック形の電流制限を行うことが可能な技術を提供する。
【解決手段】定電圧出力回路１は入力電圧ＶＢに基づいて出力電圧Ｖｃｃを出力し、出力電流Ｉｃｃを制御することが可能である。過電流制限回路２は出力電流Ｉｃｃが大きくなると小さくなる電圧Ｖ２と基準電圧Ｖｒｅｆ２とを比較し、その比較結果に基づいて定電圧出力回路１の出力電流Ｉｃｃに対する制御を制御する。短絡電流制限回路３は出力電圧Ｖｃｃの低下に伴って電圧Ｖ２を小さくなる方向に変化させる。定電圧出力回路１及び過電流制限回路２は、電圧Ｖ２が低下して基準電圧Ｖｒｅｆ２との間の電圧差が大きくなると、出力電流Ｉｃｃを低減して電圧Ｖ２を基準電圧Ｖｒｅｆ２に近づける制御を行う電流制御ループＩＲ２を構成している。
【選択図】図１

Description

本発明は、入力電圧に基づいて出力電圧を出力する電源回路に関する。

従来から、入力電圧に基づいて一定の出力電圧を出力することが可能な安定化電源回路に関して様々な技術が提案されている。例えば、特許文献１，２及び非特許文献１，２では、安定化電源回路の出力が接地電圧に短絡した際の当該回路内での発熱を防止するために、出力電圧の低下に伴って出力電流を低減して制限する、フォールドバック形の電流制限を行う技術が開示されている。

特開２００２−１６９６１８号公報 特開平７−１８２０５５号公報 株式会社ルネサステクノロジ、「ルネサス標準リニアＩＣ総合カタログ」、２００４年、ｐ．５９ National Semiconductor,"Linear and Switching Voltage Regulator Fundamentals", Application Note, p.16

さて、従来の安定化電源回路においては、簡単な回路構成でフォールドバック形の電流制限を行うことが困難であった。

そこで、本発明は上述の問題に鑑みて成されたものであり、電源回路において、簡単な回路構成でフォールドバック形の電流制限を行うことが可能な技術を提供することを目的とする。

この発明の電源回路は、入力電圧に基づいて第１の電圧を出力するとともに、出力電流を制御することが可能な電圧出力回路と、前記出力電流に応じて変化し、前記出力電流が大きくなると第１の方向に変化する第２の電圧と基準電圧とを比較し、その比較結果に基づいて前記電圧出力回路の前記出力電流に対する制御を制御する第１の回路と、前記第１の電圧の低下に伴って、前記第１の方向に前記第２の電圧を変化させる第２の回路とを備え、前記電圧出力回路と前記第１の回路とは、前記第２の電圧が前記第１の方向に変化して前記第２の電圧と前記基準電圧との間の電圧差が大きくなると、前記出力電流を低減して前記第２の電圧を前記基準電圧に近づける制御を行う電流制御ループを構成している。

この発明の電源回路によれば、出力電流が大きくなり第２の電圧が変化して当該第２の電圧と基準電圧との間の電圧差が大きくなると、電流制御ループの働きにより、出力電流を低減して第２の電圧を基準電圧に近づける制御が行われる。従って、本電源回路に過電流が流れることを防止できる。

更に、本発明では、第１の電圧の低下に伴って第１の方向に第２の電圧が変化する。したがって、電圧出力回路の出力が接地電圧に短絡して第１の電圧が低下し、第２の電圧が第１の方向に変化して第２の電圧と基準電圧との間の電圧差が大きくなると、電流制御ループの働きによって出力電流が低減して、第２の電圧が基準電圧に近づくようになる。そして、更に第１の電圧が低下して第２の電圧が第１の方向に変化し、第２の電圧と基準電圧との間の電圧差が大きくなると、同様に電流制御ループの働きによって出力電流は更に減少する。したがって、本発明では、電圧出力回路の出力が接地電圧に短絡して第１の電圧が低下すると、その低下に伴って出力電流は低減し、フォールドバック形の電流制限が実行される。よって、本電源回路での消費電力を低減でき、発熱による本電源回路の誤動作を抑制できる。

更に、過電流を抑制することが可能な電流制御ループを利用して、第１の電圧の低下に伴って出力電流を低減させているため、簡単な回路構成でフォールドバック形の電流制限を行うことができる。

実施の形態１．
図１は本発明の実施の形態１に係る安定化電源回路の回路構成を示す図である。本実施の形態１に係る安定化電源回路は、フォールドバック形の電流制限を行うことが可能である。つまり、本実施の形態１に係る安定化電源回路では、出力が接地電圧に短絡した際には、出力電圧の低下に伴って出力電流が低減して制限される。

図１に示されるように、本実施の形態１に係る安定化電源回路は、定電圧出力回路１と、過電流時において定電圧出力回路１の出力電流Ｉｃｃを制限する過電流制限回路２と、定電圧出力回路１の出力が接地電圧ＧＮＤに短絡した際に出力電流Ｉｃｃを制限する短絡電流制限回路３と、出力コンデンサＣ１とを備えている。本実施の形態１に係る安定化電源回路の構成素子のうち、出力コンデンサＣ１と、後述する抵抗素子Ｒ１及び出力制御トランジスタＱ１以外については、一つのパッケージＰＫＧ内に収められている。このパッケージＰＫＧには、部分的に露出するように入力端子ＩＮ１〜ＩＮ３及び出力端子ＯＵＴが設けられている。

定電圧出力回路１は、入力電圧ＶＢに基づいて一定の出力電圧Ｖｃｃを出力することが可能であるとともに、出力電流Ｉｃｃを制御することが可能である。入力電圧ＶＢは例えば７Ｖであって、出力電圧Ｖｃｃは例えばそれよりも低い５Ｖである。定電圧出力回路１は、誤差増幅器Ａ１と、ｐｎｐ形のバイポーラトランジスタである出力制御トランジスタＱ１と、抵抗素子Ｒ２〜Ｒ４と、基準電圧発生回路ＲＶＣとを備えている。

誤差増幅器Ａ１はプラス入力端子とマイナス入力端子から成る差動入力端子を備えており、入力された２つの信号の差に基づいて出力制御トランジスタＱ１のベース電流を制御する。誤差増幅器Ａ１は、プラス入力端子に入力される電圧がマイナス入力端子に入力される電圧よりも大きくなると、電流を引き込む量を低減して、出力制御トランジスタＱ１のベース電流を低減させる。一方、プラス入力端子の電圧がマイナス入力端子の電圧よりも小さくなると、誤差増幅器Ａ１は電流を引き込む量を増加させて、出力制御トランジスタＱ１のベース電流を増加させる。基準電圧発生回路ＲＶＣは、バンドギャップ電圧を利用して一定電圧を出力するバンドギャップリファレンス回路であって、例えば約１．２Ｖの基準電圧Ｖｒｅｆ１を出力する。

抵抗素子Ｒ２の一端は抵抗素子Ｒ３の一端に接続されており、当該抵抗素子Ｒ２の他端は入力端子ＩＮ３を介してパッケージＰＫＧの外に位置する出力制御トランジスタＱ１のコレクタと接続されている。抵抗素子Ｒ４の一端は抵抗素子Ｒ３の他端と接続されており、当該抵抗素子Ｒ４の他端には接地電圧ＧＮＤが接続される。

誤差増幅器Ａ１のプラス入力端子には、抵抗素子Ｒ３，Ｒ４の接続点の電圧Ｖ１が入力され、そのマイナス入力端子には、基準電圧発生回路ＲＶＣからの基準電圧Ｖｒｅｆ１が入力される。誤差増幅器Ａ１の出力は、出力端子ＯＵＴを介して出力制御トランジスタＱ１のベースと接続されている。出力制御トランジスタＱ１のエミッタは、過電流制限回路２が有する後述の抵抗素子Ｒ１を介して入力電圧ＶＢに接続されている。

本実施の形態１に係る定電圧出力回路１は、出力制御トランジスタＱ１のコレクタ電圧を出力電圧Ｖｃｃとして出力し、当該出力電圧Ｖｃｃが外部負荷に供給される。そして、出力制御トランジスタＱ１のコレクタ電流が出力電流Ｉｃｃとなり、当該出力電流Ｉｃｃが外部負荷に供給される。

以上の構成を成す定電圧出力回路１では、外部負荷が重くなり出力電圧Ｖｃｃが低下し、抵抗素子Ｒ３，Ｒ４の接続点の電圧Ｖ１が基準電圧Ｖｒｅｆ１よりも低下すると、誤差増幅器Ａ１は電流引き込み量を増加させて、出力制御トランジスタＱ１のベース電流を増加させる。これにより、出力制御トランジスタＱ１のコレクタ電流が増加して出力電流Ｉｃｃが増加し、低下した出力電圧Ｖｃｃが上昇する。一方、外部負荷が軽くなり出力電圧Ｖｃｃが上昇し、電圧Ｖ１が基準電圧Ｖｒｅｆ１よりも大きくなると、誤差増幅器Ａ１は電流引き込み量を低減させて、出力制御トランジスタＱ１のベース電流を低減させる。これにより、出力制御トランジスタＱ１のコレクタ電流が低減して出力電流Ｉｃｃが低減し、上昇した出力電圧Ｖｃｃが低下する。このようにして、外部負荷が変動した場合であっても出力電圧Ｖｃｃは一定電圧を保持する。

以上のように、本定電圧出力回路１では、出力電圧Ｖｃｃが一定となるように出力電流Ｉｃｃを制御する電流制御ループＩＲ１が構成されている。そして、この電流制御ループＩＲ１は、電圧Ｖ１が基準電圧Ｖｒｅｆ１と一致するように動作する。したがって、出力電圧Ｖｃｃは以下の式（１）で表される。

出力コンデンサＣ１の一端は、出力制御トランジスタＱ１のコレクタと接続されており、その他端には接地電圧ＧＮＤが入力される。したがって、出力電圧Ｖｃｃに含まれるノイズ成分は出力コンデンサＣ１によって除去される。

過電流制限回路２は、比較器Ａ２と、抵抗素子Ｒ１，Ｒ５，Ｒ６と、定電流回路Ｊ１，Ｊ２とを備えている。比較器Ａ２は、オープンコレクタ出力のコンパレータであって、プラス入力端子及びマイナス入力端子を備えている。比較器Ａ２は、プラス入力端子に入力される信号がマイナス入力端子に入力される信号よりも小さい場合には、誤差増幅器Ａ１の電流引き込み量を低減する。これにより、出力制御トランジスタＱ１のベース電流が低減し、出力電流Ｉｃｃが低減する。一方、プラス入力端子の信号がマイナス入力端子の信号よりも大きい場合には、比較器Ａ２の出力はハイインピーダンス状態となり、誤差増幅器Ａ１の電流引き込み量は比較器Ａ２によっては制御されない。このように、比較器Ａ２は、入力される２つの信号を比較し、その比較結果に基づいて、定電圧出力回路１における出力電流Ｉｃｃに対する制御を制御する。

定電流回路Ｊ１，Ｊ２はそれぞれ定電流Ｉ１，Ｉ２を流す回路であって、カレントミラー回路等で構成されている。抵抗素子Ｒ５の一端は入力端子ＩＮ２を介して抵抗素子Ｒ１の一端及び出力制御トランジスタＱ１のエミッタに接続されており、当該抵抗素子Ｒ５の他端は比較器Ａ２のプラス入力端子に接続されている。定電流回路Ｊ１は抵抗素子Ｒ５の他端と接地電圧ＧＮＤとの間に挿入されている。抵抗素子Ｒ６の一端は入力端子ＩＮ１を介して抵抗素子Ｒ１の他端と入力電圧ＶＢに接続されており、当該抵抗素子Ｒ６の他端は比較器Ａ２のマイナス入力端子に接続されている。そして、定電流回路Ｊ２は抵抗素子Ｒ６の他端と接地電圧ＧＮＤとの間に挿入されている。

本実施の形態１に係る過電流制限回路２では、定電流回路Ｊ２の働きによって抵抗素子Ｒ６には定電流Ｉ２が流れる。そのため、抵抗素子Ｒ６では定電流Ｉ２による電圧降下が生じて、抵抗素子Ｒ６と比較器Ａ２のマイナス入力端子との接続点には、以下の式（２）で表される一定の基準電圧Ｖｒｅｆ２が発生する。そして、この基準電圧Ｖｒｅｆ２が基準電気信号として比較器Ａ２のマイナス入力端子に入力される。

一方、抵抗素子Ｒ５においては、定電流回路Ｊ１の働きによって定電流Ｉ１が流れる。そのため、抵抗素子Ｒ５では定電流Ｉ１による電圧降下を生じる。その結果、抵抗素子Ｒ５と比較器Ａ２のプラス入力端子との接続点には、入力端子ＩＮ２の電圧Ｖ４から（Ｒ５×Ｉ１）を差し引いた値となる電圧Ｖ２が発生する。

ここで、出力制御トランジスタＱ１ではコレクタ電流とエミッタ電流とがほぼ同一であり、更に当該コレクタ電流と定電圧出力回路１の出力電流Ｉｃｃとは同一であるため、抵抗素子Ｒ１には出力電流Ｉｃｃとほぼ同じ値の電流が流れる。また、抵抗素子Ｒ１には定電流Ｉ１も流れる。したがって、入力端子ＩＮ２の電圧Ｖ４は、入力電圧ＶＢから（Ｒ１×（Ｉｃｃ＋Ｉ１））を差し引いた値とほぼ同じ値となる。よって、電圧Ｖ２、つまり比較器Ａ２のプラス入力端子に入力される信号を以下の式（３）で表すことができる。

ただし、後述の説明から明らかになるように、電圧Ｖ２が上記式（３）で表されるのは、短絡電流制限回路３が備える後述のＰＭＯＳトランジスタＰ１が完全にオフ状態の場合であって、当該ＰＭＯＳトランジスタＰ１に電流が流れない場合である。

このように、比較器Ａ２においては、プラス入力端子には電圧Ｖ２が入力され、マイナス入力端子には基準電圧Ｖｒｅｆ２が入力される。そして、比較器Ａ２はこれらの電圧を比較して、その比較結果に基づいて定電圧出力回路１の出力電流Ｉｃｃに対する制御を制御する。

短絡電流制限回路３は、抵抗素子Ｒ７と、ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１，Ｎ２とを備えている。ＰＭＯＳトランジスタＰ１のソースには抵抗素子７を介して入力電圧ＶＢが接続されており、そのゲートには、定電圧出力回路１における抵抗素子Ｒ２，Ｒ３の接続点の電圧Ｖ３が入力される。ＮＭＯＳトランジスタＮ１，Ｎ２はカレントミラー回路を構成しており、それらのゲートは互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１ではドレインとゲートとが互いに接続されており、ＮＭＯＳトランジスタＮ１，Ｎ２のそれぞれのソースには接地電圧ＧＮＤが接続される。そして、ＮＭＯＳトランジスタＮ２のドレインは過電流制限回路２における比較器Ａ２のプラス入力端子に接続されている。

このような構成を成す短絡電流制限回路３では、ＰＭＯＳトランジスタＰ１の電流端子間、つまりＰＭＯＳトランジスタＰ１のソースとドレイン間に電流Ｉ３が流れると、ＮＭＯＳトランジスタＮ１，Ｎ２で構成されるカレントミラー回路の働きによって、過電流制限回路２の抵抗素子Ｒ５にも電流Ｉ３が流れる。したがって、ＰＭＯＳトランジスタＰ１に電流Ｉ３が流れる際の電圧Ｖ２は以下の式（４）で表される。

上記式（４）に示されるように、比較器Ａ２のプラス入力端子に入力される電圧Ｖ２は、電流Ｉ３が大きくなると小さくなる。また、電圧Ｖ３は出力電圧Ｖｃｃが小さくなると小さくなり、当該電圧Ｖ３が小さくなると、ＰＭＯＳトランジスタＰ１のソースに印加される入力電圧ＶＢとＰＭＯＳトランジスタＰ１のゲート電圧との電圧差が大きくなるため、電流Ｉ３は出力電圧Ｖｃｃの低下に伴って大きくなる。したがって電圧Ｖ２は、出力電流Ｉｃｃに応じて変化するとともに、出力電圧Ｖｃｃにも応じて変化する。

このように、本短絡電流制限回路３は、ＰＭＯＳトランジスタＰ１に電流Ｉ３を流すことによって電圧Ｖ２を変化させている。そして、定電圧出力回路１の出力が接地されて出力電圧Ｖｃｃが低下する際には、本短絡電流制限回路３は、その低下に伴って電圧Ｖ２を小さくなる方向に、つまり出力電流Ｉｃｃが大きくなると変化する方向に変化させる。

次に、本実施の形態１に係る安定化電源回路の過電流制限動作について説明する。本実施の形態１に係る安定化電源回路は、制限電流値Ｉｒよりも大きくならないように出力電流Ｉｃｃを制限することができる。

出力電流Ｉｃｃが制限電流値Ｉｒよりも小さい場合には、電圧Ｖ２が基準電圧Ｖｒｅｆ２よりも大きくなるように抵抗素子Ｒ１，Ｒ５，Ｒ６及び定電流Ｉ１，Ｉ２の値が設定されている。したがって、この場合には比較器Ａ２の出力はハイインピーダンス状態となり、定電圧出力回路１の誤差増幅器Ａ１は比較器Ａ２によって制御されない。

外部負荷の変動により出力電流Ｉｃｃが大きくなると、入力端子ＩＮ２の電圧Ｖ４が小さくなり電圧Ｖ２も小さくなる。出力電流Ｉｃｃが大きくなり制限電流値Ｉｒと一致すると、電圧Ｖ２と基準電圧Ｖｒｅｆ２とが一致するようになる。そして、出力電流Ｉｃｃが制限電流値Ｉｒよりも大きくなると、電圧Ｖ２が基準電圧Ｖｒｅｆ２よりも小さくなって電圧Ｖ２と基準電圧Ｖｒｅｆ２との電圧差が大きくなり、比較器Ａ２は誤差増幅器Ａ１における電流引き込み量を低減する。そうすると、出力制御トランジスタＱ１のベース電流が低減し、そのコレクタ電流が低減して出力電流Ｉｃｃが低減する。その結果、電圧Ｖ２が上昇して、電圧Ｖ２が基準電圧Ｖｒｅｆ２に近づくようになる。比較器Ａ２は、入力信号の微小な信号差であっても誤差増幅器Ａ１の電流吸い込み量を十分に低減することができるため、出力電流Ｉｃｃが制限電流値Ｉｒよりも大きくなると、過電流制限回路２と定電圧出力回路１とは共同して、電圧Ｖ２を基準電圧Ｖｒｅｆ２に近づけて一致させるような制御動作を行い、その結果、出力電流Ｉｃｃが制限電流値Ｉｒよりも大きくならないように制限される。

このように、定電圧出力回路１と過電流制限回路２とは、電圧Ｖ２が低下して当該電圧Ｖ２と基準電圧Ｖｒｅｆ２との間の電圧差が大きくなると、出力電流Ｉｃｃを低減して電圧Ｖ２を基準電圧Ｖｒｅｆ２に近づける制御を行う電流制御ループＩＲ２を構成している。そして、この電流制御ループＩＲ２の働きにより、出力電流Ｉｃｃは制限電流値Ｉｒ以下となるように制限され、本安定化電源回路に過電流が流れることを防止できる。これにより、出力制御トランジスタＱ１に非常に大きな電流が流れて当該出力制御トランジスタＱ１が破損することを防止できる。

本安定化電源回路では、過電流制御動作が行われている状態において、つまり出力制御トランジスタＱ１に比較的大きな電流が流れている状態において、定電圧出力回路１の出力が接地電圧に短絡して出力電圧Ｖｃｃが強制的に低下させられると、短絡電流制限回路２が機能しない場合、出力制御トランジスタＱ１のエミッタとコレクタ間には高電圧が印加され、当該出力制御トランジスタＱ１での電力損失が大きくなる。その結果、出力制御トランジスタＱ１が発熱して破壊してしまうことがある。そこで、本実施の形態１では、出力電圧Ｖｃｃの低下に伴って出力電流Ｉｃｃを低減させて制限し、それによって、出力短絡時の出力制御トランジスタＱ１での電力損失を低減し、当該出力制御トランジスタＱ１の破壊を防止している。以下に、この場合における本安定化電源回路の動作について説明する。

定電圧出力回路１の出力が接地電圧に短絡しておらず、当該定電圧出力回路１が通常動作をしている場合には、当該ＰＭＯＳトランジスタＰ１が完全にオフ状態になるように、当該ＰＭＯＳトランジスタＰ１のしきい値電圧及び抵抗素子Ｒ２〜Ｒ４の値は設定されている。したがって、この場合には抵抗素子Ｒ５には電流Ｉ３は流れない。

定電圧出力回路１の出力が接地電圧に短絡し、出力電圧Ｖｃｃが低下すると電圧Ｖ３も低下する。出力電圧Ｖｃｃが所定電圧よりも小さくなり、入力電圧ＶＢと電圧Ｖ３との電圧差がＰＭＯＳトランジスタＰ１のしきい値電圧よりも大きくなると、ＰＭＯＳトランジスタＰ１には電流Ｉ３が流れ始める。その結果、過電流制限回路２の抵抗素子Ｒ５には電流Ｉ３が流れ、電圧Ｖ２が低下する。上述のように、電流制御ループＩＲ２が動作している状態では電圧Ｖ２と基準電圧Ｖｒｅｆ２とは一致していることから、電圧Ｖ２が低下すると、電圧Ｖ２と基準電圧Ｖｒｅｆ２との間の電圧差が大きくなる。そうすると、比較器Ａ２は、誤差増幅器Ａ１の電流引き込み量を低減する。その結果、出力制御トランジスタＱ１のベース電流が低減し、そのコレクタ電流が低減して出力電流Ｉｃｃが低減する。そして、電流制御ループＩＲ２の働きにより、電圧Ｖ２と基準電圧Ｖｒｅｆ２とが一致するようになる。

出力電圧Ｖｃｃが更に低下すると、電圧Ｖ３も更に低下して電流Ｉ３が更に大きくなる。そうすると、電圧Ｖ２が低下して電圧Ｖ２と基準電圧Ｖｒｅｆ２との間の電圧差が再度大きくなる。そうすると、比較器Ａ２は誤差増幅器Ａ１の電流引き込み量を低減する。その結果、出力制御トランジスタＱ１のベース電流が更に減少し、出力電流Ｉｃｃが更に低減する。

このように、本実施の形態１では、電流制御ループＩＲ２と短絡電流制限回路３との働きによって、出力電圧Ｖｃｃが所定電圧よりも低下すると、それに伴って出力電流Ｉｃｃが低減する。図２は本実施の形態１に係る安定化電源回路の出力特性を示す図であって、出力電圧Ｖｃｃと出力電流Ｉｃｃとの関係を示している。図２に示されるように、通常動作であって、出力電圧Ｖｃｃが一定値を示す場合には、出力電流Ｉｃｃは制限電流値Ｉｒ以下に制限される。そして、定電圧出力回路１の出力が接地電圧に短絡し出力電圧Ｖｃｃが強制的に低下させられると、その低下に伴って出力電流Ｉｃｃは低減する。

一方、本実施の形態１に係る安定化電源回路とは異なり、垂下形の電流制限を行う安定化電源回路においては、図３に示されるように、出力電圧Ｖｃｃが低下しても出力電流Ｉｃｃは変化しないことから、出力制御トランジスタＱ１では大きな電力損失を生じ、発熱により出力制御トランジスタＱ１が破壊することがある。

以上のように、本実施の形態１に係る安定化電源回路では、出力電流Ｉｃｃが大きくなり電圧Ｖ２が変化して当該電圧Ｖ２と基準電圧Ｖｒｅｆ２との間の電圧差が大きくなると、電流制御ループＩＲ２の働きにより、出力電流Ｉｃｃを低減して電圧Ｖ２を基準電圧Ｖｒｅｆ２に近づける制御が行われる。従って、本安定化電源回路に過電流が流れることを防止できる。

更に、定電圧出力回路１の出力が接地電圧に短絡して出力電圧Ｖｃｃが低下すると、その低下に伴って出力電流Ｉｃｃは低減し、フォールドバック形の電流制限が実行される。したがって、本実施の形態１に係る安定化電源回路での消費電力を低減でき、発熱による本安定化電源回路の誤動作を抑制できる。

更に、過電流を抑制することが可能な電流制御ループＩＲ２を利用して、出力電圧Ｖｃｃの低下に伴って出力電流Ｉｃｃを低減させているため、本実施の形態１のように簡単な回路構成でフォールドバック形の電流制限を行うことができる。

なお本実施の形態１では、短絡電流制限回路３のカレントミラー回路をＭＯＳトランジスタで構成したが、図４に示されるように、ＮＭＯＳトランジスタＮ１の代わりにｎｐｎ形のバイポーラトランジスタＮ１１を採用し、ＮＭＯＳトランジスタＮ２の代わりにｎｐｎ形のバイポーラトランジスタＮ１２を採用することによって、当該カレントミラー回路をバイポーラトランジスタで構成しても良い。

また本実施の形態１では、ＮＭＯＳトランジスタＮ１，Ｎ２で構成されたカレントミラー回路を過電流制限回路２に接続することによって電流Ｉ３を抵抗素子Ｒ５に流していたが、その代わりに、ＰＭＯＳトランジスタで構成されたカレントミラー回路を過電流制限回路２に接続することによって抵抗素子Ｒ５に電流Ｉ３を流しても良い。図５はこの場合における本安定化電源回路の回路構成を示す図である。図５に示される短絡電流制限回路３には、カレントミラー回路を構成するＰＭＯＳトランジスタＰ２，Ｐ３が更に設けられている。ＰＭＯＳトランジスタＰ２，Ｐ３のゲートは互いに接続されており、それらのソースはともに入力端子ＩＮ１を介して入力電圧ＶＢに接続されている。ＰＭＯＳトランジスタＰ２ではドレイン及びゲートが互いに接続されており、それらはＮＭＯＳトランジスタＮ２のドレインと接続されている。そして、ＰＭＯＳトランジスタＰ３のドレインは、抵抗素子Ｒ５の一端と入力端子ＩＮ２とに接続されている。その他の回路構成は、図１に示される回路構成と同じである。

出力電圧Ｖｃｃが所定電圧よりも低下し、ＰＭＯＳトランジスタＰ１に電流Ｉ３が流れると、ＮＭＯＳトランジスタＮ１，Ｎ２で構成されているカレントミラー回路の働きにより、ＰＭＯＳトランジスタＰ２にも電流Ｉ３が流れる。そして、ＰＭＯＳトランジスタＰ２，Ｐ３で構成されるカレントミラー回路の働きにより、抵抗素子Ｒ５にも電流Ｉ３が流れる。その結果、図１に示される回路と同様に、電圧Ｖ２が低下して上述の電流制御ループＩＲ２の働きにより出力電流Ｉｃｃが低減される。よって、図５に示される回路構成であっても、同様の効果を得ることができる。

また、図５に示される回路では、過電流制限回路２に接続されるカレントミラー回路をＭＯＳトランジスタで構成していたが、図６に示されるように、ＰＭＯＳトランジスタＰ２の代わりにｐｎｐ形のバイポーラトランジスタＰ１２を採用し、ＰＭＯＳトランジスタＰ３の代わりにｐｎｐ形のバイポーラトランジスタＰ１３を採用することによって、当該カレントミラー回路をバイポーラトランジスタで構成しても良い。

実施の形態２．
上述の実施の形態１に係る安定化電源回路では、ＰＭＯＳトランジスタＰ１のソースには抵抗素子Ｒ７を介して入力電圧ＶＢが印加されている。したがって、入力電圧ＶＢを大きくすると、ＰＭＯＳトランジスタＰ１ではソース電圧とゲート電圧との電圧差が大きくなるため、入力電圧ＶＢの供給時にＰＭＯＳトランジスタＰ１がオン状態となり、当該ＰＭＯＳトランジスタＰ１に電流Ｉ３が流れることがある。その結果、電圧Ｖ２が基準電圧Ｖｒｅｆ２よりも低下して、上記の電流制御ループＩＲ２の働きにより、出力電流Ｉｃｃが低減して、出力電圧Ｖｃｃが本来の一定電圧まで上昇しないことがある。そのために、外部負荷に十分な電力を供給できない問題が生じることがある。

そこで、本実施の形態２では、入力電圧ＶＢを大きくした場合であっても、外部負荷に十分な電力を供給することが可能な安定化電源回路を提供する。

図７は本発明の実施の形態２に係る安定化電源回路の回路構成を示す図である。本実施の形態２に係る安定化電源回路は、実施の形態１に係る安定化電源回路において、短絡電流制限回路３にツェナーダイオードＤ１を更に設けたものである。図７に示されるように、抵抗素子Ｒ７の一端には入力電圧ＶＢが接続されており、当該抵抗素子Ｒ７の他端にはツェナーダイオードＤ１のカソードが接続されている。そして、ツェナーダイオードＤ１のアノードにはＰＭＯＳトランジスタＰ１のソースが接続されている。その他の回路構成については実施の形態１に係る安定化電源回路と同様であるため、その説明は省略する。

このように、本実施の形態２に係る安定化電源回路では、ＰＭＯＳトランジスタＰ１のソースはツェナーダイオードＤ１を介して入力電圧ＶＢと接続されているため、ツェナーダイオードＤ１のツェナー電圧を調整することによって、ＰＭＯＳトランジスタＰ１のソース電圧を調整することができる。したがって、入力電圧ＶＢの大きさに応じてツェナーダイオードＤ１のツェナー電圧を調整することによって、ＰＭＯＳトランジスタＰ１では、ソース電圧と電圧Ｖ３との電圧差をしきい値電圧よりも小さくすることができ、入力電圧ＶＢの供給時にＰＭＯＳトランジスタＰ１がオン状態となることを防止できる。

例えば、入力電圧ＶＢ、電圧Ｖ３及びＰＭＯＳトランジスタＰ１のしきい値電圧がそれぞれ８Ｖ、４．５Ｖ及び１Ｖとすると、ツェナーダイオードＤ１のツェナー電圧を３．５Ｖに設定することによって、ＰＭＯＳトランジスタＰ１のソース電圧と電圧Ｖ３との電圧差は０Ｖ（＝８Ｖ−３．５Ｖ−４．５Ｖ）となり、当該電圧差をＰＭＯＳトランジスタＰ１のしきい値電圧（１Ｖ）よりも小さくすることができる。したがって、入力電圧ＶＢの供給時に、ＰＭＯＳトランジスタＰ１がオン状態となることを防止できる。よって、入力電圧ＶＢを大きくした場合であっても、当該入力電圧ＶＢの大きさに応じてツェナー電圧を調整することによって、電流制御ループＩＲ２が不適切に動作することを防止でき、外部負荷に対して十分な電力を提供できる。

なお、本実施の形態２に係るツェナーダイオードＤ１を上述の図４〜６に示される回路に設けることよっても同様の効果を得ることができる。

実施の形態３．
図８は本発明の実施の形態３に係る安定化電源回路の回路構成を示す図である。本実施の形態３に係る安定化電源回路は、実施の形態１に係る安定化電源回路において、短絡電流制限回路３に定電圧発生回路ＣＶＣを更に設けたものである。図８に示されるように、定電圧発生回路ＣＶＣは入力電圧ＶＢからそれよりも小さい一定の電圧Ｖ５を生成して出力する。ＰＭＯＳトランジスタＰ１のソースには抵抗素子Ｒ７を介して電圧Ｖ５が印加されている。その他の回路構成については実施の形態１に係る安定化電源回路と同様であるため、その説明は省略する。

このように、本実施の形態３に係る安定化電源回路では、ＰＭＯＳトランジスタＰ１のソースには一定の電圧Ｖ５が印加されるため、入力電圧ＶＢを大きくした場合であっても、入力電圧ＶＢの供給時にＰＭＯＳトランジスタＰ１がオン状態となることを防止することができる。例えば、電圧Ｖ３及びＰＭＯＳトランジスタＰ１のしきい値電圧をそれぞれ３．５Ｖ及び１Ｖとすると、電圧Ｖ５を３．５Ｖに設定することによって、ＰＭＯＳトランジスタＰ１ではソース電圧とゲート電圧との電圧差（０Ｖ）をしきい値電圧（１Ｖ）よりも小さくすることができ、ＰＭＯＳトランジスタＰ１に電流Ｉ３が流れることを防止できる。したがって、入力電圧ＶＢの値に関係なく外部負荷に十分な電力を供給できる。

更に、実施の形態２に係る安定化電源回路のように、入力電圧ＶＢによってツェナーダイオードＤ１のツェナー電圧を調整する必要がないことから、入力電圧ＶＢの許容範囲を広げることができる。その結果、ユーザにとって使いやすい安定化電源回路を提供することができる。

なお、本実施の形態３に定電圧発生回路ＣＶＣを上述の図４〜６に示される回路に設けることよっても同様の効果を得ることができる。

本発明の実施の形態１に係る安定化電源回路の回路構成を示す図である。 本発明の実施の形態１に係る安定化電源回路の出力特性を示す図である。 従来の安定化電源回路の出力特性を示す図である。 本発明の実施の形態１に係る安定化電源回路の変形例の回路構成を示す図である。 本発明の実施の形態１に係る安定化電源回路の変形例の回路構成を示す図である。 本発明の実施の形態１に係る安定化電源回路の変形例の回路構成を示す図である。 本発明の実施の形態２に係る安定化電源回路の回路構成を示す図である。 本発明の実施の形態３に係る安定化電源回路の回路構成を示す図である。

符号の説明

１ 定電圧出力回路、２ 過電流制限回路、３ 短絡電流制限回路、Ｉ３ 電流、Ｉｃｃ 出力電流、ＩＲ２ 電流制御ループ、Ｄ１ ツェナーダイオード、Ｐ１ ＰＭＯＳトランジスタ、Ｖ２，Ｖ５ 電圧、ＶＢ 入力電圧、Ｖｃｃ 出力電圧、Ｖｒｅｆ２ 基準電圧。

Claims (3)

1. 入力電圧に基づいて第１の電圧を出力するとともに、出力電流を制御することが可能な電圧出力回路と、
   前記出力電流に応じて変化し、前記出力電流が大きくなると第１の方向に変化する第２の電圧と基準電圧とを比較し、その比較結果に基づいて前記電圧出力回路の前記出力電流に対する制御を制御する第１の回路と、
   前記第１の電圧の低下に伴って、前記第１の方向に前記第２の電圧を変化させる第２の回路と
   を備え、
   前記電圧出力回路と前記第１の回路とは、前記第２の電圧が前記第１の方向に変化して前記第２の電圧と前記基準電圧との間の電圧差が大きくなると、前記出力電流を低減して前記第２の電圧を前記基準電圧に近づける制御を行う電流制御ループを構成している、電源回路。
2. 請求項１に記載の電源回路であって、
   前記第２の回路は、トランジスタ及びツェナーダイオードを含み、
   前記トランジスタの一方の電流端子は前記ツェナーダイオードのアノードと接続され、
   前記ツェナーダイオードのカソードには前記入力電圧が印加され、
   前記第２の回路は、前記トランジスタの電流端子間に前記第１の電圧の低下に伴って変化する電流を流すことによって前記第２の電圧を変化させ、
   前記第２の電圧は、前記トランジスタの電流端子間に電流が流れると前記第１の方向に変化する、電源回路。
3. 請求項１に記載の電源回路であって、
   前記第２の回路は、トランジスタと、当該トランジスタの一方の電流端子に第３の電圧を印加する電圧発生回路とを含み、
   前記第２の回路は、前記トランジスタの電流端子間に前記第１の電圧の低下に伴って変化する電流を流すことによって前記第２の電圧を変化させ、
   前記第２の電圧は、前記トランジスタの電流端子間に電流が流れると前記第１の方向に変化する、電源回路。
   

Images