JPH02199515A - 定電圧電源回路 - Google Patents
定電圧電源回路Info
- Publication number
- JPH02199515A JPH02199515A JP1020299A JP2029989A JPH02199515A JP H02199515 A JPH02199515 A JP H02199515A JP 1020299 A JP1020299 A JP 1020299A JP 2029989 A JP2029989 A JP 2029989A JP H02199515 A JPH02199515 A JP H02199515A
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- Japan
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- current
- power supply
- transistor
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- reduced
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- Granted
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- 238000001514 detection method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は定電圧電源回路のリミッタに係り、特に、セン
ス抵抗に最大負荷電流が流れた時にその両端電圧を検出
して電源回路部の出力を低減させるように制御する回路
に関する。
ス抵抗に最大負荷電流が流れた時にその両端電圧を検出
して電源回路部の出力を低減させるように制御する回路
に関する。
従来の技術
第４図は従来回路の一例の回路図を示す。同図において
、電源回路部１の出力はセンス抵抗ｒ ｓ’ｒ 、 （
例え□ば１２Ω）を介して負荷２に供給される。このと
ぎ、センス抵抗ｒＳ′に最大負荷電流ＩＬ （ＩＩｌａ
Ｘ ） （例えば５０ｍ八程へ）が流れるとその両端
電圧によってＮ、ＰＮ型のトランジスタＸがオンとなり
、このオンとされたトランジスタＸに流れる電流によっ
て電源回路部１に設けられている制御トランジスタ（図
示せず）のベース電流が低減されてその出力が低減する
ように制御される。このようにして定電圧が負荷２に供
給されるように制御される。
、電源回路部１の出力はセンス抵抗ｒ ｓ’ｒ 、 （
例え□ば１２Ω）を介して負荷２に供給される。このと
ぎ、センス抵抗ｒＳ′に最大負荷電流ＩＬ （ＩＩｌａ
Ｘ ） （例えば５０ｍ八程へ）が流れるとその両端
電圧によってＮ、ＰＮ型のトランジスタＸがオンとなり
、このオンとされたトランジスタＸに流れる電流によっ
て電源回路部１に設けられている制御トランジスタ（図
示せず）のベース電流が低減されてその出力が低減する
ように制御される。このようにして定電圧が負荷２に供
給されるように制御される。
発明が解決しようとする課題
第４図に示す従来例は、センス抵抗ｒｓ′の両端電圧つ
まり検出電圧としてトランジスタＸのベース・エミッタ
間電圧を使用しているため、その検出電圧ｖｓ′は０６
Ｖ稈麿と比較的高い電圧を必要とし、電力損失が大ぎい
問題点があった。
まり検出電圧としてトランジスタＸのベース・エミッタ
間電圧を使用しているため、その検出電圧ｖｓ′は０６
Ｖ稈麿と比較的高い電圧を必要とし、電力損失が大ぎい
問題点があった。
本発明は、センス抵抗による検出電圧を小にして電力損
失を少なくできる定電圧電源回路のリミッタを提供する
ことを目的とする。
失を少なくできる定電圧電源回路のリミッタを提供する
ことを目的とする。
課題を解決するための手段
本発明は、センス抵抗の両端子間にカレントミラー回路
を接続し、カレントミラー回路の出力側トランジスタに
流れる電流にて制御トランジスタのベース電流をｌ制御
する構成とする。。
を接続し、カレントミラー回路の出力側トランジスタに
流れる電流にて制御トランジスタのベース電流をｌ制御
する構成とする。。
作用
カレントミラー回路を構成する入力側トランジスタＱ１
のベース・エミッタ間電圧をＶ 、出Ｅ１ 刀剣トランジスタＱ２のベース・１ミッタ間電圧をＶ
、トランジスタＱ１に流れる電流を１＋。
のベース・エミッタ間電圧をＶ 、出Ｅ１ 刀剣トランジスタＱ２のベース・１ミッタ間電圧をＶ
、トランジスタＱ１に流れる電流を１＋。
ＢＦ２
トランジスタＱ２、に流れる電流を１２．負荷電流をＩ
Ｌ、センス抵抗ｒＳの両端電圧（検出電圧）をＶｓ、絶
対湿度を王、電子の電荷をｑ、ボルツマン定数をｋとす
ると、 Ｖ ＢＥｌ ＝ Ｉ Ｌ ′ｒ ｓ ＋ Ｖ ＢＦ２、
’、ＶＳ ”” Ｉ Ｌ ” ｒ Ｓ ＝ＶＢＥＩ
ＶＢ［２＝ｋＴ／Ｑ”ｌ！、η （ＩＩ／Ｉ２）となり
、これを変形して １２ ＝ Ｉｔ ｅＸＤ （（ｑ／ｋＴ） ・
Ｉｒ ６ ｒＳ ）＝ Ｉ ＋ ｅＸＩｌｌ
（（ｑ／ ｋ−ｒ） ・Ｖｓ ）となる。これによ
り、制＠電流１２は検出電圧Ｖｓの変化に対して指数的
変化をするため、即ち、検出電圧Ｖｓの変化が比較的小
さくても制御電流Ｉ２が比較的大きく変化して制御トラ
ンジスタを十分制御できるため、検出電圧Ｖｓを例えば
数１ΩｍＶ−数１００＋ｎＶ稈度に決定でき、電力損失
を少なくできる。
Ｌ、センス抵抗ｒＳの両端電圧（検出電圧）をＶｓ、絶
対湿度を王、電子の電荷をｑ、ボルツマン定数をｋとす
ると、 Ｖ ＢＥｌ ＝ Ｉ Ｌ ′ｒ ｓ ＋ Ｖ ＢＦ２、
’、ＶＳ ”” Ｉ Ｌ ” ｒ Ｓ ＝ＶＢＥＩ
ＶＢ［２＝ｋＴ／Ｑ”ｌ！、η （ＩＩ／Ｉ２）となり
、これを変形して １２ ＝ Ｉｔ ｅＸＤ （（ｑ／ｋＴ） ・
Ｉｒ ６ ｒＳ ）＝ Ｉ ＋ ｅＸＩｌｌ
（（ｑ／ ｋ−ｒ） ・Ｖｓ ）となる。これによ
り、制＠電流１２は検出電圧Ｖｓの変化に対して指数的
変化をするため、即ち、検出電圧Ｖｓの変化が比較的小
さくても制御電流Ｉ２が比較的大きく変化して制御トラ
ンジスタを十分制御できるため、検出電圧Ｖｓを例えば
数１ΩｍＶ−数１００＋ｎＶ稈度に決定でき、電力損失
を少なくできる。
実施例
第１図は本発明回路の一実施例の回路図、第２図はその
具体的回路図を示し、第１図及び第２図中、同一構成部
分には同一番号、同−初号を付す。
具体的回路図を示し、第１図及び第２図中、同一構成部
分には同一番号、同−初号を付す。
第１図及び第２図において、制御トランジスタＱ３の出
力はエラーアンプ４で基準電圧ｖｒｅｆと比較され、エ
ラーアンプ４から誤差電圧が出力されて制御トランジス
タＱ３を、その出力電圧が一定になるように制御する。
力はエラーアンプ４で基準電圧ｖｒｅｆと比較され、エ
ラーアンプ４から誤差電圧が出力されて制御トランジス
タＱ３を、その出力電圧が一定になるように制御する。
ここで、センス抵抗ｒｓ （例えば１Ω）の両端子間に
はＰＮＰ型のトランジスタＱＩ、Ｑ２ 、定電流源【Ｂ
なるカレントミラー回路が接続されており、センス抵抗
ｒＳに最大負荷電流ＩＬ（ＩＩｌａＸ）が流れて検出電
圧Ｖｓが高くなったとぎに出力側トランジスタＱ２はオ
フする方向に移行してそこに流れる電流■２が減少され
、これにより、エラーアンプ４のゲインが可変されて電
源回路部３の制御トランジスタＱ３のベース電流が低減
されてその出力が低減するように制御される。この場合
、Ｉｔ、ｌ２（ｌｃ（ｌｎａＸ）なる条件が必要である
。
はＰＮＰ型のトランジスタＱＩ、Ｑ２ 、定電流源【Ｂ
なるカレントミラー回路が接続されており、センス抵抗
ｒＳに最大負荷電流ＩＬ（ＩＩｌａＸ）が流れて検出電
圧Ｖｓが高くなったとぎに出力側トランジスタＱ２はオ
フする方向に移行してそこに流れる電流■２が減少され
、これにより、エラーアンプ４のゲインが可変されて電
源回路部３の制御トランジスタＱ３のベース電流が低減
されてその出力が低減するように制御される。この場合
、Ｉｔ、ｌ２（ｌｃ（ｌｎａＸ）なる条件が必要である
。
具体的には第２図において、エラーアンプ４のトランジ
スタＱ４の出力はトランジスタ０５〜Ｑ７を介して制御
トランジスタＱ３のベース電流を制御する構成であり、
このとき、トランジスタＱ２の出力電流Ｉ２はエラーア
ンプ４のゲインを制御する制御電流となる。なお、ダー
リントン接続されたトランジスタＱｓ 、Ｑｙはトラン
ジスタＱ４の出力を増幅する電流増幅器として動作する
。
スタＱ４の出力はトランジスタ０５〜Ｑ７を介して制御
トランジスタＱ３のベース電流を制御する構成であり、
このとき、トランジスタＱ２の出力電流Ｉ２はエラーア
ンプ４のゲインを制御する制御電流となる。なお、ダー
リントン接続されたトランジスタＱｓ 、Ｑｙはトラン
ジスタＱ４の出力を増幅する電流増幅器として動作する
。
ここで、センス抵抗ｒＳの両端電圧即ち検出電圧Ｖｓに
ついて考えてみる。第１図において、入力側トランジス
タＱ１のベース・エミッタ間電圧をＶＢＥＩ、出力側ト
ランジスタＱ２のベース・エミッタ間電圧をＶ 、セ
ンス抵抗ｒｓに流れるＢＦ２ 負荷電流をＩＬとすると、 ＶＢＥｌ ＝ Ｉ Ｌ−ｒ ｓ ＋ ＶＢＥ２
、 （１）となり、トランジスタＱ＋ 、Ｑ２
を共に同じ特性のものとし、絶対温度をＴ、電子の電荷
をｑ、ボルツマン定数をｋとするど、（１）式より、Ｖ
ｓ−ＩＬ−ｒｓ ＝Ｖ８ＥＩ ＶＦ３Ｅ２＝ｋＴ／Ｑ
”Ｌη （１＋／Ｉｚ） ■となる。更に、０式
を変形すると、 １２−１＋’ｅｘｐ （（ｑ／ｋＴ）＃ ＩＬ−ｒｓ
）１＋ ｅＸＩ） （（Ｑ／ｋＴ） ・Ｖｓ ）
Ｃ３Ｊとなる。
ついて考えてみる。第１図において、入力側トランジス
タＱ１のベース・エミッタ間電圧をＶＢＥＩ、出力側ト
ランジスタＱ２のベース・エミッタ間電圧をＶ 、セ
ンス抵抗ｒｓに流れるＢＦ２ 負荷電流をＩＬとすると、 ＶＢＥｌ ＝ Ｉ Ｌ−ｒ ｓ ＋ ＶＢＥ２
、 （１）となり、トランジスタＱ＋ 、Ｑ２
を共に同じ特性のものとし、絶対温度をＴ、電子の電荷
をｑ、ボルツマン定数をｋとするど、（１）式より、Ｖ
ｓ−ＩＬ−ｒｓ ＝Ｖ８ＥＩ ＶＦ３Ｅ２＝ｋＴ／Ｑ
”Ｌη （１＋／Ｉｚ） ■となる。更に、０式
を変形すると、 １２−１＋’ｅｘｐ （（ｑ／ｋＴ）＃ ＩＬ−ｒｓ
）１＋ ｅＸＩ） （（Ｑ／ｋＴ） ・Ｖｓ ）
Ｃ３Ｊとなる。
０式より明らかな如く、トランジスタＱ２を流れる電流
Ｉ２ （即ち、エラーアンプ４の制御電流）は検出電
圧Ｖｓの変化に対して指数的変化をするため、換言すれ
ば、検出電圧Ｖｓの変化が比較的小さくても電流１２が
比較的大きく変化してトランジスタＱ３を４分１−制御
できるため、検出電圧Ｖｓを例えば数１０ｍＶへ・数１
００ｍＶ程度に決定できる。従って、第４図に示す従来
例に比して電力損失を少なくできる。このように、本発
明回路は、センス抵抗ｒｓの両端子間にトランジスタＱ
＋。
Ｉ２ （即ち、エラーアンプ４の制御電流）は検出電
圧Ｖｓの変化に対して指数的変化をするため、換言すれ
ば、検出電圧Ｖｓの変化が比較的小さくても電流１２が
比較的大きく変化してトランジスタＱ３を４分１−制御
できるため、検出電圧Ｖｓを例えば数１０ｍＶへ・数１
００ｍＶ程度に決定できる。従って、第４図に示す従来
例に比して電力損失を少なくできる。このように、本発
明回路は、センス抵抗ｒｓの両端子間にトランジスタＱ
＋。
Ｑｚからなるカレントミラー回路を接続して（のトラン
ジスタＱ２に流れる電流Ｉ２にて制御トランジスタＱ３
のベース電流を制御するようにしているので、比較的小
さな検出電圧Ｖｓで制御電流１２を比較的大きくとり得
る。又、カレン１〜ミラ回路を構成するトランジスタＯ
ｒ 、Ｑｚの整合性を良くすれば全体の回路をＩＣ化し
易い。
ジスタＱ２に流れる電流Ｉ２にて制御トランジスタＱ３
のベース電流を制御するようにしているので、比較的小
さな検出電圧Ｖｓで制御電流１２を比較的大きくとり得
る。又、カレン１〜ミラ回路を構成するトランジスタＯ
ｒ 、Ｑｚの整合性を良くすれば全体の回路をＩＣ化し
易い。
なお、上記実施例は電源回路部３の入力端にセンス抵抗
を設けて制御する構成であるが、＠源回路部３の出力側
にセンス抵抗を′設けて制御する構成でも同様である。
を設けて制御する構成であるが、＠源回路部３の出力側
にセンス抵抗を′設けて制御する構成でも同様である。
又、本発明は第１図に示す回路構成に限定されるもので
はなく、例えば第３図に示す如く、アスラインにセンス
抵抗ｒｓを接続し、□その両端子にＮＰＮ型のトランジ
スタＱＩＧ 、 Ｑ＋１ 、定電流源１［３からなるカ
レン１−ミラー回路を接続し、１〜ランジスタＱｕに流
れる電流にて電源回路部５を制御する構成としてもよい
。
はなく、例えば第３図に示す如く、アスラインにセンス
抵抗ｒｓを接続し、□その両端子にＮＰＮ型のトランジ
スタＱＩＧ 、 Ｑ＋１ 、定電流源１［３からなるカ
レン１−ミラー回路を接続し、１〜ランジスタＱｕに流
れる電流にて電源回路部５を制御する構成としてもよい
。
発明の効果
本発明によれば、制御ｌｌ電流は検出電圧に対して指数
的変化をするので、検出電圧を例えば数１０ａ＋Ｖ〜数
１００ｍＶ程度に決定でき、電力損失を少なくできる。
的変化をするので、検出電圧を例えば数１０ａ＋Ｖ〜数
１００ｍＶ程度に決定でき、電力損失を少なくできる。
又、第２図のようなＰＮＰトランジスタを用いた低入出
力電圧差の低電圧電源回路において、検出電圧を小さく
設定できるため、携帯用電子機器の電池を利用する定電
圧電源の電池寿命の長寿寿命が図れる。
力電圧差の低電圧電源回路において、検出電圧を小さく
設定できるため、携帯用電子機器の電池を利用する定電
圧電源の電池寿命の長寿寿命が図れる。
第１図は本発明の一実施例の回路図、第２図はその具体
的回路図、第３図は本発明の他の実施例の回路図、第４
図は従来の一例の回路図である。 ２・・・負荷、３．５・・・電源回路部、４・・・エラ
ーアンプ、ｆ”Ｓ・・・センス抵抗、Ｑ＋、Ｑ＋ｏ・・
・カレントミラー回路の入力側トランジスタ、Ｑｚ、Ｑ
ｕ・・・カレントミラー回路の出力側トランジスタ、■
８・−・定電流源、Ｑ３・・・電源回路部の制御トラン
ジスタ。 特許出願人 ミツミ電機株式会社 第１ 図 第 ３図 第４図
的回路図、第３図は本発明の他の実施例の回路図、第４
図は従来の一例の回路図である。 ２・・・負荷、３．５・・・電源回路部、４・・・エラ
ーアンプ、ｆ”Ｓ・・・センス抵抗、Ｑ＋、Ｑ＋ｏ・・
・カレントミラー回路の入力側トランジスタ、Ｑｚ、Ｑ
ｕ・・・カレントミラー回路の出力側トランジスタ、■
８・−・定電流源、Ｑ３・・・電源回路部の制御トラン
ジスタ。 特許出願人 ミツミ電機株式会社 第１ 図 第 ３図 第４図
Claims (1)
- 【特許請求の範囲】 一方の電源ラインに設けられたセンス抵抗の両端電圧に
よるトランジスタの導通状態にて制御トランジスタのベ
ース電流を制御して負荷に印加する電源電圧を制御する
定電圧電源回路のリミッタにおいて、 上記センス抵抗の両端子間にカレントミラー回路を接続
し、該カレントミラー回路の出力側トランジスタに流れ
る電流にて上記制御トランジスタのベース電流を制御す
る構成としてなることを特徴とする定電圧電源回路のリ
ミッタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020299A JP2800225B2 (ja) | 1989-01-30 | 1989-01-30 | 定電圧電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020299A JP2800225B2 (ja) | 1989-01-30 | 1989-01-30 | 定電圧電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02199515A true JPH02199515A (ja) | 1990-08-07 |
| JP2800225B2 JP2800225B2 (ja) | 1998-09-21 |
Family
ID=12023274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1020299A Expired - Lifetime JP2800225B2 (ja) | 1989-01-30 | 1989-01-30 | 定電圧電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800225B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006318326A (ja) * | 2005-05-16 | 2006-11-24 | Renesas Technology Corp | 電源回路 |
| JP2007114966A (ja) * | 2005-10-19 | 2007-05-10 | Toshiba Microelectronics Corp | 電流制限回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467613A (en) * | 1987-09-09 | 1989-03-14 | Mitsubishi Electric Corp | Protecting circuit |
-
1989
- 1989-01-30 JP JP1020299A patent/JP2800225B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467613A (en) * | 1987-09-09 | 1989-03-14 | Mitsubishi Electric Corp | Protecting circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006318326A (ja) * | 2005-05-16 | 2006-11-24 | Renesas Technology Corp | 電源回路 |
| JP4727294B2 (ja) * | 2005-05-16 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 電源回路 |
| JP2007114966A (ja) * | 2005-10-19 | 2007-05-10 | Toshiba Microelectronics Corp | 電流制限回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2800225B2 (ja) | 1998-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090710 Year of fee payment: 11 |