JP2800225B2 - 定電圧電源回路 - Google Patents
定電圧電源回路Info
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- JP2800225B2 JP2800225B2 JP1020299A JP2029989A JP2800225B2 JP 2800225 B2 JP2800225 B2 JP 2800225B2 JP 1020299 A JP1020299 A JP 1020299A JP 2029989 A JP2029989 A JP 2029989A JP 2800225 B2 JP2800225 B2 JP 2800225B2
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- power supply
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- transistor
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は定電圧電源回路に係り、特に、センス抵抗に
最大負荷電流が流れた時にその両端電圧を検出して電源
回路部の出力を低減させるように制御する回路に関す
る。
最大負荷電流が流れた時にその両端電圧を検出して電源
回路部の出力を低減させるように制御する回路に関す
る。
従来の技術 第４図は従来回路の一例の回路図を示す。同図におい
て、電源回路部１の出力はセンス抵抗rS′（例えば12
Ω）を介して負荷２に供給される。このとき、センス抵
抗rS′に最大負荷電流IL（max）（例えば50mA程度）が
流れるとその両端電圧によってNPN型のトランジスタＸ
がオンとなり、このオンとされたトランジスタＸに流れ
る電流によって電源回路部１に設けられている制御トラ
ンジスタ（図示せず）のベース電流が低減されてその出
力が低減するように制御される。このようにして定電圧
が負荷２に供給されるように制御される。
て、電源回路部１の出力はセンス抵抗rS′（例えば12
Ω）を介して負荷２に供給される。このとき、センス抵
抗rS′に最大負荷電流IL（max）（例えば50mA程度）が
流れるとその両端電圧によってNPN型のトランジスタＸ
がオンとなり、このオンとされたトランジスタＸに流れ
る電流によって電源回路部１に設けられている制御トラ
ンジスタ（図示せず）のベース電流が低減されてその出
力が低減するように制御される。このようにして定電圧
が負荷２に供給されるように制御される。
発明が解決しようとする課題 第４図に示す従来例は、センス抵抗rS′の両端電圧つ
まり検出電圧としてトランジスタＸのベース・エミッタ
間電圧を使用しているため、その検出電圧Vs′は0.6V程
度と比較的高い電圧を必要とし、電力損失が大きい問題
点があった。
まり検出電圧としてトランジスタＸのベース・エミッタ
間電圧を使用しているため、その検出電圧Vs′は0.6V程
度と比較的高い電圧を必要とし、電力損失が大きい問題
点があった。
本発明は、センス抵抗による検出電圧を小にして電力
損失を少なくできる定電圧電源回路のリミッタを提供す
ることを目的とする。
損失を少なくできる定電圧電源回路のリミッタを提供す
ることを目的とする。
課題を解決するための手段 本発明は、センス抵抗の両端子間にカレントミラー回
路を接続し、カレントミラー回路の出力側トランジスタ
に流れる電流にて制御トランジスタのベース電流を制御
する構成とする。
路を接続し、カレントミラー回路の出力側トランジスタ
に流れる電流にて制御トランジスタのベース電流を制御
する構成とする。
作用 カレントミラー回路を構成する入力側トランジスタQ1
のベース・エミッタ間電圧をVBE1,出力側トランジスタQ
2のベース・エミッタ間電圧をVBE2,トランジスタQ1に流
れる電流をI1,トランジスタQ2に流れる電流をI2,負荷電
流をIL,センス抵抗rSの両端電圧（検出電圧）をVs,絶対
温度をT,電子の電荷をq,ボルツマン定数をｋとすると、 VBE1＝IL・rS＋VBE2 ∴Vs＝IL・rS＝VBE1−VBE2 ＝kT/q・ln（I1/I2） となり、これを変形して I2＝I1exp｛（q/kT）・Ir・rS｝ ＝I1exp｛（q/kT）・Vs｝ となる。これにより、制御電流I2は検出電圧Vsの変化に
対して指数的変化をするため、即ち、検出電圧Vsの変化
が比較的小さくても制御電流I2が比較的大きく変化して
制御トランジスタを十分制御できるため、検出電圧Vsを
例えば数10mV〜数100mV程度に決定でき、電力損失を少
なくできる。
のベース・エミッタ間電圧をVBE1,出力側トランジスタQ
2のベース・エミッタ間電圧をVBE2,トランジスタQ1に流
れる電流をI1,トランジスタQ2に流れる電流をI2,負荷電
流をIL,センス抵抗rSの両端電圧（検出電圧）をVs,絶対
温度をT,電子の電荷をq,ボルツマン定数をｋとすると、 VBE1＝IL・rS＋VBE2 ∴Vs＝IL・rS＝VBE1−VBE2 ＝kT/q・ln（I1/I2） となり、これを変形して I2＝I1exp｛（q/kT）・Ir・rS｝ ＝I1exp｛（q/kT）・Vs｝ となる。これにより、制御電流I2は検出電圧Vsの変化に
対して指数的変化をするため、即ち、検出電圧Vsの変化
が比較的小さくても制御電流I2が比較的大きく変化して
制御トランジスタを十分制御できるため、検出電圧Vsを
例えば数10mV〜数100mV程度に決定でき、電力損失を少
なくできる。
実施例 第１図は本発明回路の一実施例の回路図、第２図はそ
の具体的回路図を示し、第１図及び第２図中、同一構成
部分には同一番号、同一符号を付す。第１図及び第２図
において、制御トランジスタQ3の出力はエラーアンプ４
で基準電圧Vrefと比較され、エラーアンプ４から誤差電
圧が出力されて制御トランジスタQ3を、その出力電圧が
一定になるように制御する。ここで、センス抵抗rS（例
えば１Ω）の両端子間にはPNP型のトランジスタQ1,Q2,
定電流源IBなるカレントミラー回路が接続されており、
センス抵抗rSに最大負荷電流IL（max）が流れて検出電
圧Vsが高くなったときに出力側トランジスタQ2はオフす
る方向に移行してそこに流れる電流I2が減少され、これ
により、エラーアンプ４のゲインが可変されて電源回路
部３の制御トランジスタQ3のベース電流が低減されてそ
の出力が低減するように制御される。この場合、I1,I2
≪IL（max）なる条件が必要である。
の具体的回路図を示し、第１図及び第２図中、同一構成
部分には同一番号、同一符号を付す。第１図及び第２図
において、制御トランジスタQ3の出力はエラーアンプ４
で基準電圧Vrefと比較され、エラーアンプ４から誤差電
圧が出力されて制御トランジスタQ3を、その出力電圧が
一定になるように制御する。ここで、センス抵抗rS（例
えば１Ω）の両端子間にはPNP型のトランジスタQ1,Q2,
定電流源IBなるカレントミラー回路が接続されており、
センス抵抗rSに最大負荷電流IL（max）が流れて検出電
圧Vsが高くなったときに出力側トランジスタQ2はオフす
る方向に移行してそこに流れる電流I2が減少され、これ
により、エラーアンプ４のゲインが可変されて電源回路
部３の制御トランジスタQ3のベース電流が低減されてそ
の出力が低減するように制御される。この場合、I1,I2
≪IL（max）なる条件が必要である。
具体的には第２図において、エラーアンプ４のトラン
ジスタQ4の出力はトランジスタQ5〜Q7を介して制御トラ
ンジスタQ3のベース電流を制御する構成であり、このと
き、トランジスタQ2の出力電流I2はエラーアンプ４のゲ
インを制御する制御電流となる。なお、ダーリントン接
続されたトランジスタQ6,Q7はトランジスタQ4の出力を
増幅する電流増幅器として動作する。
ジスタQ4の出力はトランジスタQ5〜Q7を介して制御トラ
ンジスタQ3のベース電流を制御する構成であり、このと
き、トランジスタQ2の出力電流I2はエラーアンプ４のゲ
インを制御する制御電流となる。なお、ダーリントン接
続されたトランジスタQ6,Q7はトランジスタQ4の出力を
増幅する電流増幅器として動作する。
ここで、センス抵抗rSの両端電圧即ち検出電圧Vsにつ
いて考えてみる。第１図において、入力側トランジスタ
Q1のベース・エミッタ間電圧をVBE1,出力側トランジス
タQ2のベース・エミッタ間電圧をVBE2,センス抵抗rSに
流れる負荷電流をILとすると、 VBE1＝IL・rS＋VBE2 （１） となり、トランジスタQ1,Q2を共に同じ特性のものと
し、絶対温度をT,電子の電荷をq,ボルツマン定数をｋと
すると、（１）式より、 Vs＝IL・rS＝VBE1−VBE2 ＝kT/q・ln（I1/I2） （２） となる。更に、（２）式を変形すると、 I2＝I1exp｛（q/kT）・IL・rS｝ ＝I1exp｛（q/kT）・Vs｝ （３） となる。
いて考えてみる。第１図において、入力側トランジスタ
Q1のベース・エミッタ間電圧をVBE1,出力側トランジス
タQ2のベース・エミッタ間電圧をVBE2,センス抵抗rSに
流れる負荷電流をILとすると、 VBE1＝IL・rS＋VBE2 （１） となり、トランジスタQ1,Q2を共に同じ特性のものと
し、絶対温度をT,電子の電荷をq,ボルツマン定数をｋと
すると、（１）式より、 Vs＝IL・rS＝VBE1−VBE2 ＝kT/q・ln（I1/I2） （２） となる。更に、（２）式を変形すると、 I2＝I1exp｛（q/kT）・IL・rS｝ ＝I1exp｛（q/kT）・Vs｝ （３） となる。
（３）式より明らかな如く、トランジスタQ2を流れる
電流I2（即ち、エラーアンプ４の制御電流）は検出電圧
Vsの変化に対して指数的変化をするため、換言すれば、
検出電圧Vsの変化が比較的小さくても電流I2が比較的大
きく変化してトランジスタQ3を十分制御できるため、検
出電圧Vsを例えば数10mV〜数100mV程度に決定できる。
従って、第４図に示す従来例に比して電力損失を少なく
できる。このように、本発明回路は、センス抵抗rSの両
端子間にトランジスタQ1,Q2からなるカレントミラー回
路を接続してそのトランジスタQ2に流れる電流I2にて制
御トランジスタQ3のベース電流を制御するようにしてい
るので、比較的小さな検出電圧Vsで制御電流I2を比較的
大きくとり得る。又、カレントミラー回路を構成するト
ランジスタQ1,Q2の整合性を良くすれば全体の回路をIC
化し易い。
電流I2（即ち、エラーアンプ４の制御電流）は検出電圧
Vsの変化に対して指数的変化をするため、換言すれば、
検出電圧Vsの変化が比較的小さくても電流I2が比較的大
きく変化してトランジスタQ3を十分制御できるため、検
出電圧Vsを例えば数10mV〜数100mV程度に決定できる。
従って、第４図に示す従来例に比して電力損失を少なく
できる。このように、本発明回路は、センス抵抗rSの両
端子間にトランジスタQ1,Q2からなるカレントミラー回
路を接続してそのトランジスタQ2に流れる電流I2にて制
御トランジスタQ3のベース電流を制御するようにしてい
るので、比較的小さな検出電圧Vsで制御電流I2を比較的
大きくとり得る。又、カレントミラー回路を構成するト
ランジスタQ1,Q2の整合性を良くすれば全体の回路をIC
化し易い。
なお、上記実施例は電源回路部３の入力側にセンス抵
抗を設けて制御する構成であるが、電源回路部３の出力
側にセンス抵抗を設けて制御する構成でも同様である。
抗を設けて制御する構成であるが、電源回路部３の出力
側にセンス抵抗を設けて制御する構成でも同様である。
又、本発明は第１図に示す回路構成に限定されるもの
ではなく、例えば第３図に示す如く、アースラインにセ
ンス抵抗rSを接続し、その両端子にNPN型のトランジス
タQ10,Q11,定電流源IBからなるカレントミラー回路を接
続し、トランジスタQ11に流れる電流にて電源回路部５
を制御する構成としてもよい。
ではなく、例えば第３図に示す如く、アースラインにセ
ンス抵抗rSを接続し、その両端子にNPN型のトランジス
タQ10,Q11,定電流源IBからなるカレントミラー回路を接
続し、トランジスタQ11に流れる電流にて電源回路部５
を制御する構成としてもよい。
発明の効果 本発明によれば、制御電流は検出電圧に対して指数的
変化をするので、検出電圧を例えば数10mV〜数100mV程
度に決定でき、電力損失を少なくできる。又、第２図の
ようなPNPトランジスタを用いた低入出力電圧差の低電
圧電源回路において、検出電圧を小さく設定できるた
め、携帯用電子機器の電池を利用する定電圧電源の電池
寿命の長寿寿命が図れる。
変化をするので、検出電圧を例えば数10mV〜数100mV程
度に決定でき、電力損失を少なくできる。又、第２図の
ようなPNPトランジスタを用いた低入出力電圧差の低電
圧電源回路において、検出電圧を小さく設定できるた
め、携帯用電子機器の電池を利用する定電圧電源の電池
寿命の長寿寿命が図れる。
第１図は本発明の一実施例の回路図、第２図はその具体
的回路図、第３図は本発明の他の実施例の回路図、第４
図は従来の一例の回路図である。 ２……負荷、3,5……電源回路部、４……エラーアン
プ、rS……センス抵抗、Q1,Q10……カレントミラー回路
の入力側トランジスタ、Q2,Q11……カレントミラー回路
の出力側トランジスタ、IB……定電流源、Q3……電源回
路部の制御トランジスタ。
的回路図、第３図は本発明の他の実施例の回路図、第４
図は従来の一例の回路図である。 ２……負荷、3,5……電源回路部、４……エラーアン
プ、rS……センス抵抗、Q1,Q10……カレントミラー回路
の入力側トランジスタ、Q2,Q11……カレントミラー回路
の出力側トランジスタ、IB……定電流源、Q3……電源回
路部の制御トランジスタ。
Claims (1)
- 【請求項１】一方の電源ラインに設けられた制御トラン
ジスタと負荷への出力電圧を検知して前記制御トランジ
スタを制御するエラーランプとを有する定電圧電源回路
において、 前記エラーアンプは、差動増幅器及び該差動増幅器の出
力を増幅するダーリントン接続された増幅器を有し、 更に、前記電源ラインにセンス抵抗を設け、該センス抵
抗の両端子間にカレントミラー回路を接続し、該カレン
トミラー回路の出力側トランジスタに流れる電流を、前
記ダーリントン接続された増幅器に直接印加して、前記
制御トランジスタのベース電流を制御することを特徴と
する定電圧電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020299A JP2800225B2 (ja) | 1989-01-30 | 1989-01-30 | 定電圧電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020299A JP2800225B2 (ja) | 1989-01-30 | 1989-01-30 | 定電圧電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02199515A JPH02199515A (ja) | 1990-08-07 |
| JP2800225B2 true JP2800225B2 (ja) | 1998-09-21 |
Family
ID=12023274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1020299A Expired - Lifetime JP2800225B2 (ja) | 1989-01-30 | 1989-01-30 | 定電圧電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800225B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4727294B2 (ja) * | 2005-05-16 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 電源回路 |
| JP4768392B2 (ja) * | 2005-10-19 | 2011-09-07 | 東芝マイクロエレクトロニクス株式会社 | 電流制限回路 |
| JP2022052187A (ja) * | 2020-09-23 | 2022-04-04 | 株式会社東芝 | 電源回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467613A (en) * | 1987-09-09 | 1989-03-14 | Mitsubishi Electric Corp | Protecting circuit |
-
1989
- 1989-01-30 JP JP1020299A patent/JP2800225B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02199515A (ja) | 1990-08-07 |
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Legal Events
| Date | Code | Title | Description |
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| EXPY | Cancellation because of completion of term | ||
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