JP4904954B2

JP4904954B2 - 基準電圧発生回路

Info

Publication number: JP4904954B2
Application number: JP2006191630A
Authority: JP
Inventors: 信昭辻; 泰臣田中; 博賢川合
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2006-07-12
Filing date: 2006-07-12
Publication date: 2012-03-28
Anticipated expiration: 2026-07-12
Also published as: JP2008021088A

Description

本発明は、所定の基準電圧を出力する基準電圧発生回路に関する。

基準電圧発生回路においては、周囲の温度などの条件の変動によってその出力電圧が変化しないように、従来から様々な技術が提案されている。例えば、特許文献１においては、温度変動による基準電圧の変化を、バンドギャップ電圧を利用することによって吸収する回路が示されている。
特開２００２−１５１６５３号公報

ここで、バンドギャップ型の基準電圧発生回路の構成例を説明する。図２はバンドギャップ型の基準電圧発生回路の構成例を示す回路図である。
図２において、抵抗１１，１２および１４と、ＰＮ接合ダイオード（あるいはダイオード接続されたバイポーラ型トランジスタ）１３および１５とは、バンド・ギャップ・リファレンス回路１０を構成している。このバンド・ギャップ・リファレンス回路１０においては、基準電圧を出力する出力ノードＮ１に対し直列に抵抗１１および１２が接続され、さらに抵抗１２と接地間にＰＮ接合ダイオード１３が順方向に接続されている。また、出力ノードＮ１に抵抗１４が接続され、抵抗１４と接地間にＰＮ接合ダイオード１５が順方向に接続されている。

そして、抵抗１１と１２の接続点であるノードＮ２の電位Ｖ_Ｎ２と、抵抗１４とＰＮ接合ダイオード１５の接続点であるノードＮ３の電位Ｖ_Ｎ３が差動増幅器２０のそれぞれの入力端子に入力される。この場合、差動増幅器２０は、定電流源２１と、そのゲートが差動入力端子となるＰＭＯＳトランジスタ２２および２３と、カレントミラー回路を構成するように接続されたＮＭＯＳトランジスタ２４および２５によって構成されている。差動増幅器２０の出力信号はノードＮ４から出力され、出力段トランジスタであるＮＭＯＳトランジスタ４２のゲートに供給される。ＮＭＯＳトランジスタ４２のドレインは出力ノードＮ１に接続され、ソースは接地されている。電源ラインとＮＭＯＳトランジスタ４２のドレイン間には定電流源４１が介挿されている。また、出力ノードＮ１とＮＭＯＳトランジスタ４２のゲート間には位相補償用のコンデンサ４４と抵抗４５とが順次介挿されている。
以上の構成により、ノードＮ２，Ｎ３の電位差が差動増幅器２０で増幅され、さらにＮＭＯＳトランジスタ４２で増幅された後に出力ノードＮ１を介してバンド・ギャップ・リファレンス回路１０、すなわち、差動増幅器２０の入力側にフィードバックされる。このフィードバックループによって、差動増幅器２０はノードＮ２，Ｎ３の電位が等しくなるように動作する。

ここで、バンド・ギャップ・リファレンス回路１０においては、ＰＮ接合ダイオード１３の電流密度がＰＮ接合ダイオード１５の電流密度より小さくなるように、ＰＮ接合ダイオード１３のＰＮ接合面の面積（ダイオード接続のトランジスタを用いる場合はエミッタ面積）をＰＮ接合ダイオード１５に対して大きく設定している。
この結果、ＰＮ接合ダイオード１３と１５とのアノード・カソード間に電位差が生じるが、その差分ΔＶはダイオードのバンドギャップに対応した安定した定電圧となる。
そして、差動増幅器２０は上述したフィードバックループによって、ノードＮ２とＮ３の電位、すなわち電位Ｖ_Ｎ２とＶ_Ｎ３とが等しくなるように動作するから、抵抗１２に流れる電流による電圧降下分が、上記電位差ΔＶに等しくなるように動作する。そして、抵抗１１，１２，１４の値を適宜設定することにより、ＰＮ接合ダイオード１３、１５の順方向降下電圧の温度依存をキャンセルすることができる。したがって、温度変動があっても安定した基準電位Ｖ_REFを維持することができる。この場合の基準電位Ｖ_REFは約１．２Ｖである。

ところで、電源電圧Ｖ_ＤＤが立ち上がって安定した状態においては、低消費電力化のためにバンド・ギャップ・リファレンス回路１０に流れる電流を小さくする必要があるが、このような回路設定にすると、電源電圧Ｖ_ＤＤの立ち上がり直後にはＰＮ接合ダイオード１３および１５に充分な電流が流れず、差動増幅器２０の入力に所定の電位差が得られず、最終的に基準電圧Ｖ_REFが所定の値を得られないという問題が生じる。
そこで、この問題を回避するために設けられているのが図２に示すスタートアップ回路３０である。スタートアップ回路３０は、定電流源３１と、ＮＭＯＳトランジスタ３２および３３によって構成され、電源投入時にバンド・ギャップ・リファレンス回路１０に起動電流を供給する。ここで、ＮＭＯＳトランジスタ３２は、ドレインが差動増幅器２０の出力信号が出力されるノードＮ４に接続され、ゲートが定電流源３１の出力側に接続され、ソースが接地されている。また、ＮＭＯＳトランジスタ３３は、ドレインが定電流源３１の出力側に接続され、ゲートは出力ノードＮ１に接続され、ソースが接地されている。

次に、スタートアップ回路３０の動作について説明する。
電源が投入されてから、電源電圧Ｖ_ＤＤが本来の値に立ち上がるまでには時間を要する。すなわち、電源投入直後は、電源電圧Ｖ_ＤＤは、接地電位に近い。このため、ＮＭＯＳトランジスタ３３がオフ状態となる。ＮＭＯＳトランジスタ３３がオフ状態であるから、定電流源３１の出力側、すなわち、ＮＭＯＳトランジスタ３２のゲート電位が高くなり、ＮＭＯＳトランジスタ３２がオン状態になる。トランジスタ３２がオン状態になると、出力段トランジスタであるＮＭＯＳトランジスタ４２はオフ状態になる。この結果、定電流源４１から出力される電流はＮＭＯＳトランジスタ４２側には流れず、バンド・ギャップ・リファレンス回路１０に流れ、ＰＮ接合ダイオード１３，１５に充分な起動電流が供給される。

次に、電源電圧Ｖ_ＤＤが立ち上がってくると、定電流源４１の出力側の電位が上昇し、ＮＭＯＳトランジスタ３３がオンとなるような電位になる。この結果、ＮＭＯＳトランジスタ３３がオン状態に変わり、ＮＭＯＳトランジスタ３２がオフ状態になる。ＮＭＯＳトランジスタ３２がオフ状態になると、出力段のＮＭＯＳトランジスタ４２がオン状態（動作状態）になり、同時にそれまで接地されていた差動増幅器２０の出力側トランジスタであるＮＭＯＳトランジスタ２５のドレインが非接地となり、差動増幅器２０の入力側の電位差に応じた電圧が出力される。この時点では、ノードＮ２およびＮ３には電位差が生じているから、ノードＮ４にはこの電位差に応じた電圧が出力され、この電圧がＮＭＯＳトランジスタ４２で増幅されて、バンド・ギャップ・リファレンス回路１０にフィードバックされる。これにより、差動増幅器２０はノードＮ２とＮ３の電位Ｖ_Ｎ２、Ｖ_Ｎ３を等しくするように動作し、出力ノードＮ１から出力される基準電圧Ｖ_REFは、徐々に上昇して所定の値（約１．２Ｖ）になって安定する。

ところで、図２に示す基準電圧発生回路においては、スタートアップ回路３０のＮＭＯＳトランジスタ３３には、トランジスタがオン状態となるために必要な電圧Ｖｔ（以下、単純にＶｔという）が出力すべき基準電圧Ｖ_REFより低いトランジスタ（例えば、０．６Ｖ）しか用いることができなかった。なぜならば、Ｖｔが基準電圧Ｖ_REFより大きければ、出力ノードＮ１の電位が基準電位に達しても、ＮＭＯＳトランジスタ３３がオンせず、スタートアップ状態が継続してしまうからである。この場合、定電流源４１から出力される電流の全てがバンド・ギャップ・リファレンス回路１０に流れ続けるが、差動増幅器２０のフィードバックループが機能しないために、定電流源４１の出力側の電位が、電源電圧Ｖ_ＤＤの立ち上がりと共に、上がり続ける。そして、ＮＭＯＳトランジスタ３３のＶｔに達した時点でＮＭＯＳトランジスタ３３がオンし、差動増幅器２０のフィードバックループが機能する。差動増幅器２０のフィードバックループが機能すると、本来の基準電圧Ｖ_REFとなるように出力ノードＮ１の電位が徐々に降下して安定する。このように、出力ノードＮ１の電位が本来の基準電圧Ｖ_REFよりも大幅に上昇した後に下降して安定するという動作になる。
このように、出力ノードＮ１の電位が本来の基準電圧Ｖ_REFより上昇してしまうと以下のような問題が生じる。一般に、基準電圧発生回路が出力する基準電圧Ｖ_REFは、２倍、３倍と昇圧されて、他の回路の参照電圧として用いられるが、基準電圧Ｖ_REF自体が本来の値よりも高く（数倍）になってしまうと、それを昇圧して参照する他の回路においては、かなり大きな電圧が参照電圧として発生してしまう。この結果、例えば、ロジック回路に供給する電源電圧を基準電圧Ｖ_REFの数倍のオーダーで生成していた場合は、ロジック回路に供給される電圧が異常に高くなってしまうため、ロジック回路のトランジスタ等に故障や破壊が生じるという問題を生じる。

本発明は上述の事情に鑑みてなされたものであり、その目的は、スタートアップ回路を構成するトランジスタがオン状態となるために必要な電圧が比較的高い場合であっても、基準電圧を安定して出力する技術を提供することにある。

上記目的を達成するために、本発明は、出力ノードと接地間に順次介挿される第１の抵抗および第１の整流素子と、前記出力ノードと接地間に順次介挿される第２、第３の直列抵抗および前記第１の整流素子より電流密度の小さい第２の整流素子とを有し、前記第１の抵抗と前記第１の整流素子の接続点の電位を第１の電位として出力し、前記第２、第３の直列抵抗の接続点の電位を第２の電位として出力するバンド・ギャップ・リファレンス回路と、前記第１、第２の電位の電位差を増幅する差動増幅器と、前記差動増幅器の出力電圧を増幅して前記出力ノードに基準電圧を出力する出力段トランジスタと、電源ラインと前記出力ノードとの間に順次介挿入される定電流源および抵抗と、スイッチング素子と、前記スイッチング素子のオン／オフに基づいて、前記差動増幅器の出力電圧を制御することにより前記出力段トランジスタのオン／オフを制御するオン／オフ制御回路とを具備し、前記スイッチング素子の制御端子には、前記定電流源および抵抗の接続点の電位が供給されることを特徴とする基準電圧発生回路を提供する。

この基準電圧発生回路の好ましい態様において、前記スイッチング素子はＮＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタのゲートが前記制御端子となり、前記オン／オフ制御回路は、前記ＮＭＯＳトランジスタがオフのときに前記出力段トランジスタをオフ状態にし、前記ＮＭＯＳトランジスタがオンのときに前記出力段トランジスタを動作状態にする。

また、この基準電圧発生回路の好ましい態様において、前記オン／オフ制御回路は制御用ＮＭＯＳトランジスタで構成され、前記制御用ＮＭＯＳトランジスタは前記スイッチング素子を構成するＮＭＯＳトランジスタがオンのときにオフ、オフのときにオンとなるように接続され、前記制御用ＮＭＯＳトランジスタはオンのときに前記出力段トランジスタの制御端子を接地する。

本発明の基準電圧発生回路によれば、スタートアップ回路を構成するトランジスタがオン状態となるために必要な電圧が比較的高い場合であっても、基準電圧を安定して出力することができる。

次に、本発明を実施するための最良の形態について説明する。図１は、本実施形態に係る基準電圧発生回路を示した回路図である。なお、上述した従来の技術と共通する回路や回路素子については、図２と共通の符号を用いる。また、バンド・ギャップ・リファレンス回路１０と、差動増幅器２０の構成および動作については、上述した従来の技術のものと同じであるからその説明を省略する。

本実施形態が前述した従来回路と異なる点は、定電流源４１の出力側と出力ノードＮ１との間に抵抗４３が介挿され、定電流源４１の出力側と抵抗４３の接続点であるノードＮ５がＮＭＯＳトランジスタ３３のゲートに接続されている点である。図において、定電流源３１と、ＮＭＯＳトランジスタ３２および３３が、本実施形態におけるスタートアップ回路３０ａを構成している。

このような構成によれば、ノードＮ５の電位は、抵抗４３の電圧降下分だけ出力ノードＮ１より高くなり、この電位がＮＭＯＳトランジスタ３３のゲートに入力される。
したがって、出力ノードＮ１の電位が基準電圧Ｖ_REFになる前に、ノードＮ５の電位がＮＭＯＳトランジスタ３３のＶｔを超えるように、抵抗４３の値を設定しておけば、出力ノードＮ１の電位が基準電圧Ｖ_REFを超える前に、ＮＭＯＳトランジスタ３３が確実にオンし、差動増幅器２０のフィードバックループが機能する。この結果、出力ノードＮ１の電位は基準電圧Ｖ_REFを超えることなく、速やかに本来の基準電圧Ｖ_REFまで上昇して安定する。

なお、本発明は種々の形態によって実施可能である。例えば、上述した実施形態を次のように変形してもよい。
上述した実施形態においては、ＮＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ３２（制御用ＮＭＯＳトランジスタ）を用いて出力段のＮＭＯＳトランジスタ４２のオン、オフを制御したが、ＮＭＯＳトランジスタ３３のオン、オフに連動して出力段のＮＭＯＳトランジスタ４２のオン、オフを制御する構成であれば、ＮＭＯＳトランジスタ３２に限らず、他のスイッチング素子を用いてもよく、また、実施形態で示した回路構成以外の結線をしてもよい。
さらに、ＮＭＯＳトランジスタ３３については、ノードＮ５の電位に応じてオン、オフできるものであれば、他のスイッチング素子を用いることもできる。

本発明の実施形態に係る基準電圧発生回路を示す回路図である。従来の基準電圧発生回路を示す回路図である。

符号の説明

１０…バンド・ギャップ・リファレンス回路、１１，１２，１４，４３，４５…抵抗、１３，１５…ＰＮ接合ダイオード、２０…差動増幅器、２１，３１，４１…定電流源、２２，２３…ＰＭＯＳトランジスタ、２４，２５，３２，３３，４２…ＮＭＯＳトランジスタ、３０，３０ａ…スタートアップ回路、４４…コンデンサ。

Claims

出力ノードと接地間に順次介挿される第１の抵抗および第１の整流素子と、前記出力ノードと接地間に順次介挿される第２、第３の直列抵抗および前記第１の整流素子より電流密度の小さい第２の整流素子とを有し、前記第１の抵抗と前記第１の整流素子の接続点の電位を第１の電位として出力し、前記第２、第３の直列抵抗の接続点の電位を第２の電位として出力するバンド・ギャップ・リファレンス回路と、
前記第１、第２の電位の電位差を増幅する差動増幅器と、
前記差動増幅器の出力電圧を増幅して前記出力ノードに基準電圧を出力する出力段トランジスタと、
電源ラインと前記出力ノードとの間に順次介挿入される定電流源および抵抗と、
スイッチング素子と、
前記スイッチング素子のオン／オフに基づいて、前記差動増幅器の出力電圧を制御することにより前記出力段トランジスタのオン／オフを制御するオン／オフ制御回路と
を具備し、
前記スイッチング素子の制御端子には、前記定電流源および抵抗の接続点の電位が供給されることを特徴とする基準電圧発生回路。
前記スイッチング素子はＮＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタのゲートが前記制御端子となり、前記オン／オフ制御回路は、前記ＮＭＯＳトランジスタがオフのときに前記出力段トランジスタをオフ状態にし、前記ＮＭＯＳトランジスタがオンのときに前記出力段トランジスタを動作状態にすることを特徴とする請求項１記載の基準電圧発生回路。
前記オン／オフ制御回路は制御用ＮＭＯＳトランジスタで構成され、前記制御用ＮＭＯＳトランジスタは前記スイッチング素子を構成するＮＭＯＳトランジスタがオンのときにオフ、オフのときにオンとなるように接続され、前記制御用ＮＭＯＳトランジスタはオンのときに前記出力段トランジスタの制御端子を接地することを特徴とする請求項２記載の基準電圧発生回路。