JPH1153039A - 定電圧発生回路 - Google Patents
定電圧発生回路Info
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- JPH1153039A JPH1153039A JP9210852A JP21085297A JPH1153039A JP H1153039 A JPH1153039 A JP H1153039A JP 9210852 A JP9210852 A JP 9210852A JP 21085297 A JP21085297 A JP 21085297A JP H1153039 A JPH1153039 A JP H1153039A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】
【課題】 カレントミラーアンプの入力電圧を最適に設
定するとともにチップ面積を増加さない定電圧発生回路
を提供する。 【解決手段】 レベルシフト回路１７において、ＶＲＥ
ＦをｎチャネルＭＯＳトランジスタ３のゲートのみで受
けるようにし、流れる電流を大幅に減らすようにしたた
め、基準電位発生回路１４の電流駆動能力を増加させる
必要がなくチップ面積を削減できる。また、レベルシフ
ト回路１７からの出力電圧を、ｐチャネルＭＯＳトラン
ジスタ１、ｎチャネルＭＯＳトランジスタ３、９のトラ
ンジスタ比で設定できるようにしたため、カレントミラ
ーアンプ１９を最適な動作点で動作させることができ
る。
定するとともにチップ面積を増加さない定電圧発生回路
を提供する。 【解決手段】 レベルシフト回路１７において、ＶＲＥ
ＦをｎチャネルＭＯＳトランジスタ３のゲートのみで受
けるようにし、流れる電流を大幅に減らすようにしたた
め、基準電位発生回路１４の電流駆動能力を増加させる
必要がなくチップ面積を削減できる。また、レベルシフ
ト回路１７からの出力電圧を、ｐチャネルＭＯＳトラン
ジスタ１、ｎチャネルＭＯＳトランジスタ３、９のトラ
ンジスタ比で設定できるようにしたため、カレントミラ
ーアンプ１９を最適な動作点で動作させることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は定電圧発生回路に関
し、特に外部電源電圧を降圧させて内部降圧電源電圧を
発生する定電圧発生回路に関するものである。
し、特に外部電源電圧を降圧させて内部降圧電源電圧を
発生する定電圧発生回路に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体集積回路では、高集
積化に伴い低消費電力化、トランジスタの信頼性確保等
のために電源電圧の低電圧化が必要となってきている。
例えば、集積度が２５６Ｍビット以上のＤＲＡＭでは、
外部電源電圧（ＶＥＸＴ）が２．５Ｖ、内部降圧電源電
圧（ＶＩＮＴ）が２．０Ｖ程度となってきている。そし
て、従来の定電圧発生回路では、内部でＶＥＸＴから基
準電源電圧（ＶＲＥＦ）を生成し、このＶＲＥＦと負帰
還させたＶＩＮＴとをカレントミラーアンプで差動増幅
することによりＶＩＮＴを生成していた。しかし、ＶＥ
ＸＴとＶＩＮＴの電位差が小さい場合、カレントミラー
アンプの利得が低下し、電流供給能力が低下するという
問題が発生する。
積化に伴い低消費電力化、トランジスタの信頼性確保等
のために電源電圧の低電圧化が必要となってきている。
例えば、集積度が２５６Ｍビット以上のＤＲＡＭでは、
外部電源電圧（ＶＥＸＴ）が２．５Ｖ、内部降圧電源電
圧（ＶＩＮＴ）が２．０Ｖ程度となってきている。そし
て、従来の定電圧発生回路では、内部でＶＥＸＴから基
準電源電圧（ＶＲＥＦ）を生成し、このＶＲＥＦと負帰
還させたＶＩＮＴとをカレントミラーアンプで差動増幅
することによりＶＩＮＴを生成していた。しかし、ＶＥ
ＸＴとＶＩＮＴの電位差が小さい場合、カレントミラー
アンプの利得が低下し、電流供給能力が低下するという
問題が発生する。
【０００３】従来の定電圧発生回路では、この問題を解
決するため、特開平７−２１１８６９号公報に示される
ようなＶＩＮＴ及びＶＲＥＦをレベルシフト回路により
降圧させた後にカレントミラーアンプで差動増幅する方
法が用いられていた。このような従来の定電圧発生回路
の回路図を図７に示す。この従来の定電圧発生回路は、
レベルシフト回路１０７、１０８と、位相補償用容量１
０３、１０４と、カレントミラーアンプ１０９と、ｐチ
ャネルＭＯＳトランジスタ１１と、基準電位発生回路１
４と、基準電位ドライブ回路１０５と、位相補償回路１
６とから構成されている。この従来の定電圧発生回路
は、ＶＥＸＴからＶＩＮＴを生成し、ＤＲＡＭ内部回路
１５に供給するものである。
決するため、特開平７−２１１８６９号公報に示される
ようなＶＩＮＴ及びＶＲＥＦをレベルシフト回路により
降圧させた後にカレントミラーアンプで差動増幅する方
法が用いられていた。このような従来の定電圧発生回路
の回路図を図７に示す。この従来の定電圧発生回路は、
レベルシフト回路１０７、１０８と、位相補償用容量１
０３、１０４と、カレントミラーアンプ１０９と、ｐチ
ャネルＭＯＳトランジスタ１１と、基準電位発生回路１
４と、基準電位ドライブ回路１０５と、位相補償回路１
６とから構成されている。この従来の定電圧発生回路
は、ＶＥＸＴからＶＩＮＴを生成し、ＤＲＡＭ内部回路
１５に供給するものである。
【０００４】基準電位発生回路１４は、基準電位を生成
し出力する。基準電位ドライブ回路５５は、基準電位発
生回路１４で生成された基準電位の電流容量を増加させ
てＶＲＥＦとして出力する。レベルシフト回路１０７
は、ゲートおよびドレインにＶＲＥＦが入力され、ソー
スの電圧を出力電圧とするｎチャネルＭＯＳトランジス
タ１０１と、ドレインがｎチャネルＭＯＳトランジスタ
１０１のソースに接続され、ソースがグランドに接続さ
れ、ベースにある一定の電圧が入力され、一定の電流が
流れる定電流源として動作するｎチャネルＭＯＳトラン
ジスタ３０とから構成されている。ｎチャネルＭＯＳト
ランジスタ３０は、ｎチャネルＭＯＳトランジスタ１０
１と比較して、非常に小さなゲート幅に設定されてい
る。
し出力する。基準電位ドライブ回路５５は、基準電位発
生回路１４で生成された基準電位の電流容量を増加させ
てＶＲＥＦとして出力する。レベルシフト回路１０７
は、ゲートおよびドレインにＶＲＥＦが入力され、ソー
スの電圧を出力電圧とするｎチャネルＭＯＳトランジス
タ１０１と、ドレインがｎチャネルＭＯＳトランジスタ
１０１のソースに接続され、ソースがグランドに接続さ
れ、ベースにある一定の電圧が入力され、一定の電流が
流れる定電流源として動作するｎチャネルＭＯＳトラン
ジスタ３０とから構成されている。ｎチャネルＭＯＳト
ランジスタ３０は、ｎチャネルＭＯＳトランジスタ１０
１と比較して、非常に小さなゲート幅に設定されてい
る。
【０００５】レベルシフト回路１０８は、レベルシフト
回路１０７と同様な構成であり、ゲートおよびドレイン
にＶＩＮＴが入力され、ソースの電圧を出力電圧とする
ｎチャネルＭＯＳトランジスタ１０２と、ドレインがｎ
チャネルＭＯＳトランジスタ１０２のソースに接続さ
れ、ソースがグランドに接続され、ベースにある一定の
電圧が入力され、一定の電流が流れる定電流源として動
作するｎチャネルＭＯＳトランジスタ３１とから構成さ
れている。カレントミラーアンプ１０９は、ソースがＶ
ＥＸＴに接続され、ゲートとドレインが接続されたｐチ
ャネルＭＯＳトランジスタ６と、ソースがＶＥＸＴに接
続され、ゲートがｐチャネルＭＯＳトランジスタ６のゲ
ートに接続され、ドレインの電圧を出力電圧とするｐチ
ャネルＭＯＳトランジスタ５と、ゲートにレベルシフト
回路１０７からの出力電圧が入力され、ドレインがｐチ
ャネルＭＯＳトランジスタ５のドレインと接続されたｎ
チャネルＭＯＳトランジスタ７と、ゲートにレベルシフ
ト回路１０８からの出力電圧が入力され、ドレインがｐ
チャネルＭＯＳトランジスタ６のドレインと接続された
ｎチャネルＭＯＳトランジスタ８と、ドレインがｎチャ
ネルＭＯＳトランジスタ７、８のそれぞれのソースに共
通に接続され、ソースがグランドに接続され、ベースに
ある一定の電圧が入力され、一定の電流が流れる定電流
源として動作するｎチャネルＭＯＳトランジスタ１０と
から構成されている。
回路１０７と同様な構成であり、ゲートおよびドレイン
にＶＩＮＴが入力され、ソースの電圧を出力電圧とする
ｎチャネルＭＯＳトランジスタ１０２と、ドレインがｎ
チャネルＭＯＳトランジスタ１０２のソースに接続さ
れ、ソースがグランドに接続され、ベースにある一定の
電圧が入力され、一定の電流が流れる定電流源として動
作するｎチャネルＭＯＳトランジスタ３１とから構成さ
れている。カレントミラーアンプ１０９は、ソースがＶ
ＥＸＴに接続され、ゲートとドレインが接続されたｐチ
ャネルＭＯＳトランジスタ６と、ソースがＶＥＸＴに接
続され、ゲートがｐチャネルＭＯＳトランジスタ６のゲ
ートに接続され、ドレインの電圧を出力電圧とするｐチ
ャネルＭＯＳトランジスタ５と、ゲートにレベルシフト
回路１０７からの出力電圧が入力され、ドレインがｐチ
ャネルＭＯＳトランジスタ５のドレインと接続されたｎ
チャネルＭＯＳトランジスタ７と、ゲートにレベルシフ
ト回路１０８からの出力電圧が入力され、ドレインがｐ
チャネルＭＯＳトランジスタ６のドレインと接続された
ｎチャネルＭＯＳトランジスタ８と、ドレインがｎチャ
ネルＭＯＳトランジスタ７、８のそれぞれのソースに共
通に接続され、ソースがグランドに接続され、ベースに
ある一定の電圧が入力され、一定の電流が流れる定電流
源として動作するｎチャネルＭＯＳトランジスタ１０と
から構成されている。
【０００６】位相補償用容量１０３は、ＶＲＥＦとｎチ
ャネルＭＯＳトランジスタ７のベースとの間に接続され
ている。位相補償用容量１０４は、ＶＩＮＴとｎチャネ
ルＭＯＳトランジスタ８のベースとの間に接続されてい
る。位相補償用容量１０３、１０４は、レベルシフト回
路１０７および１０８において遅れた位相を補償するた
めの容量であり、高い周波数帯域においてレベルシフト
部の位相遅れが生じたときに、ＶＲＥＦ及びＶＩＮＴを
高周波的に直接カレントミラーアンプ１９の入力に伝達
する。ＰチャネルＭＯＳトランジスタ１１は、カレント
ミラーアンプ１０９の出力電圧がゲートに入力され、Ｖ
ＥＸＴがドレインに入力され、ソースからＶＩＮＴを出
力する。
ャネルＭＯＳトランジスタ７のベースとの間に接続され
ている。位相補償用容量１０４は、ＶＩＮＴとｎチャネ
ルＭＯＳトランジスタ８のベースとの間に接続されてい
る。位相補償用容量１０３、１０４は、レベルシフト回
路１０７および１０８において遅れた位相を補償するた
めの容量であり、高い周波数帯域においてレベルシフト
部の位相遅れが生じたときに、ＶＲＥＦ及びＶＩＮＴを
高周波的に直接カレントミラーアンプ１９の入力に伝達
する。ＰチャネルＭＯＳトランジスタ１１は、カレント
ミラーアンプ１０９の出力電圧がゲートに入力され、Ｖ
ＥＸＴがドレインに入力され、ソースからＶＩＮＴを出
力する。
【０００７】位相補償回路１６は、ＶＩＮＴに接続さ
れ、抵抗及び容量により構成されている。この位相補償
用回路１６は、特開平４−６６９３号公報に示されてい
るように、ＤＲＡＭ内部回路１５、ＶＥＸＴからのノイ
ズ及び定電圧発生回路自体のフィードバックループによ
る発振に対して位相を補償するものであり、通常ドライ
ブトランジスタであるｐチャネルＭＯＳトランジスタ１
１のゲート幅Ｗ＝数千μｍに対し、数百ｐＦ〜数千ｐＦ
の容量と数Ω〜数十Ω程度の抵抗とから構成されてい
る。次に、この従来の定電圧発生回路の動作について説
明する。基準電位発生回路１４で発生した基準電位は基
準電位ドライブ回路１０５に入力されＶＲＥＦとして出
力される。ＶＲＥＦはｎチャネルＭＯＳトランジスタ１
０１のゲート、ドレイン及び位相補償用容量１０３に入
力される。ｎチャネルＭＯＳトランジスタ１０１と比較
しｎチャネルＭＯＳトランジスタ３０は、非常に小さな
ゲート幅に設定されているため、レベルシフト回路１０
７から出力される電圧はｎチャネルＭＯＳトランジスタ
１０１の闘値電圧Ｖｔで決定され、ＶＲＥＦ−Ｖｔとな
る。
れ、抵抗及び容量により構成されている。この位相補償
用回路１６は、特開平４−６６９３号公報に示されてい
るように、ＤＲＡＭ内部回路１５、ＶＥＸＴからのノイ
ズ及び定電圧発生回路自体のフィードバックループによ
る発振に対して位相を補償するものであり、通常ドライ
ブトランジスタであるｐチャネルＭＯＳトランジスタ１
１のゲート幅Ｗ＝数千μｍに対し、数百ｐＦ〜数千ｐＦ
の容量と数Ω〜数十Ω程度の抵抗とから構成されてい
る。次に、この従来の定電圧発生回路の動作について説
明する。基準電位発生回路１４で発生した基準電位は基
準電位ドライブ回路１０５に入力されＶＲＥＦとして出
力される。ＶＲＥＦはｎチャネルＭＯＳトランジスタ１
０１のゲート、ドレイン及び位相補償用容量１０３に入
力される。ｎチャネルＭＯＳトランジスタ１０１と比較
しｎチャネルＭＯＳトランジスタ３０は、非常に小さな
ゲート幅に設定されているため、レベルシフト回路１０
７から出力される電圧はｎチャネルＭＯＳトランジスタ
１０１の闘値電圧Ｖｔで決定され、ＶＲＥＦ−Ｖｔとな
る。
【０００８】また、ＶＩＮＴもＶＲＥＦと同様に、レベ
ルシフト回路１０８に入力され、ＶＩＮＴ−Ｖｔの電圧
として出力される。レベルシフト回路１０７、１０８か
ら出力された、ＶＲＥＦ−Ｖｔ及びＶＩＮＴ−Ｖｔの電
圧はカレントミラーアンプ１０９に入力され、差動増幅
された後にＰチャネルＭＯＳトランジスタ１１のゲート
に出力される。ここで、ＶＩＮＴがＶＲＥＦより△Ｖ低
くなった場合、レベルシフト回路１０７の出力電圧はＶ
ＲＥＦ−Ｖｔ、レベルシフト回路１０８の出力電圧はＶ
ＲＥＦ−Ｖｔ−△Ｖとなるため、カレントミラーアンプ
１０９の入力間の電位差は△Ｖとなる。カレントミラー
アンプ１０９の利得をＡとすると出力電圧はＡ倍されＰ
チャネルＭＯＳトランジスタ１１のゲート電圧はＡ×△
Ｖ低くなり、ＰチャネルＭＯＳトランジスタ１１は電流
供給能力を増加させ△Ｖの落ち込みを回復する。従っ
て、安定状態ではＶＩＮＴ＝ＶＲＥＦとなる。例えば、
ＶＲＥＦ＝２．０Ｖに設定ずれば、ＶＩＮＴ＝２．０Ｖ
になる。
ルシフト回路１０８に入力され、ＶＩＮＴ−Ｖｔの電圧
として出力される。レベルシフト回路１０７、１０８か
ら出力された、ＶＲＥＦ−Ｖｔ及びＶＩＮＴ−Ｖｔの電
圧はカレントミラーアンプ１０９に入力され、差動増幅
された後にＰチャネルＭＯＳトランジスタ１１のゲート
に出力される。ここで、ＶＩＮＴがＶＲＥＦより△Ｖ低
くなった場合、レベルシフト回路１０７の出力電圧はＶ
ＲＥＦ−Ｖｔ、レベルシフト回路１０８の出力電圧はＶ
ＲＥＦ−Ｖｔ−△Ｖとなるため、カレントミラーアンプ
１０９の入力間の電位差は△Ｖとなる。カレントミラー
アンプ１０９の利得をＡとすると出力電圧はＡ倍されＰ
チャネルＭＯＳトランジスタ１１のゲート電圧はＡ×△
Ｖ低くなり、ＰチャネルＭＯＳトランジスタ１１は電流
供給能力を増加させ△Ｖの落ち込みを回復する。従っ
て、安定状態ではＶＩＮＴ＝ＶＲＥＦとなる。例えば、
ＶＲＥＦ＝２．０Ｖに設定ずれば、ＶＩＮＴ＝２．０Ｖ
になる。
【０００９】この従来の定電圧発生回路では、ＶＥＸＴ
とＶＩＮＴ間の電位差が小さくなっても、カレントミラ
ーアンプ１０９の入力電圧を低く設定することができる
ため、ＶＩＮＴのフィードバックループの利得を増加さ
せることができ、その結果、ＶＩＮＴの電流駆動能力を
増加させることができ、更に高い周波数帯域におけるレ
ベルシフト回路１０７、１０８の位相補償を行える。し
かし、この従来の定電圧発生回路では、レベルシフト回
路１０７、１０８において、電圧降圧手段としてゲート
とドレインが接続されたダイオード接続タイプのｎチャ
ネルＭＯＳトランジスタ１０１、１０２を用いているた
め、カレントミラーアンプ１０９の入力電圧はｎチャネ
ルＭＯＳトランジスタ１０１、１０２の閾値で決定され
てしまい、カレントミラーアンプ１０９の最適な入力電
圧を設定するのが困難であった。
とＶＩＮＴ間の電位差が小さくなっても、カレントミラ
ーアンプ１０９の入力電圧を低く設定することができる
ため、ＶＩＮＴのフィードバックループの利得を増加さ
せることができ、その結果、ＶＩＮＴの電流駆動能力を
増加させることができ、更に高い周波数帯域におけるレ
ベルシフト回路１０７、１０８の位相補償を行える。し
かし、この従来の定電圧発生回路では、レベルシフト回
路１０７、１０８において、電圧降圧手段としてゲート
とドレインが接続されたダイオード接続タイプのｎチャ
ネルＭＯＳトランジスタ１０１、１０２を用いているた
め、カレントミラーアンプ１０９の入力電圧はｎチャネ
ルＭＯＳトランジスタ１０１、１０２の閾値で決定され
てしまい、カレントミラーアンプ１０９の最適な入力電
圧を設定するのが困難であった。
【００１０】また、この問題を解決するためにレベルシ
フト回路１０７、１０８を抵抗分割で構成する方法があ
るが、抵抗値として数千Ωを必要とし、抵抗値のばらつ
きにより出力が不安定になる、また抵抗部の容量と抵抗
成分による時定数によって位相遅れが発生し、発振しや
すくなるという問題が生じる。また、通常ＤＲＡＭ等で
は待機時の消費電流を削減するため、常時動作している
基準電位発生回路には電流駆動能力はほとんど無い。そ
のため、ＶＲＥＦからグランドレベルに大きな電流が流
れる従来の定電圧発生回路および抵抗分割を用いた定電
圧発生回路では、基準電位発生回路とレベルシフト回路
との間に電流駆動能力のある基準電位ドライブ回路を追
加しなければならず、チップ面積増加といった問題が生
じる。
フト回路１０７、１０８を抵抗分割で構成する方法があ
るが、抵抗値として数千Ωを必要とし、抵抗値のばらつ
きにより出力が不安定になる、また抵抗部の容量と抵抗
成分による時定数によって位相遅れが発生し、発振しや
すくなるという問題が生じる。また、通常ＤＲＡＭ等で
は待機時の消費電流を削減するため、常時動作している
基準電位発生回路には電流駆動能力はほとんど無い。そ
のため、ＶＲＥＦからグランドレベルに大きな電流が流
れる従来の定電圧発生回路および抵抗分割を用いた定電
圧発生回路では、基準電位発生回路とレベルシフト回路
との間に電流駆動能力のある基準電位ドライブ回路を追
加しなければならず、チップ面積増加といった問題が生
じる。
【００１１】
【発明が解決しようとする課題】上記従来の定電圧発生
回路では、下記のような問題があった。 （１）レベルシフト回路にダイオード接続タイプのｎチ
ャネルＭＯＳトランジスタを用いた場合には、カレント
ミラーアンプの入力電圧はレベルシフト回路のｎチャネ
ルＭＯＳトランジスタの閾値で決定されてしまうため、
カレントミラーアンプの最適な入力電圧を設定すること
が困難である。 （２）レベルシフト回路に抵抗分割を用いた場合には、
抵抗値のばらつきにより出力が不安定になるとともに位
相遅れが発生し発振しやすくなる。 （３）電流駆動能力を増加させるために、基準電位発生
回路とレベルシフト回路との間に電流駆動能力のある基
準電位ドライブ回路を追加しなければならず、チップ面
積が増加する。
回路では、下記のような問題があった。 （１）レベルシフト回路にダイオード接続タイプのｎチ
ャネルＭＯＳトランジスタを用いた場合には、カレント
ミラーアンプの入力電圧はレベルシフト回路のｎチャネ
ルＭＯＳトランジスタの閾値で決定されてしまうため、
カレントミラーアンプの最適な入力電圧を設定すること
が困難である。 （２）レベルシフト回路に抵抗分割を用いた場合には、
抵抗値のばらつきにより出力が不安定になるとともに位
相遅れが発生し発振しやすくなる。 （３）電流駆動能力を増加させるために、基準電位発生
回路とレベルシフト回路との間に電流駆動能力のある基
準電位ドライブ回路を追加しなければならず、チップ面
積が増加する。
【００１２】本発明は、カレントミラーアンプの入力電
圧を最適に設定することができるとともに発振しにく
く、さらにチップ面積を増加させることのない定電圧発
生回路を提供することを目的とする。
圧を最適に設定することができるとともに発振しにく
く、さらにチップ面積を増加させることのない定電圧発
生回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の定電圧発生回路は、外部電源電圧から前記
外部電源電圧より低い電圧である内部降圧電源電圧を生
成する定電圧発生回路において、前記外部電源電圧から
基準電位を生成する基準電位発生回路と、前記基準電位
がベースに入力された第１のトランジスタと、前記第１
のトランジスタのソースとグランドとの間に接続された
第１の定電流源と、前記第１のトランジスタのドレイン
と前記外部電源電圧との間に設けられ前記外部電源電圧
を降圧する第１の電圧降圧手段とから構成され、前記第
１のトランジスタのドレインの電圧を出力電圧とする第
１のレベルシフト回路と、前記内部降圧電源電圧がベー
スに入力され、ソースが前記第１の定電流源に接続され
た第２のトランジスタと、前記第２のトランジスタのド
レインと前記外部電源電圧との間に設けられ前記外部電
源電圧を降圧する第２の電圧降圧手段とから構成され、
前記第２のトランジスタのドレインの電圧を出力電圧と
する第２のレベルシフト回路と、第１および第２の入力
端子を有し、前記第１のレベルシフト回路からの出力電
圧を前記第１の入力端子に入力し、前記第２のレベルシ
フト回路からの出力電圧を前記第２の入力端子に入力
し、前記第１の入力端子と前記第２の入力端子との間の
電圧を差動増幅して出力するカレントミラーアンプと、
前記カレントミラーアンプからの出力電圧がゲートに入
力され、ソースに前記外部電源電圧が入力され、ドレイ
ンから前記内部降圧電源電圧を出力する第３のトランジ
スタとから構成されることを特徴とする。
に、本発明の定電圧発生回路は、外部電源電圧から前記
外部電源電圧より低い電圧である内部降圧電源電圧を生
成する定電圧発生回路において、前記外部電源電圧から
基準電位を生成する基準電位発生回路と、前記基準電位
がベースに入力された第１のトランジスタと、前記第１
のトランジスタのソースとグランドとの間に接続された
第１の定電流源と、前記第１のトランジスタのドレイン
と前記外部電源電圧との間に設けられ前記外部電源電圧
を降圧する第１の電圧降圧手段とから構成され、前記第
１のトランジスタのドレインの電圧を出力電圧とする第
１のレベルシフト回路と、前記内部降圧電源電圧がベー
スに入力され、ソースが前記第１の定電流源に接続され
た第２のトランジスタと、前記第２のトランジスタのド
レインと前記外部電源電圧との間に設けられ前記外部電
源電圧を降圧する第２の電圧降圧手段とから構成され、
前記第２のトランジスタのドレインの電圧を出力電圧と
する第２のレベルシフト回路と、第１および第２の入力
端子を有し、前記第１のレベルシフト回路からの出力電
圧を前記第１の入力端子に入力し、前記第２のレベルシ
フト回路からの出力電圧を前記第２の入力端子に入力
し、前記第１の入力端子と前記第２の入力端子との間の
電圧を差動増幅して出力するカレントミラーアンプと、
前記カレントミラーアンプからの出力電圧がゲートに入
力され、ソースに前記外部電源電圧が入力され、ドレイ
ンから前記内部降圧電源電圧を出力する第３のトランジ
スタとから構成されることを特徴とする。
【００１４】本発明は、第１のレベルシフト回路におい
て、基準電位を第１のトランジスタのゲートのみで受け
るようにし基準電位から流れる電流を大幅に減らすよう
にしたものである。したがって、基準電位発生回路の電
流駆動能力を増加させる必要がないため、チップ面積を
削減することができるとともに安定した電圧供給を行う
ことができる。また、本発明は、第１のレベルシフト回
路からの出力電圧を、第１の電圧降圧手段、第１のトラ
ンジスタ、第１の定電流源の設定により決定し、第２の
レベルシフト回路からの出力電圧を、第２の電圧降圧手
段、第２のトランジスタ、第１の定電流源の設定により
決定するようにしたものである。
て、基準電位を第１のトランジスタのゲートのみで受け
るようにし基準電位から流れる電流を大幅に減らすよう
にしたものである。したがって、基準電位発生回路の電
流駆動能力を増加させる必要がないため、チップ面積を
削減することができるとともに安定した電圧供給を行う
ことができる。また、本発明は、第１のレベルシフト回
路からの出力電圧を、第１の電圧降圧手段、第１のトラ
ンジスタ、第１の定電流源の設定により決定し、第２の
レベルシフト回路からの出力電圧を、第２の電圧降圧手
段、第２のトランジスタ、第１の定電流源の設定により
決定するようにしたものである。
【００１５】したがって、第１および第２のレベルシフ
ト回路からの出力電圧を自由に設定することができ、カ
レントミラーアンプを最適な動作点で動作させることが
できる。また、本発明の定電圧発生回路は、外部電源電
圧から前記外部電源電圧より低い電圧である内部降圧電
源電圧を生成する定電圧発生回路において、前記外部電
源電圧から基準電位を生成する基準電位発生回路と、前
記基準電位がベースに入力された第１のトランジスタ
と、前記第１のトランジスタのソースとグランドとの間
に接続された第１の定電流源と、前記第１のトランジス
タのドレインと前記外部電源電圧との間に設けられ前記
外部電源電圧を降圧する第１の電圧降圧手段とから構成
され、前記第１のトランジスタのドレインの電圧を出力
電圧とする第１のレベルシフト回路と、前記内部降圧電
源電圧がベースに入力された第２のトランジスタと、前
記第２のトランジスタのソースとグランドとの間に接続
された第２の定電流源と、前記第２のトランジスタのド
レインと前記外部電源電圧との間に設けられ前記外部電
源電圧を降圧する第２の電圧降圧手段とから構成され、
前記第２のトランジスタのドレインの電圧を出力電圧と
する第２のレベルシフト回路と、第１および第２の入力
端子を有し、前記第１のレベルシフト回路からの出力電
圧を前記第１の入力端子に入力し、前記第２のレベルシ
フト回路からの出力電圧を前記第２の入力端子に入力
し、前記第１の入力端子と前記第２の入力端子との間の
電圧を差動増幅して出力するカレントミラーアンプと、
前記カレントミラーアンプからの出力電圧がゲートに入
力され、ソースに前記外部電源電圧が入力され、ドレイ
ンから前記内部降圧電源電圧を出力する第３のトランジ
スタとから構成されることを特徴とする。
ト回路からの出力電圧を自由に設定することができ、カ
レントミラーアンプを最適な動作点で動作させることが
できる。また、本発明の定電圧発生回路は、外部電源電
圧から前記外部電源電圧より低い電圧である内部降圧電
源電圧を生成する定電圧発生回路において、前記外部電
源電圧から基準電位を生成する基準電位発生回路と、前
記基準電位がベースに入力された第１のトランジスタ
と、前記第１のトランジスタのソースとグランドとの間
に接続された第１の定電流源と、前記第１のトランジス
タのドレインと前記外部電源電圧との間に設けられ前記
外部電源電圧を降圧する第１の電圧降圧手段とから構成
され、前記第１のトランジスタのドレインの電圧を出力
電圧とする第１のレベルシフト回路と、前記内部降圧電
源電圧がベースに入力された第２のトランジスタと、前
記第２のトランジスタのソースとグランドとの間に接続
された第２の定電流源と、前記第２のトランジスタのド
レインと前記外部電源電圧との間に設けられ前記外部電
源電圧を降圧する第２の電圧降圧手段とから構成され、
前記第２のトランジスタのドレインの電圧を出力電圧と
する第２のレベルシフト回路と、第１および第２の入力
端子を有し、前記第１のレベルシフト回路からの出力電
圧を前記第１の入力端子に入力し、前記第２のレベルシ
フト回路からの出力電圧を前記第２の入力端子に入力
し、前記第１の入力端子と前記第２の入力端子との間の
電圧を差動増幅して出力するカレントミラーアンプと、
前記カレントミラーアンプからの出力電圧がゲートに入
力され、ソースに前記外部電源電圧が入力され、ドレイ
ンから前記内部降圧電源電圧を出力する第３のトランジ
スタとから構成されることを特徴とする。
【００１６】本発明は、第１、第２のレベルシフト回路
にそれぞれ第１、第２の定電流源を設けて、第１のレベ
ルシフト回路からの出力電圧を、第１の電圧降圧手段、
第１のトランジスタ、第１の定電流源の設定により決定
し、第２のレベルシフト回路からの出力電圧を、第２の
電圧降圧手段、第２のトランジスタ、第２の定電流源の
設定により決定するようにしたものである。したがっ
て、第１のレベルシフト回路の出力電圧の高周波帯域に
おける位相の回復を行うことができるため、フィードバ
ックループの位相余裕を更に改善することができる。ま
た、本発明の定電圧発生回路は、外部電源電圧から前記
外部電源電圧より低い電圧である内部降圧電源電圧を生
成する定電圧発生回路において、前記外部電源電圧から
基準電位を生成する基準電位発生回路と、前記基準電位
がベースに入力された第１のトランジスタと、前記第１
のトランジスタのソースとグランドとの間に接続された
第１の定電流源と、前記第１のトランジスタのドレイン
と前記外部電源電圧との間に設けられ前記外部電源電圧
を降圧する第１の電圧降圧手段とから構成され、前記第
１のトランジスタのソースの電圧を出力電圧とする第１
のレベルシフト回路と、前記内部降圧電源電圧がベース
に入力された第２のトランジスタと、前記第２のトラン
ジスタのソースとグランドとの間に接続された第２の定
電流源と、前記第２のトランジスタのドレインと前記外
部電源電圧との間に設けられ前記外部電源電圧を降圧す
る第２の電圧降圧手段とから構成され、前記第２のトラ
ンジスタのソースの電圧を出力電圧とする第２のレベル
シフト回路と、第１および第２の入力端子を有し、前記
第１のレベルシフト回路からの出力電圧を前記第１の入
力端子に入力し、前記第２のレベルシフト回路からの出
力電圧を前記第２の入力端子に入力し、前記第１の入力
端子と前記第２の入力端子との間の電圧を差動増幅して
出力するカレントミラーアンプと、前記カレントミラー
アンプからの出力電圧がゲートに入力され、ソースに前
記外部電源電圧が入力され、ドレインから前記内部降圧
電源電圧を出力する第３のトランジスタとから構成され
ることを特徴とする。
にそれぞれ第１、第２の定電流源を設けて、第１のレベ
ルシフト回路からの出力電圧を、第１の電圧降圧手段、
第１のトランジスタ、第１の定電流源の設定により決定
し、第２のレベルシフト回路からの出力電圧を、第２の
電圧降圧手段、第２のトランジスタ、第２の定電流源の
設定により決定するようにしたものである。したがっ
て、第１のレベルシフト回路の出力電圧の高周波帯域に
おける位相の回復を行うことができるため、フィードバ
ックループの位相余裕を更に改善することができる。ま
た、本発明の定電圧発生回路は、外部電源電圧から前記
外部電源電圧より低い電圧である内部降圧電源電圧を生
成する定電圧発生回路において、前記外部電源電圧から
基準電位を生成する基準電位発生回路と、前記基準電位
がベースに入力された第１のトランジスタと、前記第１
のトランジスタのソースとグランドとの間に接続された
第１の定電流源と、前記第１のトランジスタのドレイン
と前記外部電源電圧との間に設けられ前記外部電源電圧
を降圧する第１の電圧降圧手段とから構成され、前記第
１のトランジスタのソースの電圧を出力電圧とする第１
のレベルシフト回路と、前記内部降圧電源電圧がベース
に入力された第２のトランジスタと、前記第２のトラン
ジスタのソースとグランドとの間に接続された第２の定
電流源と、前記第２のトランジスタのドレインと前記外
部電源電圧との間に設けられ前記外部電源電圧を降圧す
る第２の電圧降圧手段とから構成され、前記第２のトラ
ンジスタのソースの電圧を出力電圧とする第２のレベル
シフト回路と、第１および第２の入力端子を有し、前記
第１のレベルシフト回路からの出力電圧を前記第１の入
力端子に入力し、前記第２のレベルシフト回路からの出
力電圧を前記第２の入力端子に入力し、前記第１の入力
端子と前記第２の入力端子との間の電圧を差動増幅して
出力するカレントミラーアンプと、前記カレントミラー
アンプからの出力電圧がゲートに入力され、ソースに前
記外部電源電圧が入力され、ドレインから前記内部降圧
電源電圧を出力する第３のトランジスタとから構成され
ることを特徴とする。
【００１７】本発明は、第１のレベルシフト回路からの
出力電圧を、第１のトランジスタのソースから取るよう
にし、第２のレベルシフト回路からの出力電圧を、第２
のトランジスタのソースから取るようにしたものであ
る。したがって、第１、第２のトランジスタのドレイン
から出力電圧を取る場合に比べて、出力電圧を低い電圧
に設定することができるため、カレントミラーアンプの
最適な動作点が低いレベルになった場合でも対応するこ
とができる。本発明の実施態様によれば、前記カレント
ミラーアンプが、ソースが前記外部電源電圧に接続さ
れ、ゲートとドレインが接続された第３のトランジスタ
と、ソースが前記外部電源電圧に接続され、ゲートが前
記第３のトランジスタのゲートに接続され、ドレインの
電圧を出力電圧とする第４のトランジスタと、ゲートに
前記第１のレベルシフト回路からの出力電圧が入力さ
れ、ドレインが前記第３のトランジスタのドレインと接
続された第５のトランジスタと、ゲートに前記第２のレ
ベルシフト回路からの出力電圧が入力され、ドレインが
前記第４のトランジスタのドレインと接続された第６の
トランジスタと、一方の端子が前記第５のトランジスタ
および前記第６のトランジスタのそれぞれのソースと共
通して接続され、他方の端子がグランドに接続された第
３の定電流源とから構成されている。
出力電圧を、第１のトランジスタのソースから取るよう
にし、第２のレベルシフト回路からの出力電圧を、第２
のトランジスタのソースから取るようにしたものであ
る。したがって、第１、第２のトランジスタのドレイン
から出力電圧を取る場合に比べて、出力電圧を低い電圧
に設定することができるため、カレントミラーアンプの
最適な動作点が低いレベルになった場合でも対応するこ
とができる。本発明の実施態様によれば、前記カレント
ミラーアンプが、ソースが前記外部電源電圧に接続さ
れ、ゲートとドレインが接続された第３のトランジスタ
と、ソースが前記外部電源電圧に接続され、ゲートが前
記第３のトランジスタのゲートに接続され、ドレインの
電圧を出力電圧とする第４のトランジスタと、ゲートに
前記第１のレベルシフト回路からの出力電圧が入力さ
れ、ドレインが前記第３のトランジスタのドレインと接
続された第５のトランジスタと、ゲートに前記第２のレ
ベルシフト回路からの出力電圧が入力され、ドレインが
前記第４のトランジスタのドレインと接続された第６の
トランジスタと、一方の端子が前記第５のトランジスタ
および前記第６のトランジスタのそれぞれのソースと共
通して接続され、他方の端子がグランドに接続された第
３の定電流源とから構成されている。
【００１８】また、本発明の他の実施態様によれば、前
記第２のトランジスタのゲートと、前記カレントミラー
アンプの第１の入力端子との間に設けられた第１の位相
補償用容量と、前記第１のトランジスタのゲートと、前
記カレントミラーアンプの第２の入力端子との間に設け
られた第２の位相補償用容量とをさらに有する。本発明
は、第１の位相補償用容量により、内部降圧電源電圧と
同相の信号をカレントミラーアンプの第１の入力端子に
入力し、第２の位相補償用容量により基準電位と同相の
信号をカレントミラーアンプの第２の入力端子に入力す
るようにしたものである。したがって、第１および第２
のレベルシフト回路による位相遅れを補償を行うととも
に利得の低下も抑えることができる。
記第２のトランジスタのゲートと、前記カレントミラー
アンプの第１の入力端子との間に設けられた第１の位相
補償用容量と、前記第１のトランジスタのゲートと、前
記カレントミラーアンプの第２の入力端子との間に設け
られた第２の位相補償用容量とをさらに有する。本発明
は、第１の位相補償用容量により、内部降圧電源電圧と
同相の信号をカレントミラーアンプの第１の入力端子に
入力し、第２の位相補償用容量により基準電位と同相の
信号をカレントミラーアンプの第２の入力端子に入力す
るようにしたものである。したがって、第１および第２
のレベルシフト回路による位相遅れを補償を行うととも
に利得の低下も抑えることができる。
【００１９】また、本発明の他の実施態様によれば、前
記第１および第２の電圧降圧手段が、ゲートとドレイン
が接続されたトランジスタである。また、本発明の他の
実施態様によれば、前記第１および第２の電圧降圧手段
が、抵抗素子である。また、本発明の他の実施態様によ
れば、前記第１および第２の電圧降圧手段が、直列接続
された１または複数のダイオードである。
記第１および第２の電圧降圧手段が、ゲートとドレイン
が接続されたトランジスタである。また、本発明の他の
実施態様によれば、前記第１および第２の電圧降圧手段
が、抵抗素子である。また、本発明の他の実施態様によ
れば、前記第１および第２の電圧降圧手段が、直列接続
された１または複数のダイオードである。
【００２０】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。 （第１の実施形態）本発明の第１の実施形態の定電圧発
生回路の回路図を図１に示す。図７中と同番号は同じ構
成要素を示す。本実施形態の定電圧発生回路は、基準電
位発生回路１４と、レベルシフト回路１７、１８と、カ
レントミラーアンプ１９と、ｐチャネルＭＯＳトランジ
スタ１１と、位相補償用容量１２、１３と、位相補償回
路１６とから構成されている。レベルシフト回路１７
は、ソースにＶＥＸＴが入力され、ゲートとドレインが
接続され、ドレインの電圧を出力電圧とするｐチャネル
ＭＯＳトランジスタ１と、ゲートにＶＲＥＦが入力さ
れ、ドレインがｐチャネルＭＯＳトランジスタ１のドレ
インに接続されたｎチャネルＭＯＳトランジスタ３と、
ドレインがｎチャネルＭＯＳトランジスタ３のソースに
接続され、ソースがグランドに接続され、ベースにある
一定の電圧が入力され、一定の電流が流れる定電流源と
して動作するｎチャネルＭＯＳトランジスタ９とから構
成されている。
図面を参照して詳細に説明する。 （第１の実施形態）本発明の第１の実施形態の定電圧発
生回路の回路図を図１に示す。図７中と同番号は同じ構
成要素を示す。本実施形態の定電圧発生回路は、基準電
位発生回路１４と、レベルシフト回路１７、１８と、カ
レントミラーアンプ１９と、ｐチャネルＭＯＳトランジ
スタ１１と、位相補償用容量１２、１３と、位相補償回
路１６とから構成されている。レベルシフト回路１７
は、ソースにＶＥＸＴが入力され、ゲートとドレインが
接続され、ドレインの電圧を出力電圧とするｐチャネル
ＭＯＳトランジスタ１と、ゲートにＶＲＥＦが入力さ
れ、ドレインがｐチャネルＭＯＳトランジスタ１のドレ
インに接続されたｎチャネルＭＯＳトランジスタ３と、
ドレインがｎチャネルＭＯＳトランジスタ３のソースに
接続され、ソースがグランドに接続され、ベースにある
一定の電圧が入力され、一定の電流が流れる定電流源と
して動作するｎチャネルＭＯＳトランジスタ９とから構
成されている。
【００２１】レベルシフト回路１８は、ソースにＶＥＸ
Ｔが入力され、ゲートとドレインが接続され、ドレイン
の電圧を出力電圧とするｐチャネルＭＯＳトランジスタ
２と、ゲートにＶＩＮＴが入力され、ドレインがｐチャ
ネルＭＯＳトランジスタ２のドレインに接続され、ソー
スがｎチャネルＭＯＳトランジスタ９のドレインに接続
されたｎチャネルＭＯＳトランジスタ４とから構成され
ている。カレントミラーアンプ１９は、ソースがＶＥＸ
Ｔに接続され、ゲートとドレインが接続されたｐチャネ
ルＭＯＳトランジスタ５と、ソースがＶＥＸＴに接続さ
れ、ゲートがｐチャネルＭＯＳトランジスタ５のゲート
に接続され、ドレインの電圧を出力電圧とするｐチャネ
ルＭＯＳトランジスタ６と、ゲートにレベルシフト回路
１０７からの出力電圧が入力され、ドレインがｐチャネ
ルＭＯＳトランジスタ５のドレインと接続されたｎチャ
ネルＭＯＳトランジスタ７と、ゲートにレベルシフト回
路１０８からの出力電圧が入力され、ドレインがｐチャ
ネルＭＯＳトランジスタ６のドレインと接続されたｎチ
ャネルＭＯＳトランジスタ８と、ドレインがｎチャネル
ＭＯＳトランジスタ７、８のそれぞれのソースに共通に
接続され、ソースがグランドに接続され、ベースにある
一定の電圧が入力され、一定の電流が流れる定電流源と
して動作するｎチャネルＭＯＳトランジスタ１０とから
構成されている。
Ｔが入力され、ゲートとドレインが接続され、ドレイン
の電圧を出力電圧とするｐチャネルＭＯＳトランジスタ
２と、ゲートにＶＩＮＴが入力され、ドレインがｐチャ
ネルＭＯＳトランジスタ２のドレインに接続され、ソー
スがｎチャネルＭＯＳトランジスタ９のドレインに接続
されたｎチャネルＭＯＳトランジスタ４とから構成され
ている。カレントミラーアンプ１９は、ソースがＶＥＸ
Ｔに接続され、ゲートとドレインが接続されたｐチャネ
ルＭＯＳトランジスタ５と、ソースがＶＥＸＴに接続さ
れ、ゲートがｐチャネルＭＯＳトランジスタ５のゲート
に接続され、ドレインの電圧を出力電圧とするｐチャネ
ルＭＯＳトランジスタ６と、ゲートにレベルシフト回路
１０７からの出力電圧が入力され、ドレインがｐチャネ
ルＭＯＳトランジスタ５のドレインと接続されたｎチャ
ネルＭＯＳトランジスタ７と、ゲートにレベルシフト回
路１０８からの出力電圧が入力され、ドレインがｐチャ
ネルＭＯＳトランジスタ６のドレインと接続されたｎチ
ャネルＭＯＳトランジスタ８と、ドレインがｎチャネル
ＭＯＳトランジスタ７、８のそれぞれのソースに共通に
接続され、ソースがグランドに接続され、ベースにある
一定の電圧が入力され、一定の電流が流れる定電流源と
して動作するｎチャネルＭＯＳトランジスタ１０とから
構成されている。
【００２２】位相補償用容量１２は、ＶＩＮＴとｎチャ
ネルＭＯＳトランジスタ７のベースとの間に接続されて
いる。位相補償用容量１３は、ＶＲＥＦとｎチャネルＭ
ＯＳトランジスタ８のベースとの間に接続されている。
位相補償用容量１２、１３は、それぞれレベルシフト回
路１７、１８において遅れた位相を補償するための容量
であり、高い周波数帯域においてレベルシフト回路１
７、１８の位相遅れが生じたときに、ＶＲＥＦ及びＶＩ
ＮＴを高周波的に直接カレントミラーアンプ１９の入力
に伝達する。次に、本実施形態の動作について図１およ
び図２を用いて説明する。基準電位発生回路１４で発生
したＶＲＥＦは、レベルシフト回路１７のｎチャネルＭ
ＯＳトランジスタ３のゲートに入力され、ＰチャネルＭ
ＯＳトランジスタ１、ｎチャネルＭＯＳトランジスタ
３、９のゲート長及びゲート幅により決定される電圧に
降圧されてカレントミラー回路１９に出力される。
ネルＭＯＳトランジスタ７のベースとの間に接続されて
いる。位相補償用容量１３は、ＶＲＥＦとｎチャネルＭ
ＯＳトランジスタ８のベースとの間に接続されている。
位相補償用容量１２、１３は、それぞれレベルシフト回
路１７、１８において遅れた位相を補償するための容量
であり、高い周波数帯域においてレベルシフト回路１
７、１８の位相遅れが生じたときに、ＶＲＥＦ及びＶＩ
ＮＴを高周波的に直接カレントミラーアンプ１９の入力
に伝達する。次に、本実施形態の動作について図１およ
び図２を用いて説明する。基準電位発生回路１４で発生
したＶＲＥＦは、レベルシフト回路１７のｎチャネルＭ
ＯＳトランジスタ３のゲートに入力され、ＰチャネルＭ
ＯＳトランジスタ１、ｎチャネルＭＯＳトランジスタ
３、９のゲート長及びゲート幅により決定される電圧に
降圧されてカレントミラー回路１９に出力される。
【００２３】レベルシフト回路１７では、ｎチャネルＭ
ＯＳトランジスタ３のゲートに入力されたＶＲＥＦは、
ｎチャネルＭＯＳトランジスタ３のドレインから出力さ
れるため、入力されたＶＲＥＦの位相は１８０度反転し
て出力される。そのため、カレントミラーアンプ１９へ
出力されるＶＲＥＦの位相は、図７の従来の定電圧発生
回路の場合のＶＲＥＦとは逆になっている。また、ＶＩ
ＮＴはレベルシフト回路１８のｎチャネルＭＯＳトラン
ジスタ４のゲートに入力され、ＰチャネルＭＯＳトラン
ジスタ２、ｎチャネルＭＯＳトランジスタ４、９のゲー
ト長及びゲート幅により決定される電圧に降圧されると
ともに移相が１８０度移相した出力がカレントミラー回
路１９に出力される。この後、カレントミラー回路１９
において、レベルシフト回路１７、１８からの出力電圧
が差動増幅され、ｐチャネルＭＯＳトランジスタ１１の
ゲートに出力されることによりＶＩＮＴを出力する動作
およびＶＩＮＴ＝ＶＲＥＦの安定状態になる動作は図７
の従来の定電圧発生回路で説明した動作と同様である。
ＯＳトランジスタ３のゲートに入力されたＶＲＥＦは、
ｎチャネルＭＯＳトランジスタ３のドレインから出力さ
れるため、入力されたＶＲＥＦの位相は１８０度反転し
て出力される。そのため、カレントミラーアンプ１９へ
出力されるＶＲＥＦの位相は、図７の従来の定電圧発生
回路の場合のＶＲＥＦとは逆になっている。また、ＶＩ
ＮＴはレベルシフト回路１８のｎチャネルＭＯＳトラン
ジスタ４のゲートに入力され、ＰチャネルＭＯＳトラン
ジスタ２、ｎチャネルＭＯＳトランジスタ４、９のゲー
ト長及びゲート幅により決定される電圧に降圧されると
ともに移相が１８０度移相した出力がカレントミラー回
路１９に出力される。この後、カレントミラー回路１９
において、レベルシフト回路１７、１８からの出力電圧
が差動増幅され、ｐチャネルＭＯＳトランジスタ１１の
ゲートに出力されることによりＶＩＮＴを出力する動作
およびＶＩＮＴ＝ＶＲＥＦの安定状態になる動作は図７
の従来の定電圧発生回路で説明した動作と同様である。
【００２４】ここで、位相補償用容量１２はＶＩＮＴと
同相の信号を、移相補償用容量１３はＶＲＥＦと同相の
信号をそれぞれカレントミラーアンプ１９に出力するた
め、レベルシフト回路１７、１８における位相遅れを低
周波数から高周波数まで補償する。そのため、本実施形
態の定電圧発生回路は、レベルシフト回路を用いない定
電圧発生回路と比較し、同等の位相特性を得ることがで
きる。本実施形態の定電圧発生回路のＶＩＮＴのフィー
ドバックループにおける利得及び位相の周波数特性を図
２のボード線図を用いて説明する。フィードバックルー
プが発振しないための条件は、利得が０ｄＢ以上のとき
の最小の位相である位相余裕が４５度以上であることで
あるが、本実施形態では位相余裕は４５度であるため安
定であることが分かる。
同相の信号を、移相補償用容量１３はＶＲＥＦと同相の
信号をそれぞれカレントミラーアンプ１９に出力するた
め、レベルシフト回路１７、１８における位相遅れを低
周波数から高周波数まで補償する。そのため、本実施形
態の定電圧発生回路は、レベルシフト回路を用いない定
電圧発生回路と比較し、同等の位相特性を得ることがで
きる。本実施形態の定電圧発生回路のＶＩＮＴのフィー
ドバックループにおける利得及び位相の周波数特性を図
２のボード線図を用いて説明する。フィードバックルー
プが発振しないための条件は、利得が０ｄＢ以上のとき
の最小の位相である位相余裕が４５度以上であることで
あるが、本実施形態では位相余裕は４５度であるため安
定であることが分かる。
【００２５】また、本実施形態では、レベルシフト回路
１７の出力レベルはＰチャネルＭＯＳトランジスタ１、
ｎチャネルＭＯＳトランジスタ３、９のゲート長及びゲ
ート幅の調整を行うことで自由に設定することができ
る。また、レベルシフト回路１８の出力レベルはＰチャ
ネルＭＯＳトランジスタ２、ｎチャネルＭＯＳトランジ
スタ４、９のゲート長及びゲート幅の調整を行うことで
自由に設定することができる。そのため、それぞれの出
力をカレントミラーアンプ１９の最適動作点に合わせて
自由に設定することができる。また、レベルシフト回路
１７においてＶＲＥＦはｎチャネルＭＯＳトランジスタ
３のゲートのみに入力されているため、ほとんど電流が
流れない。そのため、図７におけるような基準電位ドラ
イブ回路１０５が必要ない。
１７の出力レベルはＰチャネルＭＯＳトランジスタ１、
ｎチャネルＭＯＳトランジスタ３、９のゲート長及びゲ
ート幅の調整を行うことで自由に設定することができ
る。また、レベルシフト回路１８の出力レベルはＰチャ
ネルＭＯＳトランジスタ２、ｎチャネルＭＯＳトランジ
スタ４、９のゲート長及びゲート幅の調整を行うことで
自由に設定することができる。そのため、それぞれの出
力をカレントミラーアンプ１９の最適動作点に合わせて
自由に設定することができる。また、レベルシフト回路
１７においてＶＲＥＦはｎチャネルＭＯＳトランジスタ
３のゲートのみに入力されているため、ほとんど電流が
流れない。そのため、図７におけるような基準電位ドラ
イブ回路１０５が必要ない。
【００２６】（第２の実施形態）本発明の第２の実施形
態の定電圧発生回路の回路図を図３に示す。図１中と同
番号は同じ構成要素を示す。本実施形態は、図１の第１
の実施形態に対して、レベルシフト回路部１８をレベル
シフト回路３８に置き換えたものである。レベルシフト
回路３８は、レベルシフト回路１８に対して、ドレイン
がｎチャネルＭＯＳトランジスタ４のソースに接続さ
れ、ソースがグランドに接続され、ベースにある一定の
電圧が入力され、一定の電流が流れる定電流源として動
作するｎチャネルＭＯＳトランジスタ２０を設けたもの
である。このことにより、レベルシルト回路１７、３８
の入力トランジスタであるｎチャネルＭＯＳトランジス
タ３、４のソースは共通の定電流源に接続されるのでは
なく、別々の定電流源であるｎチャネルＭＯＳトランジ
スタ９、２０にそれぞれ接続されることになる。
態の定電圧発生回路の回路図を図３に示す。図１中と同
番号は同じ構成要素を示す。本実施形態は、図１の第１
の実施形態に対して、レベルシフト回路部１８をレベル
シフト回路３８に置き換えたものである。レベルシフト
回路３８は、レベルシフト回路１８に対して、ドレイン
がｎチャネルＭＯＳトランジスタ４のソースに接続さ
れ、ソースがグランドに接続され、ベースにある一定の
電圧が入力され、一定の電流が流れる定電流源として動
作するｎチャネルＭＯＳトランジスタ２０を設けたもの
である。このことにより、レベルシルト回路１７、３８
の入力トランジスタであるｎチャネルＭＯＳトランジス
タ３、４のソースは共通の定電流源に接続されるのでは
なく、別々の定電流源であるｎチャネルＭＯＳトランジ
スタ９、２０にそれぞれ接続されることになる。
【００２７】本実施形態は上記第１の実施形態と動作は
同様であるが、レベルシフト回路１７の出力部Ｂの電流
の変化が第１の実施形態と異なる。第１の実施形態で
は、例えばＶＩＮＴが上昇した場合、ｎチャネルＭＯＳ
トランジスタ４に流れる電流が増加し、ｎチャネルＭＯ
Ｓトランジスタ３、４のソース電位を上昇させる。同時
に、位相補償用容量１２によりレベルシフト回路１７の
出力電位は上昇し、ｎチャネルＭＯＳトランジスタ３の
ソースとドレイン間は同相の状態を保つこととなる。し
かし、本実施形態ではｎチャネルＭＯＳトランジスタ
３、４のソースは共通に接続されていないため、レベル
シフト回路１７の出力部Ｂは低周波ではトランジスタ
３、９により一定の電圧に設定される。また、Ｐチャネ
ルＭＯＳトランジスタ１によりＢ点の電圧の位相はＶＲ
ＥＦの位相に対して９０度の遅れを持つが、低周波では
利得は非常に小さいため全体の特性に影響をおよぼさな
い。しかし、高周波になると、利得が増加するためＰチ
ャネルＭＯＳトランジスタ１による９０度の位相遅れの
影響が現れ始め、この９０度の位相遅れにより高い周波
数帯域における位相の回復が行なわれる。
同様であるが、レベルシフト回路１７の出力部Ｂの電流
の変化が第１の実施形態と異なる。第１の実施形態で
は、例えばＶＩＮＴが上昇した場合、ｎチャネルＭＯＳ
トランジスタ４に流れる電流が増加し、ｎチャネルＭＯ
Ｓトランジスタ３、４のソース電位を上昇させる。同時
に、位相補償用容量１２によりレベルシフト回路１７の
出力電位は上昇し、ｎチャネルＭＯＳトランジスタ３の
ソースとドレイン間は同相の状態を保つこととなる。し
かし、本実施形態ではｎチャネルＭＯＳトランジスタ
３、４のソースは共通に接続されていないため、レベル
シフト回路１７の出力部Ｂは低周波ではトランジスタ
３、９により一定の電圧に設定される。また、Ｐチャネ
ルＭＯＳトランジスタ１によりＢ点の電圧の位相はＶＲ
ＥＦの位相に対して９０度の遅れを持つが、低周波では
利得は非常に小さいため全体の特性に影響をおよぼさな
い。しかし、高周波になると、利得が増加するためＰチ
ャネルＭＯＳトランジスタ１による９０度の位相遅れの
影響が現れ始め、この９０度の位相遅れにより高い周波
数帯域における位相の回復が行なわれる。
【００２８】本実施形態の定電圧発生回路のＶＩＮＴの
フィードバックループにおける利得及び位相の周波数特
性およびＢ点とＶＩＮＴ間の利得（利得Ｂ）と位相（位
相Ｂ）の周波数特性を図４のボード線図を用いて説明す
る。低周波帯域では利得Ｂはほとんど無いため、フィー
ドバックループの利得及び位相にはほとんど影響してい
ない。しかし、周波数が１ＭＨｚ付近で利得Ｂが０ｄＢ
に近づき始めるため、第１の実施形態と比較しフィード
バックループの位相を回復させている。この結果、第１
の実施形態で４５度程度であった位相余裕は、本実施形
態では８５度程度まで回復している。 （第３の実施形態）本発明の第３の実施形態の定電圧発
生回路の回路図を図５に示す。図３中と同番号は同じ構
成要素を示す。
フィードバックループにおける利得及び位相の周波数特
性およびＢ点とＶＩＮＴ間の利得（利得Ｂ）と位相（位
相Ｂ）の周波数特性を図４のボード線図を用いて説明す
る。低周波帯域では利得Ｂはほとんど無いため、フィー
ドバックループの利得及び位相にはほとんど影響してい
ない。しかし、周波数が１ＭＨｚ付近で利得Ｂが０ｄＢ
に近づき始めるため、第１の実施形態と比較しフィード
バックループの位相を回復させている。この結果、第１
の実施形態で４５度程度であった位相余裕は、本実施形
態では８５度程度まで回復している。 （第３の実施形態）本発明の第３の実施形態の定電圧発
生回路の回路図を図５に示す。図３中と同番号は同じ構
成要素を示す。
【００２９】本実施形態は、図３の第２の実施形態に対
して、レベルシフト回路１７をレベルシフト回路５７に
置き換え、レベルシフト回路３８をレベルシフト回路５
８に置き換えたものである。レベルシフト回路５７は、
レベルシフト回路１７に対して、出力電圧を取り出す場
所をｎチャネルＭＯＳトランジスタ３のドレインからｎ
チャネルＭＯＳトランジスタ３のソースに変更したもの
である。レベルシフト回路５８は、レベルシフト回路３
８に対して、出力電圧を取り出す場所をｎチャネルＭＯ
Ｓトランジスタ４のドレインからｎチャネルＭＯＳトラ
ンジスタ４のソースに変更したものである。本実施形態
は、レベルシフト回路１７、１８の出力電圧をより低く
設定することができるように出力電圧を取り出す場所を
変更したため、カレントミラーアンプ１９の最適点が低
いレベルになった場合でも対応が可能となる。
して、レベルシフト回路１７をレベルシフト回路５７に
置き換え、レベルシフト回路３８をレベルシフト回路５
８に置き換えたものである。レベルシフト回路５７は、
レベルシフト回路１７に対して、出力電圧を取り出す場
所をｎチャネルＭＯＳトランジスタ３のドレインからｎ
チャネルＭＯＳトランジスタ３のソースに変更したもの
である。レベルシフト回路５８は、レベルシフト回路３
８に対して、出力電圧を取り出す場所をｎチャネルＭＯ
Ｓトランジスタ４のドレインからｎチャネルＭＯＳトラ
ンジスタ４のソースに変更したものである。本実施形態
は、レベルシフト回路１７、１８の出力電圧をより低く
設定することができるように出力電圧を取り出す場所を
変更したため、カレントミラーアンプ１９の最適点が低
いレベルになった場合でも対応が可能となる。
【００３０】上記第２の実施形態では、ベルシフト回路
１７、３８の入出力間の位相は位相差が１８０度の逆相
であったが、本実施形態ではレベルシルト回路５７、５
８の入出力間の位相は同相である。そのため、レベルシ
フト回路５７の出力電圧はｎチャネルＭＯＳトランジス
タ８のゲートに入力され、レベルシフト回路５８の出力
電圧はｎチャネルＭＯＳトランジスタ７のゲートに入力
されている。 （第４の実施形態）本発明の第４の実施形態の定電圧発
生回路の回路図を図６に示す。図１中と同番号は同じ構
成要素を示す。本実施形態は、図１の第１の実施形態に
対して、レベルシフト回路１７、１８をレベルシフト回
路６７、６８に置き換えたものである。
１７、３８の入出力間の位相は位相差が１８０度の逆相
であったが、本実施形態ではレベルシルト回路５７、５
８の入出力間の位相は同相である。そのため、レベルシ
フト回路５７の出力電圧はｎチャネルＭＯＳトランジス
タ８のゲートに入力され、レベルシフト回路５８の出力
電圧はｎチャネルＭＯＳトランジスタ７のゲートに入力
されている。 （第４の実施形態）本発明の第４の実施形態の定電圧発
生回路の回路図を図６に示す。図１中と同番号は同じ構
成要素を示す。本実施形態は、図１の第１の実施形態に
対して、レベルシフト回路１７、１８をレベルシフト回
路６７、６８に置き換えたものである。
【００３１】レベルシフト回路６７は、レベルシフト回
路１７に対して、ＰチャネルＭＯＳトランジスタ１を抵
抗６１に置き換えたものである。レベルシフト回路６８
は、レベルシフト回路１８に対して、ＰチャネルＭＯＳ
トランジスタ２を抵抗６２に置き換えたものである。本
実施形態ではｎチャネルＭＯＳトランジスタ３、４のサ
イズを最適に保ち抵抗６１、６２の値を自由に設定する
ことで、レベルシフト回路６７、６８の出力電圧をカレ
ントミラーアンプ１９の最適動作点に設定することがで
きる。また、抵抗６１、６２の替わりに、直列接続され
た１または複数のダイオードを用いても同様な効果を得
ることができる。さらに、抵抗６１、６２の替わりに、
ドレインとゲートが接続されたｎチャネルＭＯＳトラン
ジスタを用いても同様な効果を得ることができる。
路１７に対して、ＰチャネルＭＯＳトランジスタ１を抵
抗６１に置き換えたものである。レベルシフト回路６８
は、レベルシフト回路１８に対して、ＰチャネルＭＯＳ
トランジスタ２を抵抗６２に置き換えたものである。本
実施形態ではｎチャネルＭＯＳトランジスタ３、４のサ
イズを最適に保ち抵抗６１、６２の値を自由に設定する
ことで、レベルシフト回路６７、６８の出力電圧をカレ
ントミラーアンプ１９の最適動作点に設定することがで
きる。また、抵抗６１、６２の替わりに、直列接続され
た１または複数のダイオードを用いても同様な効果を得
ることができる。さらに、抵抗６１、６２の替わりに、
ドレインとゲートが接続されたｎチャネルＭＯＳトラン
ジスタを用いても同様な効果を得ることができる。
【００３２】なお、本実施形態では第１の実施形態のｐ
チャネルＭＯＳトランジスタ１、２を、抵抗６１、６
２、直列接続された１または複数のダイオード、ドレイ
ンとゲートが接続されたｎチャネルＭＯＳトランジスタ
で置き換えたが、第２、３の実施形態においても同様に
置き換えることが可能である。また、上記第１〜４の実
施形態では、ＶＲＥＦが正の電圧であったが、本発明は
これに限られるものではなく、レベルシフト回路のＶＲ
ＥＦをゲートに入力するｎチャネルＭＯＳトランジスタ
をｐチャネルＭＯＳトランジスタに置き換えることによ
り負の電圧のＶＲＥＦを用いることができる。
チャネルＭＯＳトランジスタ１、２を、抵抗６１、６
２、直列接続された１または複数のダイオード、ドレイ
ンとゲートが接続されたｎチャネルＭＯＳトランジスタ
で置き換えたが、第２、３の実施形態においても同様に
置き換えることが可能である。また、上記第１〜４の実
施形態では、ＶＲＥＦが正の電圧であったが、本発明は
これに限られるものではなく、レベルシフト回路のＶＲ
ＥＦをゲートに入力するｎチャネルＭＯＳトランジスタ
をｐチャネルＭＯＳトランジスタに置き換えることによ
り負の電圧のＶＲＥＦを用いることができる。
【００３３】
【発明の効果】以上説明したように、本発明は、下記の
ような効果を有する。 （１）第１のレベルシフト回路において、基準電位を第
１のトランジスタのゲートのみで受けるようにし基準電
位から流れる電流を大幅に減らすことにより、基準電位
発生回路の電流駆動能力を増加させる必要がないため、
チップ面積を削減することができるとともに安定した電
圧供給を行うことができる。 （２）第１のレベルシフト回路からの出力電圧を、第１
の電圧降圧手段、第１のトランジスタ、第１の定電流源
の設定により決定し、第２のレベルシフト回路からの出
力電圧を、第２の電圧降圧手段、第２のトランジスタ、
第１または第２の定電流源の設定により決定することに
より、第１および第２のレベルシフト回路からの出力電
圧を自由に設定することができ、カレントミラーアンプ
を最適な動作点で動作させることができる。
ような効果を有する。 （１）第１のレベルシフト回路において、基準電位を第
１のトランジスタのゲートのみで受けるようにし基準電
位から流れる電流を大幅に減らすことにより、基準電位
発生回路の電流駆動能力を増加させる必要がないため、
チップ面積を削減することができるとともに安定した電
圧供給を行うことができる。 （２）第１のレベルシフト回路からの出力電圧を、第１
の電圧降圧手段、第１のトランジスタ、第１の定電流源
の設定により決定し、第２のレベルシフト回路からの出
力電圧を、第２の電圧降圧手段、第２のトランジスタ、
第１または第２の定電流源の設定により決定することに
より、第１および第２のレベルシフト回路からの出力電
圧を自由に設定することができ、カレントミラーアンプ
を最適な動作点で動作させることができる。
【００３４】（３）請求項３、４記載の発明は、第１の
レベルシフト回路からの出力電圧を、第１のトランジス
タのソースから取るようにし、第２のレベルシフト回路
からの出力電圧を、第２のトランジスタのソースから取
るようにしたものである。したがって、第１、第２のト
ランジスタのドレインから出力電圧を取る場合に比べ
て、出力電圧を低い電圧に設定することができるため、
カレントミラーアンプの最適な動作点が低いレベルにな
った場合でも対応することができる。 （４）請求項２、４記載の発明は、第１、第２のレベル
シフト回路にそれぞれ第１、第２の定電流源を設けて、
第１のレベルシフト回路からの出力電圧を、第１の電圧
降圧手段、第１のトランジスタ、第１の定電流源の設定
により決定し、第２のレベルシフト回路からの出力電圧
を、第２の電圧降圧手段、第２のトランジスタ、第２の
定電流源の設定により決定するようにしたものである。
したがって、第１のレベルシフト回路の出力電圧の高周
波帯域における位相の回復を行うことができるため、フ
ィードバックループの位相余裕を更に改善することがで
きる。
レベルシフト回路からの出力電圧を、第１のトランジス
タのソースから取るようにし、第２のレベルシフト回路
からの出力電圧を、第２のトランジスタのソースから取
るようにしたものである。したがって、第１、第２のト
ランジスタのドレインから出力電圧を取る場合に比べ
て、出力電圧を低い電圧に設定することができるため、
カレントミラーアンプの最適な動作点が低いレベルにな
った場合でも対応することができる。 （４）請求項２、４記載の発明は、第１、第２のレベル
シフト回路にそれぞれ第１、第２の定電流源を設けて、
第１のレベルシフト回路からの出力電圧を、第１の電圧
降圧手段、第１のトランジスタ、第１の定電流源の設定
により決定し、第２のレベルシフト回路からの出力電圧
を、第２の電圧降圧手段、第２のトランジスタ、第２の
定電流源の設定により決定するようにしたものである。
したがって、第１のレベルシフト回路の出力電圧の高周
波帯域における位相の回復を行うことができるため、フ
ィードバックループの位相余裕を更に改善することがで
きる。
【００３５】（５）請求項６記載の発明は、第１の位相
補償用容量により、内部降圧電源電圧と同相の信号をカ
レントミラーアンプの第１の入力端子に入力し、第２の
位相補償用容量により基準電位と同相の信号をカレント
ミラーアンプの第２の入力端子に入力するようにしたも
のである。したがって、第１および第２のレベルシフト
回路による位相遅れを補償を行うとともに利得の低下も
抑えることができる。
補償用容量により、内部降圧電源電圧と同相の信号をカ
レントミラーアンプの第１の入力端子に入力し、第２の
位相補償用容量により基準電位と同相の信号をカレント
ミラーアンプの第２の入力端子に入力するようにしたも
のである。したがって、第１および第２のレベルシフト
回路による位相遅れを補償を行うとともに利得の低下も
抑えることができる。
【図１】本発明の第１の実施形態の定電圧発生回路の回
路図である。
路図である。
【図２】図１の定電圧発生回路のボード線図である。
【図３】本発明の第２の実施形態の定電圧発生回路の回
路図である。
路図である。
【図４】図３の定電圧発生回路のボード線図である。
【図５】本発明の第３の実施形態の定電圧発生回路の回
路図である。
路図である。
【図６】本発明の第４の実施形態の定電圧発生回路の回
路図である。
路図である。
【図７】従来の定電圧発生回路の回路図である。
１、２ ｐチャネルＭＯＳトランジスタ ３、４ ｎチャネルＭＯＳトランジスタ ５、６ ＰチャネルＭＯＳトランジスタ ７、８ ｎチャネルＭＯＳトランジスタ ９、１０ ｎチャネルＭＯＳトランジスタ １１ ｐチャネルＭＯＳトランジスタ １２、１３ 位相補償用容量 １４ 基準電位発生回路 １５ ＤＲＡＭ内部回路 １６ 位相補償回路 １７、１８ レベルシフト回路 １９ カレントミラーアンプ ３０、３１ ｎチャネルＭＯＳトランジスタ ３８、５７、５８、６７、６８ レベルシフト回路 １０１、１０２ ｎチャネルＭＯＳトランジスタ １０３、１０４ 位相補償用容量 １０５ 基準電位ドライブ回路 １０７、１０８ レベルシフト回路 １０９ カレントミラーアンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/088
Claims (9)
- 【請求項１】 外部電源電圧から前記外部電源電圧より
低い電圧である内部降圧電源電圧を生成する定電圧発生
回路において、 前記外部電源電圧から基準電位を生成する基準電位発生
回路と、 前記基準電位がベースに入力された第１のトランジスタ
と、前記第１のトランジスタのソースとグランドとの間
に接続された第１の定電流源と、前記第１のトランジス
タのドレインと前記外部電源電圧との間に設けられ前記
外部電源電圧を降圧する第１の電圧降圧手段とから構成
され、前記第１のトランジスタのドレインの電圧を出力
電圧とする第１のレベルシフト回路と、 前記内部降圧電源電圧がベースに入力され、ソースが前
記第１の定電流源に接続された第２のトランジスタと、
前記第２のトランジスタのドレインと前記外部電源電圧
との間に設けられ前記外部電源電圧を降圧する第２の電
圧降圧手段とから構成され、前記第２のトランジスタの
ドレインの電圧を出力電圧とする第２のレベルシフト回
路と、 第１および第２の入力端子を有し、前記第１のレベルシ
フト回路からの出力電圧を前記第１の入力端子に入力
し、前記第２のレベルシフト回路からの出力電圧を前記
第２の入力端子に入力し、前記第１の入力端子と前記第
２の入力端子との間の電圧を差動増幅して出力するカレ
ントミラーアンプと、 前記カレントミラーアンプからの出力電圧がゲートに入
力され、ソースに前記外部電源電圧が入力され、ドレイ
ンから前記内部降圧電源電圧を出力する第３のトランジ
スタとから構成されることを特徴とする定電圧発生回
路。 - 【請求項２】 外部電源電圧から前記外部電源電圧より
低い電圧である内部降圧電源電圧を生成する定電圧発生
回路において、 前記外部電源電圧から基準電位を生成する基準電位発生
回路と、 前記基準電位がベースに入力された第１のトランジスタ
と、前記第１のトランジスタのソースとグランドとの間
に接続された第１の定電流源と、前記第１のトランジス
タのドレインと前記外部電源電圧との間に設けられ前記
外部電源電圧を降圧する第１の電圧降圧手段とから構成
され、前記第１のトランジスタのドレインの電圧を出力
電圧とする第１のレベルシフト回路と、 前記内部降圧電源電圧がベースに入力された第２のトラ
ンジスタと、前記第２のトランジスタのソースとグラン
ドとの間に接続された第２の定電流源と、前記第２のト
ランジスタのドレインと前記外部電源電圧との間に設け
られ前記外部電源電圧を降圧する第２の電圧降圧手段と
から構成され、前記第２のトランジスタのドレインの電
圧を出力電圧とする第２のレベルシフト回路と、 第１および第２の入力端子を有し、前記第１のレベルシ
フト回路からの出力電圧を前記第１の入力端子に入力
し、前記第２のレベルシフト回路からの出力電圧を前記
第２の入力端子に入力し、前記第１の入力端子と前記第
２の入力端子との間の電圧を差動増幅して出力するカレ
ントミラーアンプと、 前記カレントミラーアンプからの出力電圧がゲートに入
力され、ソースに前記外部電源電圧が入力され、ドレイ
ンから前記内部降圧電源電圧を出力する第３のトランジ
スタとから構成されることを特徴とする定電圧発生回
路。 - 【請求項３】 外部電源電圧から前記外部電源電圧より
低い電圧である内部降圧電源電圧を生成する定電圧発生
回路において、 前記外部電源電圧から基準電位を生成する基準電位発生
回路と、 前記基準電位がベースに入力された第１のトランジスタ
と、前記第１のトランジスタのソースとグランドとの間
に接続された第１の定電流源と、前記第１のトランジス
タのドレインと前記外部電源電圧との間に設けられ前記
外部電源電圧を降圧する第１の電圧降圧手段とから構成
され、前記第１のトランジスタのソースの電圧を出力電
圧とする第１のレベルシフト回路と、 前記内部降圧電源電圧がベースに入力され、ソースが前
記第１の定電流源に接続された第２のトランジスタと、
前記第２のトランジスタのドレインと前記外部電源電圧
との間に設けられ前記外部電源電圧を降圧する第２の電
圧降圧手段とから構成され、前記第２のトランジスタの
ソースの電圧を出力電圧とする第２のレベルシフト回路
と、第１および第２の入力端子を有し、前記第１のレベ
ルシフト回路からの出力電圧を前記第１の入力端子に入
力し、前記第２のレベルシフト回路からの出力電圧を前
記第２の入力端子に入力し、前記第１の入力端子と前記
第２の入力端子との間の電圧を差動増幅して出力するカ
レントミラーアンプと、 前記カレントミラーアンプからの出力電圧がゲートに入
力され、ソースに前記外部電源電圧が入力され、ドレイ
ンから前記内部降圧電源電圧を出力する第３のトランジ
スタとから構成されることを特徴とする定電圧発生回
路。 - 【請求項４】 外部電源電圧から前記外部電源電圧より
低い電圧である内部降圧電源電圧を生成する定電圧発生
回路において、 前記外部電源電圧から基準電位を生成する基準電位発生
回路と、 前記基準電位がベースに入力された第１のトランジスタ
と、前記第１のトランジスタのソースとグランドとの間
に接続された第１の定電流源と、前記第１のトランジス
タのドレインと前記外部電源電圧との間に設けられ前記
外部電源電圧を降圧する第１の電圧降圧手段とから構成
され、前記第１のトランジスタのソースの電圧を出力電
圧とする第１のレベルシフト回路と、 前記内部降圧電源電圧がベースに入力された第２のトラ
ンジスタと、前記第２のトランジスタのソースとグラン
ドとの間に接続された第２の定電流源と、前記第２のト
ランジスタのドレインと前記外部電源電圧との間に設け
られ前記外部電源電圧を降圧する第２の電圧降圧手段と
から構成され、前記第２のトランジスタのソースの電圧
を出力電圧とする第２のレベルシフト回路と、 第１および第２の入力端子を有し、前記第１のレベルシ
フト回路からの出力電圧を前記第１の入力端子に入力
し、前記第２のレベルシフト回路からの出力電圧を前記
第２の入力端子に入力し、前記第１の入力端子と前記第
２の入力端子との間の電圧を差動増幅して出力するカレ
ントミラーアンプと、 前記カレントミラーアンプからの出力電圧がゲートに入
力され、ソースに前記外部電源電圧が入力され、ドレイ
ンから前記内部降圧電源電圧を出力する第３のトランジ
スタとから構成されることを特徴とする定電圧発生回
路。 - 【請求項５】 前記カレントミラーアンプが、 ソースが前記外部電源電圧に接続され、ゲートとドレイ
ンが接続された第３のトランジスタと、 ソースが前記外部電源電圧に接続され、ゲートが前記第
３のトランジスタのゲートに接続され、ドレインの電圧
を出力電圧とする第４のトランジスタと、 ゲートに前記第１のレベルシフト回路からの出力電圧が
入力され、ドレインが前記第３のトランジスタのドレイ
ンと接続された第５のトランジスタと、 ゲートに前記第２のレベルシフト回路からの出力電圧が
入力され、ドレインが前記第４のトランジスタのドレイ
ンと接続された第６のトランジスタと、 一方の端子が前記第５のトランジスタおよび前記第６の
トランジスタのそれぞれのソースと共通して接続され、
他方の端子がグランドに接続された第３の定電流源とか
ら構成されている定電圧発生回路。 - 【請求項６】 前記第２のトランジスタのゲートと、前
記カレントミラーアンプの第１の入力端子との間に設け
られた第１の位相補償用容量と、 前記第１のトランジスタのゲートと、前記カレントミラ
ーアンプの第２の入力端子との間に設けられた第２の位
相補償用容量とをさらに有する請求項１から５のいずれ
か１項記載の定電圧発生回路。 - 【請求項７】 前記第１および第２の電圧降圧手段が、
ゲートとドレインが接続されたトランジスタである請求
項１から６のいずれか１項記載の定電圧発生回路。 - 【請求項８】 前記第１および第２の電圧降圧手段が、
抵抗素子である請求項１から６のいずれか１項記載の定
電圧発生回路。 - 【請求項９】 前記第１および第２の電圧降圧手段が、
直列接続された１または複数のダイオードである請求項
１から６のいずれか１項記載の定電圧発生回路。
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