JP3561158B2 - 内部降圧電源回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路等に内蔵され、外部電源電圧を所定の電圧に降圧する内部降圧電源回路の改良に関する。
【０００２】
【従来の技術】
従来、内部降圧電源回路は、図８に示すように、参照電圧(VREF)と内部降圧電源電圧(VINT)の電位差を増幅した差動増幅出力電圧(VDRV)を発生させるカレントミラー型差動アンプ回路１と、所定の内部降圧電源電圧(VINT)にするために電流を供給するＰチャネルMOSFET駆動回路２とより、構成される。
【０００３】
前記のように構成された内部降圧電源回路では、負荷電流(ILOAD)が増大すると、内部降圧電源電圧(VINT)は低下する。内部降圧電源電圧(VINT)が参照電圧(VREF)より低下し始めると、カレントミラー型差動アンプ回路１の差動増幅出力電圧(VDRV)は低電位となり、ＰチャネルMOSFET駆動回路２の電流供給能力を増大させることにより、内部降圧電源電圧(VINT）は上昇する。一方、内部降圧電源電圧(VINT)が参照電圧VREFより高くなり始めると、前記差動増幅出力電圧(VDRV)は高電位となり、ＰチャネルMOSFET駆動回路２からの電流供給能力は低下、又はその電流供給は停止する。この作用により、内部降圧電源電圧(VINT)は、参照電圧(VREF)に制御される。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の内部降圧電源回路では、カレントミラー型差動アンプ回路１の出力振幅は、外部電源電圧(VDD、VSS)の電位幅|VDD-VSS|に比べて小さい。このため、ＰチャネルMOSFET駆動回路２の電流供給能力を十分に使用できない。従って、ＰチャネルMOSFET駆動回路２の負荷電流能力を上げるためには、ＰチャネルMOSFET駆動回路２を構成するＰチャネルMOSFETのチャネル幅を大きくする必要があると共に、内部降圧電源回路の過渡応答速度を維持するために、カレントミラー型差動アンプ回路１に常時流れる定電流ISを増大させる必要がある。つまり、内部降圧電源回路の負荷電流能力を高めようとすると、レイアウト面積の拡大と消費電流の増大を招き、小チップ化及び半導体集積回路の低消費電力化の妨げとなる問題点がある。
【０００５】
更に、外部電源電圧(VDD)が低電圧化されると、カレントミラー型差動アンプ回路１の出力(VDRV)が小振幅化するため、ＰチャネルMOSFET駆動回路２の電流供給能力は急激に低下する。従って、安定した内部降圧電源電圧(VINT）を半導体集積回路に供給することは極めて困難となる。
【０００６】
本発明は、上記従来の課題を解決するものであり、その目的は、ＰチャネルMOSFET駆動回路を構成するＰチャネルMOSFETのチャネル幅の拡大、及びカレントミラー型差動アンプ回路の定常電流の増大を行わずに、内部降圧電源回路の負荷電流能力を高めることにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するために、本発明では、ＰチャネルMOSFET駆動回路に与える制御電圧の振幅をほぼ外部電源電圧の電位幅|VDD-VSS|に制御する。
【０００８】
即ち、請求項１記載の発明の内部降圧電源回路は、内部降圧電圧供給点の内部降圧電源電圧と参照電圧との電位差を増幅する差動アンプ回路と、前記差動アンプ回路の出力電圧を受けて制御され、前記内部降圧電圧供給点に電流を供給する内部電源駆動手段と、前記内部降圧電圧供給点の内部降圧電源電圧と前記参照電圧との電位差を検出する電位差検出手段と、前記電位差検出手段の出力と前記内部電源駆動手段を制御する前記差動アンプ回路の出力との２出力を入力する交差結合型アンプ回路とを備えたことを特徴とする。
【０００９】
請求項２記載の発明は、前記請求項１記載の内部降圧電源回路において、前記差動アンプ回路はカレントミラー型差動アンプ回路であることを特徴とする。
【００１０】
請求項３記載の発明は、前記請求項１又は２記載の内部降圧電源回路において、前記電位差検出手段及び前記交差結合型アンプ回路の動作及び停止を、前記内部降圧電圧供給点から流れる負荷電流の大きさに応じて制御するコントロール信号発生手段を備えたことを特徴とする。
【００１１】
請求項４記載の発明は、前記請求項１又は２記載の内部降圧電源回路において、前記電位差検出手段及び前記交差結合型アンプ回路の動作及び停止を、外部電源電圧の値に応じて制御するコントロール信号発生手段を備えたことを特徴とする。
【００１２】
請求項５記載の発明は、前記請求項１又は２記載の内部降圧電源回路において、前記電位差検出手段及び前記交差結合型アンプ回路を、前記参照電圧と前記内部降圧電圧供給点の内部降圧電源電圧との差電圧に応じて制御するコントロール信号発生手段を備えたことを特徴とする。
【００１３】
請求項６記載の発明は、前記請求項１又は２記載の内部降圧電源回路において、前記内部電源駆動手段の制御信号である前記差動アンプ回路の出力電圧の軌跡は、前記内部降圧電圧供給点の内部降圧電源電圧の上昇変化と下降変化とで同一軌跡であって、ヒステリシス幅を持たないことを特徴とする。
【００１４】
請求項７記載の発明は、前記請求項１又は２記載の内部降圧電源回路において、前記内部電源駆動手段の制御信号である前記差動アンプ回路の出力電圧の軌跡は、前記内部降圧電圧供給点の内部降圧電源電圧の上昇変化と下降変化とで異なる軌跡であって、ヒステリシス幅を持つことを特徴とする。
【００１５】
請求項８記載の発明は、前記請求項７記載の内部降圧電源回路において、前記差動アンプ回路と電位差検出手段との間、及び前記交差結合型アンプ回路の前記２入力に関する対称構成の間、の少なくとも一方において、構成トランジスタのサイズが異なることを特徴とする。
【００１６】
以上の構成により、請求項１ないし請求項８記載の発明の内部電源駆動回路では、電位差検出手段は参照電圧と内部降圧電源電圧（降圧目標電圧）との電位差を検出し、この電位差と差動アンプ回路の出力とが交差結合型アンプ回路に入力される。従って、この交差結合型アンプ回路により、差動アンプ回路の出力、即ち内部電源駆動手段に与える制御電圧は、前記電位差に応じて、より高電圧側及びより低電圧側になる能力を持つことになって、この制御電圧の振幅はほぼ外部電源電圧の電位幅|VDD-VSS|となり、従って、内部電源駆動回路の電流供給能力は増大する。
【００１７】
特に、請求項３ないし請求項５記載の発明では、新たに備えた電位差検出手段及び交差結合型アンプ回路が、コントロール信号発生手段により、大きな電流供給能力を必要とする状況に限り動作する。従って、通常の電流供給能力でよい状況では、これ等が不必要に動作することがなく、低消費電流となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１９】
図１は、本発明の実施の形態における内部降圧電源回路の回路図を示すものであり、この内部降圧電源回路は半導体集積回路（例えばＤＲＡＭ）内に配置される。
【００２０】
図１において、１１は、参照電圧（VREF）と内部降圧電圧供給点Ｐの内部降圧電源電圧（VINT）とを入力して、その両者の電位差を増幅し出力する負帰還カレントミラー型差動アンプ回路、１２は、前記負帰還カレントミラー型差動アンプ回路１１の増幅出力（VDRV）を受け、この増幅出力（ VDRV ）に従って前記内部降圧電源電圧（VINT）の供給電流を制御するＰチャネルMOSFET駆動回路（内部電源駆動手段）であり、これ等回路１１、１２は、従来例の構成と同じである。前記参照電圧（VREF）は、半導体集積回路内部で生成される電圧であって、電源電圧の変動によっても値が変動しない一定電圧である。
【００２１】
本実施の形態の内部降圧電源回路は、更に、電位差検出回路（電位差検出手段）１３と、交差結合型アンプ回路１４と、コントロール信号発生回路（コントロール信号発生手段）１５とを有する。前記電位差検出回路１３は、参照電圧（VREF）と、内部降圧電源電圧（VINT）とを入力し、この両入力の電位差を検出し、更にその電位差を増幅し、その増幅電圧（VDRV2）を出力する。前記交差結合型アンプ回路１４は、前記負帰還カレントミラー型差動アンプ回路１１の増幅出力（VDRV）と、前記電位差検出回路１３の増幅出力（VDRV2）とを入力する。
【００２２】
前記コントロール信号発生回路１５は、前記電位差検出回路１３及び交差結合型アンプ回路１４を制御する信号（DRVEN）を発生させる。この信号発生回路１５は、シンクロナスＤＲＡＭの動作モードがスタンバイ及び通常動作（バースト動作及びバンクインターリーブ動作を除く）の場合、即ちＰチャネルMOSFET駆動回路１２から供給する負荷電流（ILOAD）が小さい状況では、前記電位差検出回路１３及び交差結合型アンプ回路１４の動作を停止させる内容の制御信号（DRVEN）を発生し、一方、動作モードがバースト動作又はバンクインターリーブ動作の場合、即ちＰチャネルMOSFET駆動回路１２から供給する負荷電流（ILOAD）が大きい状況では、前記両回路１３、１４を動作させる内容の制御信号（DRVEN）を発生する。
【００２３】
前記電位差検出回路１３は、具体的には、図２に示すように、参照電圧（VREF）と内部降圧電源電圧（VINT）とを入力して、この両入力の電位差を増幅した出力（VDRV2）を得るカレントミラー型差動アンプ回路２３で構成され、この差動アンプ回路２３の帰還方式は、前記負帰還カレントミラー型差動アンプ回路１１の帰還方式とは逆帰還、即ち正帰還である。
【００２４】
前記交差結合型アンプ回路１４は、同図に示すように、前記負帰還カレントミラー型差動アンプ回路から出力されて前記Ｐチャネル MOSFET 駆動回路１２を制御する増幅出力（VDRV）と前記正帰還カレントミラー型差動アンプ回路２３の増幅出力（VDRV2）とを入力する２個のＮチャネルMOSFET２４ａ、２４ｂから構成される交差結合型アンプ回路２４から構成される。
【００２５】
前記交差結合型アンプ回路２４を構成する２個の対称構成のＮチャネルMOSFET２４ａ、２４ｂは同サイズのものが使用される。また、負帰還カレントミラー型差動アンプ回路２１と正帰還カレントミラー型差動アンプ回路２３とは、帰還方式のみが異なり、他の構成は同一である。そして、この両アンプ回路２１、２３の間では、その構成トランジスタのサイズは、対応する構成部分２１ａと２３ａ、２１ｂと２３ｂ、２１ｃと２３ｃで、同一サイズのものが選択されている。
【００２６】
尚、電位差検出回路１３は、正帰還カレントミラー型差動アンプ回路２３で構成したが、本発明はこの構成に限定されない。例えば、この電位差検出回路１３を、図３に示すように、負帰還カレントミラー型差動アンプ回路３１と、その出力を反転した出力VDRV2を得るCMOSインバータレシオ回路３２とにより構成してもよい。また、交差結合型アンプ回路２４は、ＮチャネルMOSFETのみから構成したが、その他、図４に示すように、ＮチャネルMOSFET及びＰチャネルMOSFETから構成される交差結合型アンプ回路４１で構成してもよいのは勿論である。
【００２７】
以上のように構成された本実施の形態の内部降圧電源回路について、以下、その動作を図２に基づいて説明する。尚、図３及び図４に示した電位差検出回路及び交差結合型アンプ回路４１の動作は、図２の電位差検出回路１３及び交差結合型アンプ回路１４の動作と本質的に同じであるので、その説明を省略する。
【００２８】
負荷電流（ILOAD）が増大すると、内部降圧電源電圧（VINT）は低下する。内部降圧電源電圧（VINT）が参照電圧（VREF）より低下し始めると、負帰還カレントミラー型差動アンプ回路２１の出力電圧（VDRV）が低電位となり、ＰチャネルMOSFET駆動回路２２の電流供給能力を増大させ、内部降圧電源電圧（VINT）を上昇させる方向に働く。以上の動作は、従来の内部降圧電源回路の動作説明で述べた動作と同じである。ここで、本実施の形態が従来の内部降圧電源回路の動作と根本的に違う点は、従来の内部降圧電源回路では内部降圧電源電圧（VINT）が所定の電圧(VREF)より低いままでも、負帰還カレントミラー型差動アンプ回路１の出力（VDRV）は、接地電位VSSまで下がらなかったが、本実施の形態の内部降圧電源回路は、電位差検出回路２３と交差結合型アンプ回路２４により、負帰還カレントミラー型差動アンプ回路２１の出力（VDRV）の取り得る電位の下限が、ほぼ接地電位VSSまで落ちる点にある。これ等の回路動作を以下に詳述する。
【００２９】
内部降圧電源電圧（VINT）が参照電圧（VREF）より低下し、負帰還カレントミラー型差動アンプ回路２１の出力電圧（VDRV）が低電圧となるとき、正帰還カレントミラー型差動アンプ回路２３の出力電圧（VDRV2）は、高電圧となる。更に、それ等の増幅出力VDRV、VDRV2を入力する交差結合型アンプ回路２４により、負帰還カレントミラー型差動アンプ回路２１の出力（VDRV）は、より低電圧となり得る能力を持つ。このことで、正帰還カレントミラー型差動アンプ回路２３及び交差結合型アンプ回路２４により、負帰還カレントミラー型差動アンプ回路２１は、それ単独の回路のときと比べ、その出力（VDRV）をより低電位の値まで引き下げる能力を持ち、その出力電圧（VDRV）は、ほぼ接地電位VSSまで引き下がる。このことにより、ＰチャネルMOSFET駆動回路２２として従来と同一サイズのＰチャネルMOSFETを用いながら、従来の内部降圧電源回路に比べて、大負荷電流能力を持つことができる。
【００３０】
一方、内部降圧電源電圧（VINT）が参照電圧（VREF）より高くなり始めると、負帰還カレントミラー型差動アンプ回路２１の出力電圧（VDRV）は高電位となる。このとき、交差結合型アンプ回路２４より、負帰還カレントミラー型差動アンプ回路２１の差動増幅出力電圧（VDRV）は更に高電圧となる一方、正帰還カレントミラー型差動アンプ回路２３の出力電圧（VDRV2）は更に低電圧となるので、ＰチャネルMOSFET駆動回路２２からの電流供給は、低下又は停止する。
【００３１】
このとき、前記交差結合型アンプ回路２４を構成するＮチャネルMOSFET２４ａ、２４ｂが同一サイズであり、また負帰還カレントミラー型差動アンプ回路２１と正帰還カレントミラー型差動アンプ回路２３との間で構成トランジスタが同一サイズであるので、負帰還カレントミラー型差動アンプ回路２１の増幅出力（VDRV）は、図５（ａ）に示すように、内部降圧電圧（VINT）が上昇するときと下降するときとで同じ軌跡を描き、ヒステリシス幅を持たない。
【００３２】
尚、本実施の形態では、既述のように負帰還カレントミラー型差動アンプ回路２１の増幅出力（VDRV）にヒステリシス幅を持たせない構成としたが、その他、図５（ｂ）に示すように、意図的にヒステリシス幅を持たせることも可能である。これは、前記交差結合型アンプ回路２４を構成する２個のＮチャネルMOSFET２４ａ、２４ｂ間でサイズを変更すること、又は、２個のカレントミラー型差動アンプ回路２１、２３間で、その構成回路２１ａ〜２１ｃ、２３ａ〜２３ｃのトランジスタのサイズを変更すること、又はその両方を行うことで可能である。本実施の形態では、前記交差結合型アンプ回路２３を構成するＮチャネルMOSFET２４ａ、２４ｂを同一サイズで構成し、正帰還カレントミラー型差動アンプ回路２３の各構成回路のトランジスタのチャネル幅/チャネル長の比を負帰還カレントミラー型差動アンプ回路２１の各構成回路のトランジスタのチャネル幅/チャネル長の比に比べ、３分の２程度にしており、この構成では、負帰還カレントミラー型差動アンプ回路２１の増幅出力（VDRV）は、図５（ｂ）に示すように、内部降圧電源電圧（VINT）が上昇するときと下降するときとで異なる軌跡を描き、ヒステリシス幅を持つ。
【００３３】
前記ヒステリシス幅を持つことの効果を以下に説明する。内部降圧電源電圧（VINT）が参照電圧（VREF）より低くなると、ＰチャネルMOSFET駆動回路２２がオンする。一方、負帰還カレントミラー型差動アンプ回路２１近傍の内部降圧電源電圧（VINT）が、参照電圧（VREF）より高くなると、ＰチャネルMOSFET駆動回路２２はオフするが、配線抵抗による電圧降下等の原因で、ＰチャネルMOSFET駆動回路２２から遠く離れた地点（以下、Ｄ地点と呼ぶ）での内部降圧電源電圧（VINT）に問題が生じる。即ち、前記Ｄ地点とＰチャネルMOSFET駆動回路２２との距離が、負帰還カレントミラー型差動アンプ回路２１とＰチャネルMOSFET駆動回路２２との間の距離より長い場合には、Ｄ地点での内部降圧電源電圧（VINT）が参照電圧（VREF）よりも低くなることがある。これは、内部降圧電源電圧（VINT）の下限の規格を割る原因となるため、非常に問題である。しかし、図５（ｂ）に示すようにヒステリシス幅を持たせれば、ＰチャネルMOSFET駆動回路２２近傍の内部降圧電源電圧（VINT）が、参照電圧（VREF）からヒステリシス幅分まで高くなるまで、ＰチャネルMOSFET駆動回路２２は動作し続けるので、その間、Ｄ地点に電流を供給し、Ｄ地点での内部降圧電源電圧（VINT）を参照電圧（VREF）まで戻そうとする。従って、ヒステリシス幅を持たせれば、半導体集積回路装置全体に、安定した内部降圧電源電圧（VINT）を供給することが可能である。
【００３４】
一方、本実施の形態のようにヒステリシス幅を持たない場合には、内部降圧電圧供給点Ｐの近傍の地点の内部降圧電源電圧（VINT）を常に参照電圧（VREF）に保持することができるので、本実施の形態では、この内部降圧電源回路をＤＲＡＭの例えばメモリアレー内に配置すれば、このメモリアレーに対して常に一定値の内部電源電圧を供給することができる。
【００３５】
また、本実施の形態では、前記コントロール信号発生回路１５が正帰還カレントミラー型差動アンプ回路２３及び交差結合型アンプ回路２４の動作／停止を制御して、シンクロナスＤＲＡＭのスタンバイ時及び通常動作時（バースト動作時及びバンクインターリーブ動作時を除く）、即ち小さい電流供給能力でよい状況では、前記両回路２３、２４が停止して、負帰還カレントミラー型差動アンプ回路２１及びＰチャネルMOSFET駆動回路２２（つまり、従来の内部降圧電源回路だけ）で負荷電流（ILOAD）が補われ、一方、シンクロナスＤＲＡＭのバースト動作時又はバンクインターリーブ動作時、即ち大きい電流供給能力が要求される状況では、前記正帰還カレントミラー型差動アンプ回路２３及び交差結合型アンプ回路２４が動作して、負帰還カレントミラー型差動アンプ回路２１の増幅出力VDRVの下限電圧の取り得る能力がほぼ外部電源電圧VSSまで下がるので、ＰチャネルMOSFET駆動回路２２の電流供給能力が増大し、負荷電流（ILOAD）の増大に対応する。従って、内部降圧電源回路の消費電流を一層に低減することが可能である。
【００３６】
（コントロール信号発生回路の第１の変形例）
図６は、コントロール信号発生回路の第１の変形例を示す。本変形例では、外部電源電圧(VDD)の電位を検出する電源電圧検出回路２７が設けられる。この検出回路２７は、外部電源電圧(VDD)の電位が所定電位よりも低くなったことを検出し、その検出信号をコントロール信号発生回路１５に出力する。コントロール信号発生回路１５は、前記検出信号を受けた時、電位差検出回路１３及び交差結合型アンプ回路１４を動作させる内容の制御信号(DRVEN)を発生し、前記検出信号を受けない場合には、電位差検出回路１３及び交差結合型アンプ回路１４を停止させる内容の制御信号(DRVEN)を発生する。
【００３７】
従って、本変形例では、当初、負帰還カレントミラー型差動アンプ１１のみが動作してその増幅出力（VDRV）によりＰチャネルMOSFET駆動回路１２を制御していた際に、外部電源電圧（VDD）が低電圧に変動すると、ＰチャネルMOSFET駆動回路１２の電流供給能力は低下しようとするが、コントロール信号発生回路１５が電位差検出回路１３及び交差結合型アンプ回路１４を動作させるので、負帰還カレントミラー型差動アンプ１１の増幅出力(VDRV)の下限電圧の取り得る能力がほぼ外部電源電圧(VSS)にまで下がって、ＰチャネルMOSFET駆動回路２２の電流供給能力の低下が防止される。
【００３８】
（コントロール信号発生回路の第２の変形例）
図７は、コントロール信号発生回路の第２の変形例を示す。本変形例では、内部降圧電源電圧(VINT)と参照電圧(VREF)とが入力される検出回路２８が設けられる。この検出回路２８は、内部降圧電源電圧(VINT)が値(VREF−ΔVREF)以下に低下したことを検出し、その検出信号をコントロール信号発生回路１５に出力する。尚、前記ΔVREFは正の設定電圧とする。コントロール信号発生回路１５は、前記第１の変形例と同様に、前記検出信号を受けた時、電位差検出回路１３及び交差結合型アンプ回路１４を動作させる内容の制御信号(DRVEN)を発生する。
【００３９】
従って、本変形例においても、内部降圧電圧供給点Ｐからの負荷電流(IROAD)が増大して内部降圧電源電圧(VINT)が参照電圧(VREF)未満に低下すれば、コントロール信号発生回路１５が電位差検出回路１３及び交差結合型アンプ回路１４を動作させるので、ＰチャネルMOSFET駆動回路２２の電流供給能力が増大し、負荷電流(IROAD)の増大に対応する。
【００４０】
【発明の効果】
以上説明したように、請求項１ないし請求項８記載の発明の内部電源駆動回路によれば、交差結合型アンプ回路を用いて、内部電源駆動手段に与える制御電圧の振幅をほぼ外部電源電圧の電位幅|VDD-VSS|としたので、内部電源駆動回路に備えるＰチャネルＭＯＳMOSFETのチャネル幅の拡大及び差動アンプ回路の定常電流の増大を招くことなく、電流供給能力を増大させることができる。
【００４１】
特に、請求項３ないし請求項５記載の発明の内部電源駆動回路によれば、新たに備えた電位差検出手段及び前記交差結合型アンプ回路を、大きな電流供給能力を必要とする状況に限って動作させたので、より一層に低消費電流化が可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態の内部降圧電源回路を示す図である。
【図２】同実施の形態の内部降圧電源回路の具体例を示す図である。
【図３】同実施の形態の内部降圧電源回路に備える電位差検出回路の他の例を示す図である。
【図４】同実施の形態の内部降圧電源回路に備える交差結合型アンプ回路の他の例を示す図である。
【図５】同実施の形態の内部降圧電源回路に備える負帰還カレントミラー型差動アンプ回路の出力波形を示す図である。
【図６】同実施の形態の内部降圧電源回路に備えるコントロール信号発生回路の第１の変形例を示す図である。
【図７】同コントロール信号発生回路の第２の変形例を示す図である。
【図８】従来の内部降圧電源回路を示す図である。
【符号の説明】
Ｐ 内部降圧電圧供給点
１１ 負帰還カレントミラー型差動アンプ回路
１２ ＰチャネルMOSFET駆動回路（内部電源駆動手段）
１３ 電位差検出回路（電位差検出手段）
１４、２４、４１ 交差結合型アンプ回路
１５ コントロール信号発生回路（コントロール信号発生手段）
２３ 正帰還カレントミラー型差動アンプ回路（電位差検出回路）
２７ 電源電圧検出回路
２８ 検出回路
３１ 負帰還カレントミラー型差動アンプ回路
３２ インバータレシオ回路
【発明の属する技術分野】
本発明は、半導体集積回路等に内蔵され、外部電源電圧を所定の電圧に降圧する内部降圧電源回路の改良に関する。
【０００２】
【従来の技術】
従来、内部降圧電源回路は、図８に示すように、参照電圧(VREF)と内部降圧電源電圧(VINT)の電位差を増幅した差動増幅出力電圧(VDRV)を発生させるカレントミラー型差動アンプ回路１と、所定の内部降圧電源電圧(VINT)にするために電流を供給するＰチャネルMOSFET駆動回路２とより、構成される。
【０００３】
前記のように構成された内部降圧電源回路では、負荷電流(ILOAD)が増大すると、内部降圧電源電圧(VINT)は低下する。内部降圧電源電圧(VINT)が参照電圧(VREF)より低下し始めると、カレントミラー型差動アンプ回路１の差動増幅出力電圧(VDRV)は低電位となり、ＰチャネルMOSFET駆動回路２の電流供給能力を増大させることにより、内部降圧電源電圧(VINT）は上昇する。一方、内部降圧電源電圧(VINT)が参照電圧VREFより高くなり始めると、前記差動増幅出力電圧(VDRV)は高電位となり、ＰチャネルMOSFET駆動回路２からの電流供給能力は低下、又はその電流供給は停止する。この作用により、内部降圧電源電圧(VINT)は、参照電圧(VREF)に制御される。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の内部降圧電源回路では、カレントミラー型差動アンプ回路１の出力振幅は、外部電源電圧(VDD、VSS)の電位幅|VDD-VSS|に比べて小さい。このため、ＰチャネルMOSFET駆動回路２の電流供給能力を十分に使用できない。従って、ＰチャネルMOSFET駆動回路２の負荷電流能力を上げるためには、ＰチャネルMOSFET駆動回路２を構成するＰチャネルMOSFETのチャネル幅を大きくする必要があると共に、内部降圧電源回路の過渡応答速度を維持するために、カレントミラー型差動アンプ回路１に常時流れる定電流ISを増大させる必要がある。つまり、内部降圧電源回路の負荷電流能力を高めようとすると、レイアウト面積の拡大と消費電流の増大を招き、小チップ化及び半導体集積回路の低消費電力化の妨げとなる問題点がある。
【０００５】
更に、外部電源電圧(VDD)が低電圧化されると、カレントミラー型差動アンプ回路１の出力(VDRV)が小振幅化するため、ＰチャネルMOSFET駆動回路２の電流供給能力は急激に低下する。従って、安定した内部降圧電源電圧(VINT）を半導体集積回路に供給することは極めて困難となる。
【０００６】
本発明は、上記従来の課題を解決するものであり、その目的は、ＰチャネルMOSFET駆動回路を構成するＰチャネルMOSFETのチャネル幅の拡大、及びカレントミラー型差動アンプ回路の定常電流の増大を行わずに、内部降圧電源回路の負荷電流能力を高めることにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するために、本発明では、ＰチャネルMOSFET駆動回路に与える制御電圧の振幅をほぼ外部電源電圧の電位幅|VDD-VSS|に制御する。
【０００８】
即ち、請求項１記載の発明の内部降圧電源回路は、内部降圧電圧供給点の内部降圧電源電圧と参照電圧との電位差を増幅する差動アンプ回路と、前記差動アンプ回路の出力電圧を受けて制御され、前記内部降圧電圧供給点に電流を供給する内部電源駆動手段と、前記内部降圧電圧供給点の内部降圧電源電圧と前記参照電圧との電位差を検出する電位差検出手段と、前記電位差検出手段の出力と前記内部電源駆動手段を制御する前記差動アンプ回路の出力との２出力を入力する交差結合型アンプ回路とを備えたことを特徴とする。
【０００９】
請求項２記載の発明は、前記請求項１記載の内部降圧電源回路において、前記差動アンプ回路はカレントミラー型差動アンプ回路であることを特徴とする。
【００１０】
請求項３記載の発明は、前記請求項１又は２記載の内部降圧電源回路において、前記電位差検出手段及び前記交差結合型アンプ回路の動作及び停止を、前記内部降圧電圧供給点から流れる負荷電流の大きさに応じて制御するコントロール信号発生手段を備えたことを特徴とする。
【００１１】
請求項４記載の発明は、前記請求項１又は２記載の内部降圧電源回路において、前記電位差検出手段及び前記交差結合型アンプ回路の動作及び停止を、外部電源電圧の値に応じて制御するコントロール信号発生手段を備えたことを特徴とする。
【００１２】
請求項５記載の発明は、前記請求項１又は２記載の内部降圧電源回路において、前記電位差検出手段及び前記交差結合型アンプ回路を、前記参照電圧と前記内部降圧電圧供給点の内部降圧電源電圧との差電圧に応じて制御するコントロール信号発生手段を備えたことを特徴とする。
【００１３】
請求項６記載の発明は、前記請求項１又は２記載の内部降圧電源回路において、前記内部電源駆動手段の制御信号である前記差動アンプ回路の出力電圧の軌跡は、前記内部降圧電圧供給点の内部降圧電源電圧の上昇変化と下降変化とで同一軌跡であって、ヒステリシス幅を持たないことを特徴とする。
【００１４】
請求項７記載の発明は、前記請求項１又は２記載の内部降圧電源回路において、前記内部電源駆動手段の制御信号である前記差動アンプ回路の出力電圧の軌跡は、前記内部降圧電圧供給点の内部降圧電源電圧の上昇変化と下降変化とで異なる軌跡であって、ヒステリシス幅を持つことを特徴とする。
【００１５】
請求項８記載の発明は、前記請求項７記載の内部降圧電源回路において、前記差動アンプ回路と電位差検出手段との間、及び前記交差結合型アンプ回路の前記２入力に関する対称構成の間、の少なくとも一方において、構成トランジスタのサイズが異なることを特徴とする。
【００１６】
以上の構成により、請求項１ないし請求項８記載の発明の内部電源駆動回路では、電位差検出手段は参照電圧と内部降圧電源電圧（降圧目標電圧）との電位差を検出し、この電位差と差動アンプ回路の出力とが交差結合型アンプ回路に入力される。従って、この交差結合型アンプ回路により、差動アンプ回路の出力、即ち内部電源駆動手段に与える制御電圧は、前記電位差に応じて、より高電圧側及びより低電圧側になる能力を持つことになって、この制御電圧の振幅はほぼ外部電源電圧の電位幅|VDD-VSS|となり、従って、内部電源駆動回路の電流供給能力は増大する。
【００１７】
特に、請求項３ないし請求項５記載の発明では、新たに備えた電位差検出手段及び交差結合型アンプ回路が、コントロール信号発生手段により、大きな電流供給能力を必要とする状況に限り動作する。従って、通常の電流供給能力でよい状況では、これ等が不必要に動作することがなく、低消費電流となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１９】
図１は、本発明の実施の形態における内部降圧電源回路の回路図を示すものであり、この内部降圧電源回路は半導体集積回路（例えばＤＲＡＭ）内に配置される。
【００２０】
図１において、１１は、参照電圧（VREF）と内部降圧電圧供給点Ｐの内部降圧電源電圧（VINT）とを入力して、その両者の電位差を増幅し出力する負帰還カレントミラー型差動アンプ回路、１２は、前記負帰還カレントミラー型差動アンプ回路１１の増幅出力（VDRV）を受け、この増幅出力（ VDRV ）に従って前記内部降圧電源電圧（VINT）の供給電流を制御するＰチャネルMOSFET駆動回路（内部電源駆動手段）であり、これ等回路１１、１２は、従来例の構成と同じである。前記参照電圧（VREF）は、半導体集積回路内部で生成される電圧であって、電源電圧の変動によっても値が変動しない一定電圧である。
【００２１】
本実施の形態の内部降圧電源回路は、更に、電位差検出回路（電位差検出手段）１３と、交差結合型アンプ回路１４と、コントロール信号発生回路（コントロール信号発生手段）１５とを有する。前記電位差検出回路１３は、参照電圧（VREF）と、内部降圧電源電圧（VINT）とを入力し、この両入力の電位差を検出し、更にその電位差を増幅し、その増幅電圧（VDRV2）を出力する。前記交差結合型アンプ回路１４は、前記負帰還カレントミラー型差動アンプ回路１１の増幅出力（VDRV）と、前記電位差検出回路１３の増幅出力（VDRV2）とを入力する。
【００２２】
前記コントロール信号発生回路１５は、前記電位差検出回路１３及び交差結合型アンプ回路１４を制御する信号（DRVEN）を発生させる。この信号発生回路１５は、シンクロナスＤＲＡＭの動作モードがスタンバイ及び通常動作（バースト動作及びバンクインターリーブ動作を除く）の場合、即ちＰチャネルMOSFET駆動回路１２から供給する負荷電流（ILOAD）が小さい状況では、前記電位差検出回路１３及び交差結合型アンプ回路１４の動作を停止させる内容の制御信号（DRVEN）を発生し、一方、動作モードがバースト動作又はバンクインターリーブ動作の場合、即ちＰチャネルMOSFET駆動回路１２から供給する負荷電流（ILOAD）が大きい状況では、前記両回路１３、１４を動作させる内容の制御信号（DRVEN）を発生する。
【００２３】
前記電位差検出回路１３は、具体的には、図２に示すように、参照電圧（VREF）と内部降圧電源電圧（VINT）とを入力して、この両入力の電位差を増幅した出力（VDRV2）を得るカレントミラー型差動アンプ回路２３で構成され、この差動アンプ回路２３の帰還方式は、前記負帰還カレントミラー型差動アンプ回路１１の帰還方式とは逆帰還、即ち正帰還である。
【００２４】
前記交差結合型アンプ回路１４は、同図に示すように、前記負帰還カレントミラー型差動アンプ回路から出力されて前記Ｐチャネル MOSFET 駆動回路１２を制御する増幅出力（VDRV）と前記正帰還カレントミラー型差動アンプ回路２３の増幅出力（VDRV2）とを入力する２個のＮチャネルMOSFET２４ａ、２４ｂから構成される交差結合型アンプ回路２４から構成される。
【００２５】
前記交差結合型アンプ回路２４を構成する２個の対称構成のＮチャネルMOSFET２４ａ、２４ｂは同サイズのものが使用される。また、負帰還カレントミラー型差動アンプ回路２１と正帰還カレントミラー型差動アンプ回路２３とは、帰還方式のみが異なり、他の構成は同一である。そして、この両アンプ回路２１、２３の間では、その構成トランジスタのサイズは、対応する構成部分２１ａと２３ａ、２１ｂと２３ｂ、２１ｃと２３ｃで、同一サイズのものが選択されている。
【００２６】
尚、電位差検出回路１３は、正帰還カレントミラー型差動アンプ回路２３で構成したが、本発明はこの構成に限定されない。例えば、この電位差検出回路１３を、図３に示すように、負帰還カレントミラー型差動アンプ回路３１と、その出力を反転した出力VDRV2を得るCMOSインバータレシオ回路３２とにより構成してもよい。また、交差結合型アンプ回路２４は、ＮチャネルMOSFETのみから構成したが、その他、図４に示すように、ＮチャネルMOSFET及びＰチャネルMOSFETから構成される交差結合型アンプ回路４１で構成してもよいのは勿論である。
【００２７】
以上のように構成された本実施の形態の内部降圧電源回路について、以下、その動作を図２に基づいて説明する。尚、図３及び図４に示した電位差検出回路及び交差結合型アンプ回路４１の動作は、図２の電位差検出回路１３及び交差結合型アンプ回路１４の動作と本質的に同じであるので、その説明を省略する。
【００２８】
負荷電流（ILOAD）が増大すると、内部降圧電源電圧（VINT）は低下する。内部降圧電源電圧（VINT）が参照電圧（VREF）より低下し始めると、負帰還カレントミラー型差動アンプ回路２１の出力電圧（VDRV）が低電位となり、ＰチャネルMOSFET駆動回路２２の電流供給能力を増大させ、内部降圧電源電圧（VINT）を上昇させる方向に働く。以上の動作は、従来の内部降圧電源回路の動作説明で述べた動作と同じである。ここで、本実施の形態が従来の内部降圧電源回路の動作と根本的に違う点は、従来の内部降圧電源回路では内部降圧電源電圧（VINT）が所定の電圧(VREF)より低いままでも、負帰還カレントミラー型差動アンプ回路１の出力（VDRV）は、接地電位VSSまで下がらなかったが、本実施の形態の内部降圧電源回路は、電位差検出回路２３と交差結合型アンプ回路２４により、負帰還カレントミラー型差動アンプ回路２１の出力（VDRV）の取り得る電位の下限が、ほぼ接地電位VSSまで落ちる点にある。これ等の回路動作を以下に詳述する。
【００２９】
内部降圧電源電圧（VINT）が参照電圧（VREF）より低下し、負帰還カレントミラー型差動アンプ回路２１の出力電圧（VDRV）が低電圧となるとき、正帰還カレントミラー型差動アンプ回路２３の出力電圧（VDRV2）は、高電圧となる。更に、それ等の増幅出力VDRV、VDRV2を入力する交差結合型アンプ回路２４により、負帰還カレントミラー型差動アンプ回路２１の出力（VDRV）は、より低電圧となり得る能力を持つ。このことで、正帰還カレントミラー型差動アンプ回路２３及び交差結合型アンプ回路２４により、負帰還カレントミラー型差動アンプ回路２１は、それ単独の回路のときと比べ、その出力（VDRV）をより低電位の値まで引き下げる能力を持ち、その出力電圧（VDRV）は、ほぼ接地電位VSSまで引き下がる。このことにより、ＰチャネルMOSFET駆動回路２２として従来と同一サイズのＰチャネルMOSFETを用いながら、従来の内部降圧電源回路に比べて、大負荷電流能力を持つことができる。
【００３０】
一方、内部降圧電源電圧（VINT）が参照電圧（VREF）より高くなり始めると、負帰還カレントミラー型差動アンプ回路２１の出力電圧（VDRV）は高電位となる。このとき、交差結合型アンプ回路２４より、負帰還カレントミラー型差動アンプ回路２１の差動増幅出力電圧（VDRV）は更に高電圧となる一方、正帰還カレントミラー型差動アンプ回路２３の出力電圧（VDRV2）は更に低電圧となるので、ＰチャネルMOSFET駆動回路２２からの電流供給は、低下又は停止する。
【００３１】
このとき、前記交差結合型アンプ回路２４を構成するＮチャネルMOSFET２４ａ、２４ｂが同一サイズであり、また負帰還カレントミラー型差動アンプ回路２１と正帰還カレントミラー型差動アンプ回路２３との間で構成トランジスタが同一サイズであるので、負帰還カレントミラー型差動アンプ回路２１の増幅出力（VDRV）は、図５（ａ）に示すように、内部降圧電圧（VINT）が上昇するときと下降するときとで同じ軌跡を描き、ヒステリシス幅を持たない。
【００３２】
尚、本実施の形態では、既述のように負帰還カレントミラー型差動アンプ回路２１の増幅出力（VDRV）にヒステリシス幅を持たせない構成としたが、その他、図５（ｂ）に示すように、意図的にヒステリシス幅を持たせることも可能である。これは、前記交差結合型アンプ回路２４を構成する２個のＮチャネルMOSFET２４ａ、２４ｂ間でサイズを変更すること、又は、２個のカレントミラー型差動アンプ回路２１、２３間で、その構成回路２１ａ〜２１ｃ、２３ａ〜２３ｃのトランジスタのサイズを変更すること、又はその両方を行うことで可能である。本実施の形態では、前記交差結合型アンプ回路２３を構成するＮチャネルMOSFET２４ａ、２４ｂを同一サイズで構成し、正帰還カレントミラー型差動アンプ回路２３の各構成回路のトランジスタのチャネル幅/チャネル長の比を負帰還カレントミラー型差動アンプ回路２１の各構成回路のトランジスタのチャネル幅/チャネル長の比に比べ、３分の２程度にしており、この構成では、負帰還カレントミラー型差動アンプ回路２１の増幅出力（VDRV）は、図５（ｂ）に示すように、内部降圧電源電圧（VINT）が上昇するときと下降するときとで異なる軌跡を描き、ヒステリシス幅を持つ。
【００３３】
前記ヒステリシス幅を持つことの効果を以下に説明する。内部降圧電源電圧（VINT）が参照電圧（VREF）より低くなると、ＰチャネルMOSFET駆動回路２２がオンする。一方、負帰還カレントミラー型差動アンプ回路２１近傍の内部降圧電源電圧（VINT）が、参照電圧（VREF）より高くなると、ＰチャネルMOSFET駆動回路２２はオフするが、配線抵抗による電圧降下等の原因で、ＰチャネルMOSFET駆動回路２２から遠く離れた地点（以下、Ｄ地点と呼ぶ）での内部降圧電源電圧（VINT）に問題が生じる。即ち、前記Ｄ地点とＰチャネルMOSFET駆動回路２２との距離が、負帰還カレントミラー型差動アンプ回路２１とＰチャネルMOSFET駆動回路２２との間の距離より長い場合には、Ｄ地点での内部降圧電源電圧（VINT）が参照電圧（VREF）よりも低くなることがある。これは、内部降圧電源電圧（VINT）の下限の規格を割る原因となるため、非常に問題である。しかし、図５（ｂ）に示すようにヒステリシス幅を持たせれば、ＰチャネルMOSFET駆動回路２２近傍の内部降圧電源電圧（VINT）が、参照電圧（VREF）からヒステリシス幅分まで高くなるまで、ＰチャネルMOSFET駆動回路２２は動作し続けるので、その間、Ｄ地点に電流を供給し、Ｄ地点での内部降圧電源電圧（VINT）を参照電圧（VREF）まで戻そうとする。従って、ヒステリシス幅を持たせれば、半導体集積回路装置全体に、安定した内部降圧電源電圧（VINT）を供給することが可能である。
【００３４】
一方、本実施の形態のようにヒステリシス幅を持たない場合には、内部降圧電圧供給点Ｐの近傍の地点の内部降圧電源電圧（VINT）を常に参照電圧（VREF）に保持することができるので、本実施の形態では、この内部降圧電源回路をＤＲＡＭの例えばメモリアレー内に配置すれば、このメモリアレーに対して常に一定値の内部電源電圧を供給することができる。
【００３５】
また、本実施の形態では、前記コントロール信号発生回路１５が正帰還カレントミラー型差動アンプ回路２３及び交差結合型アンプ回路２４の動作／停止を制御して、シンクロナスＤＲＡＭのスタンバイ時及び通常動作時（バースト動作時及びバンクインターリーブ動作時を除く）、即ち小さい電流供給能力でよい状況では、前記両回路２３、２４が停止して、負帰還カレントミラー型差動アンプ回路２１及びＰチャネルMOSFET駆動回路２２（つまり、従来の内部降圧電源回路だけ）で負荷電流（ILOAD）が補われ、一方、シンクロナスＤＲＡＭのバースト動作時又はバンクインターリーブ動作時、即ち大きい電流供給能力が要求される状況では、前記正帰還カレントミラー型差動アンプ回路２３及び交差結合型アンプ回路２４が動作して、負帰還カレントミラー型差動アンプ回路２１の増幅出力VDRVの下限電圧の取り得る能力がほぼ外部電源電圧VSSまで下がるので、ＰチャネルMOSFET駆動回路２２の電流供給能力が増大し、負荷電流（ILOAD）の増大に対応する。従って、内部降圧電源回路の消費電流を一層に低減することが可能である。
【００３６】
（コントロール信号発生回路の第１の変形例）
図６は、コントロール信号発生回路の第１の変形例を示す。本変形例では、外部電源電圧(VDD)の電位を検出する電源電圧検出回路２７が設けられる。この検出回路２７は、外部電源電圧(VDD)の電位が所定電位よりも低くなったことを検出し、その検出信号をコントロール信号発生回路１５に出力する。コントロール信号発生回路１５は、前記検出信号を受けた時、電位差検出回路１３及び交差結合型アンプ回路１４を動作させる内容の制御信号(DRVEN)を発生し、前記検出信号を受けない場合には、電位差検出回路１３及び交差結合型アンプ回路１４を停止させる内容の制御信号(DRVEN)を発生する。
【００３７】
従って、本変形例では、当初、負帰還カレントミラー型差動アンプ１１のみが動作してその増幅出力（VDRV）によりＰチャネルMOSFET駆動回路１２を制御していた際に、外部電源電圧（VDD）が低電圧に変動すると、ＰチャネルMOSFET駆動回路１２の電流供給能力は低下しようとするが、コントロール信号発生回路１５が電位差検出回路１３及び交差結合型アンプ回路１４を動作させるので、負帰還カレントミラー型差動アンプ１１の増幅出力(VDRV)の下限電圧の取り得る能力がほぼ外部電源電圧(VSS)にまで下がって、ＰチャネルMOSFET駆動回路２２の電流供給能力の低下が防止される。
【００３８】
（コントロール信号発生回路の第２の変形例）
図７は、コントロール信号発生回路の第２の変形例を示す。本変形例では、内部降圧電源電圧(VINT)と参照電圧(VREF)とが入力される検出回路２８が設けられる。この検出回路２８は、内部降圧電源電圧(VINT)が値(VREF−ΔVREF)以下に低下したことを検出し、その検出信号をコントロール信号発生回路１５に出力する。尚、前記ΔVREFは正の設定電圧とする。コントロール信号発生回路１５は、前記第１の変形例と同様に、前記検出信号を受けた時、電位差検出回路１３及び交差結合型アンプ回路１４を動作させる内容の制御信号(DRVEN)を発生する。
【００３９】
従って、本変形例においても、内部降圧電圧供給点Ｐからの負荷電流(IROAD)が増大して内部降圧電源電圧(VINT)が参照電圧(VREF)未満に低下すれば、コントロール信号発生回路１５が電位差検出回路１３及び交差結合型アンプ回路１４を動作させるので、ＰチャネルMOSFET駆動回路２２の電流供給能力が増大し、負荷電流(IROAD)の増大に対応する。
【００４０】
【発明の効果】
以上説明したように、請求項１ないし請求項８記載の発明の内部電源駆動回路によれば、交差結合型アンプ回路を用いて、内部電源駆動手段に与える制御電圧の振幅をほぼ外部電源電圧の電位幅|VDD-VSS|としたので、内部電源駆動回路に備えるＰチャネルＭＯＳMOSFETのチャネル幅の拡大及び差動アンプ回路の定常電流の増大を招くことなく、電流供給能力を増大させることができる。
【００４１】
特に、請求項３ないし請求項５記載の発明の内部電源駆動回路によれば、新たに備えた電位差検出手段及び前記交差結合型アンプ回路を、大きな電流供給能力を必要とする状況に限って動作させたので、より一層に低消費電流化が可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態の内部降圧電源回路を示す図である。
【図２】同実施の形態の内部降圧電源回路の具体例を示す図である。
【図３】同実施の形態の内部降圧電源回路に備える電位差検出回路の他の例を示す図である。
【図４】同実施の形態の内部降圧電源回路に備える交差結合型アンプ回路の他の例を示す図である。
【図５】同実施の形態の内部降圧電源回路に備える負帰還カレントミラー型差動アンプ回路の出力波形を示す図である。
【図６】同実施の形態の内部降圧電源回路に備えるコントロール信号発生回路の第１の変形例を示す図である。
【図７】同コントロール信号発生回路の第２の変形例を示す図である。
【図８】従来の内部降圧電源回路を示す図である。
【符号の説明】
Ｐ 内部降圧電圧供給点
１１ 負帰還カレントミラー型差動アンプ回路
１２ ＰチャネルMOSFET駆動回路（内部電源駆動手段）
１３ 電位差検出回路（電位差検出手段）
１４、２４、４１ 交差結合型アンプ回路
１５ コントロール信号発生回路（コントロール信号発生手段）
２３ 正帰還カレントミラー型差動アンプ回路（電位差検出回路）
２７ 電源電圧検出回路
２８ 検出回路
３１ 負帰還カレントミラー型差動アンプ回路
３２ インバータレシオ回路
Claims (8)
- 内部降圧電圧供給点の内部降圧電源電圧と参照電圧との電位差を増幅する差動アンプ回路と、
前記差動アンプ回路の出力電圧を受けて制御され、前記内部降圧電圧供給点に電流を供給する内部電源駆動手段と、
前記内部降圧電圧供給点の内部降圧電源電圧と前記参照電圧との電位差を検出する電位差検出手段と、
前記電位差検出手段の出力と前記内部電源駆動手段を制御する前記差動アンプ回路の出力との２出力を入力する交差結合型アンプ回路とを備えた
ことを特徴とする内部降圧電源回路。 - 前記差動アンプ回路はカレントミラー型差動アンプ回路である
ことを特徴とする請求項１記載の内部降圧電源回路。 - 前記電位差検出手段及び前記交差結合型アンプ回路の動作及び停止を、前記内部降圧電圧供給点から流れる負荷電流の大きさに応じて制御するコントロール信号発生手段を備えた
ことを特徴とする請求項１又は２記載の内部降圧電源回路。 - 前記電位差検出手段及び前記交差結合型アンプ回路の動作及び停止を、外部電源電圧の値に応じて制御するコントロール信号発生手段を備えた
ことを特徴とする請求項１又は２記載の内部降圧電源回路。 - 前記電位差検出手段及び前記交差結合型アンプ回路を、前記参照電圧と前記内部降圧電圧供給点の内部降圧電源電圧との差電圧に応じて制御するコントロール信号発生手段を備えた
ことを特徴とする請求項１又は２記載の内部降圧電源回路。 - 前記内部電源駆動手段の制御信号である前記差動アンプ回路の出力電圧の軌跡は、前記内部降圧電圧供給点の内部降圧電源電圧の上昇変化と下降変化とで同一軌跡であって、ヒステリシス幅を持たない
ことを特徴とする請求項１又は２記載の内部降圧電源回路。 - 前記内部電源駆動手段の制御信号である前記差動アンプ回路の出力電圧の軌跡は、前記内部降圧電圧供給点の内部降圧電源電圧の上昇変化と下降変化とで異なる軌跡であって、ヒステリシス幅を持つ
ことを特徴とする請求項１又は２記載の内部降圧電源回路。 - 前記差動アンプ回路と電位差検出手段との間、及び前記交差結合型アンプ回路の前記２入力に関する対称構成の間、の少なくとも一方において、構成トランジスタのサイズが異なる
ことを特徴とする請求項７記載の内部降圧電源回路。
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