JP2000099172A - 内部降圧電源回路 - Google Patents
内部降圧電源回路Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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Abstract
(57)【要約】
【課題】 内部降圧電源回路において、レイアウト面積
の増大及び消費電流の増大を招かずに、大きな負荷電流
能力を持たせる。 【解決手段】 電位差検出回路１３は、参照電圧（VRE
F）と内部降圧電源電圧（VINT）との電位差を検出し、
その電位差を増幅する。交差結合型アンプ回路１４は、
前記電位差検出回路１３の増幅出力（VDRV2）と、カレ
ントミラー型差動アンプ回路１１の出力（VDRV）との２
出力を入力とする。ＰチャネルMOSFET駆動回路１２への
制御電圧（VDRV）は、前記交差結合型アンプ回路１４の
動作により、ほぼ外部電源電圧の電位幅｜VDD―VSS｜の
振幅を得て、ＰチャネルMOSFET駆動回路１２は大負荷電
流能力を持つ。コントロール信号発生回路１５は、負荷
電流(IROAD)が小さい状況では、前記電位差検出回路１
３及び前記交差結合型アンプ回路１４の動作を停止さ
せ、消費電流の無駄な増大を防ぐ。
の増大及び消費電流の増大を招かずに、大きな負荷電流
能力を持たせる。 【解決手段】 電位差検出回路１３は、参照電圧（VRE
F）と内部降圧電源電圧（VINT）との電位差を検出し、
その電位差を増幅する。交差結合型アンプ回路１４は、
前記電位差検出回路１３の増幅出力（VDRV2）と、カレ
ントミラー型差動アンプ回路１１の出力（VDRV）との２
出力を入力とする。ＰチャネルMOSFET駆動回路１２への
制御電圧（VDRV）は、前記交差結合型アンプ回路１４の
動作により、ほぼ外部電源電圧の電位幅｜VDD―VSS｜の
振幅を得て、ＰチャネルMOSFET駆動回路１２は大負荷電
流能力を持つ。コントロール信号発生回路１５は、負荷
電流(IROAD)が小さい状況では、前記電位差検出回路１
３及び前記交差結合型アンプ回路１４の動作を停止さ
せ、消費電流の無駄な増大を防ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路等
に内蔵され、外部電源電圧を所定の電圧に降圧する内部
降圧電源回路の改良に関する。
に内蔵され、外部電源電圧を所定の電圧に降圧する内部
降圧電源回路の改良に関する。
【０００２】
【従来の技術】従来、内部降圧電源回路は、図８に示す
ように、参照電圧(VREF)と内部降圧電源電圧(VINT)の電
位差を増幅した差動増幅出力電圧(VDRV)を発生させるカ
レントミラー型差動アンプ回路１と、所定の内部降圧電
源電圧(VINT)にするために電流を供給するＰチャネルMO
SFET駆動回路２とより、構成される。
ように、参照電圧(VREF)と内部降圧電源電圧(VINT)の電
位差を増幅した差動増幅出力電圧(VDRV)を発生させるカ
レントミラー型差動アンプ回路１と、所定の内部降圧電
源電圧(VINT)にするために電流を供給するＰチャネルMO
SFET駆動回路２とより、構成される。
【０００３】前記のように構成された内部降圧電源回路
では、負荷電流(ILOAD)が増大すると、内部降圧電源電
圧(VINT)は低下する。内部降圧電源電圧(VINT)が参照電
圧(VREF)より低下し始めると、カレントミラー型差動ア
ンプ回路１の差動増幅出力電圧(VDRV)は低電位となり、
ＰチャネルMOSFET駆動回路２の電流供給能力を増大させ
ることにより、内部降圧電源電圧(VINT）は上昇する。
一方、内部降圧電源電圧(VINT)が参照電圧VREFより高く
なり始めると、前記差動増幅出力電圧(VDRV)は高電位と
なり、ＰチャネルMOSFET駆動回路２からの電流供給能力
は低下、又はその電流供給は停止する。この作用によ
り、内部降圧電源電圧(VINT)は、参照電圧(VREF)に制御
される。
では、負荷電流(ILOAD)が増大すると、内部降圧電源電
圧(VINT)は低下する。内部降圧電源電圧(VINT)が参照電
圧(VREF)より低下し始めると、カレントミラー型差動ア
ンプ回路１の差動増幅出力電圧(VDRV)は低電位となり、
ＰチャネルMOSFET駆動回路２の電流供給能力を増大させ
ることにより、内部降圧電源電圧(VINT）は上昇する。
一方、内部降圧電源電圧(VINT)が参照電圧VREFより高く
なり始めると、前記差動増幅出力電圧(VDRV)は高電位と
なり、ＰチャネルMOSFET駆動回路２からの電流供給能力
は低下、又はその電流供給は停止する。この作用によ
り、内部降圧電源電圧(VINT)は、参照電圧(VREF)に制御
される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の内部降圧電源回路では、カレントミラー型差動アン
プ回路１の出力振幅は、外部電源電圧(VDD、VSS)の電位
幅|VDD-VSS|に比べて小さい。このため、ＰチャネルMOS
FET駆動回路２の電流供給能力を十分に使用できない。
従って、ＰチャネルMOSFET駆動回路２の負荷電流能力を
上げるためには、ＰチャネルMOSFET駆動回路２を構成す
るＰチャネルMOSFETのチャネル幅を大きくする必要があ
ると共に、内部降圧電源回路の過渡応答速度を維持する
ために、カレントミラー型差動アンプ回路１に常時流れ
る定電流ISを増大させる必要がある。つまり、内部降圧
電源回路の負荷電流能力を高めようとすると、レイアウ
ト面積の拡大と消費電流の増大を招き、小チップ化及び
半導体集積回路の低消費電力化の妨げとなる問題点があ
る。
来の内部降圧電源回路では、カレントミラー型差動アン
プ回路１の出力振幅は、外部電源電圧(VDD、VSS)の電位
幅|VDD-VSS|に比べて小さい。このため、ＰチャネルMOS
FET駆動回路２の電流供給能力を十分に使用できない。
従って、ＰチャネルMOSFET駆動回路２の負荷電流能力を
上げるためには、ＰチャネルMOSFET駆動回路２を構成す
るＰチャネルMOSFETのチャネル幅を大きくする必要があ
ると共に、内部降圧電源回路の過渡応答速度を維持する
ために、カレントミラー型差動アンプ回路１に常時流れ
る定電流ISを増大させる必要がある。つまり、内部降圧
電源回路の負荷電流能力を高めようとすると、レイアウ
ト面積の拡大と消費電流の増大を招き、小チップ化及び
半導体集積回路の低消費電力化の妨げとなる問題点があ
る。
【０００５】更に、外部電源電圧(VDD)が低電圧化され
ると、カレントミラー型差動アンプ回路１の出力(VDRV)
が小振幅化するため、ＰチャネルMOSFET駆動回路２の電
流供給能力は急激に低下する。従って、安定した内部降
圧電源電圧(VINT）を半導体集積回路に供給することは
極めて困難となる。
ると、カレントミラー型差動アンプ回路１の出力(VDRV)
が小振幅化するため、ＰチャネルMOSFET駆動回路２の電
流供給能力は急激に低下する。従って、安定した内部降
圧電源電圧(VINT）を半導体集積回路に供給することは
極めて困難となる。
【０００６】本発明は、上記従来の課題を解決するもの
であり、その目的は、ＰチャネルMOSFET駆動回路を構成
するＰチャネルMOSFETのチャネル幅の拡大、及びカレン
トミラー型差動アンプ回路の定常電流の増大を行わず
に、内部降圧電源回路の負荷電流能力を高めることにあ
る。
であり、その目的は、ＰチャネルMOSFET駆動回路を構成
するＰチャネルMOSFETのチャネル幅の拡大、及びカレン
トミラー型差動アンプ回路の定常電流の増大を行わず
に、内部降圧電源回路の負荷電流能力を高めることにあ
る。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明では、ＰチャネルMOSFET駆動回路に与える制
御電圧の振幅をほぼ外部電源電圧の電位幅|VDD-VSS|に
制御する。
に、本発明では、ＰチャネルMOSFET駆動回路に与える制
御電圧の振幅をほぼ外部電源電圧の電位幅|VDD-VSS|に
制御する。
【０００８】即ち、請求項１記載の発明の内部降圧電源
回路は、内部降圧電圧供給点の内部降圧電源電圧と参照
電圧との電位差を増幅する差動アンプ回路と、前記差動
アンプ回路の出力電圧により制御され、前記内部降圧電
圧供給点に電流を供給する内部電源駆動手段と、前記内
部降圧電圧供給点の内部降圧電源電圧と前記参照電圧と
の電位差を検出する電位差検出手段と、前記電位差検出
手段の出力と前記差動アンプ回路の出力との２出力を入
力する交差結合型アンプ回路とを備えたことを特徴とす
る。
回路は、内部降圧電圧供給点の内部降圧電源電圧と参照
電圧との電位差を増幅する差動アンプ回路と、前記差動
アンプ回路の出力電圧により制御され、前記内部降圧電
圧供給点に電流を供給する内部電源駆動手段と、前記内
部降圧電圧供給点の内部降圧電源電圧と前記参照電圧と
の電位差を検出する電位差検出手段と、前記電位差検出
手段の出力と前記差動アンプ回路の出力との２出力を入
力する交差結合型アンプ回路とを備えたことを特徴とす
る。
【０００９】請求項２記載の発明は、前記請求項１記載
の内部降圧電源回路において、前記差動アンプ回路はカ
レントミラー型差動アンプ回路であることを特徴とす
る。
の内部降圧電源回路において、前記差動アンプ回路はカ
レントミラー型差動アンプ回路であることを特徴とす
る。
【００１０】請求項３記載の発明は、前記請求項１又は
２記載の内部降圧電源回路において、前記電位差検出手
段及び前記交差結合型アンプ回路の動作及び停止を、前
記内部降圧電圧供給点から流れる負荷電流の大きさに応
じて制御するコントロール信号発生手段を備えたことを
特徴とする。
２記載の内部降圧電源回路において、前記電位差検出手
段及び前記交差結合型アンプ回路の動作及び停止を、前
記内部降圧電圧供給点から流れる負荷電流の大きさに応
じて制御するコントロール信号発生手段を備えたことを
特徴とする。
【００１１】請求項４記載の発明は、前記請求項１又は
２記載の内部降圧電源回路において、前記電位差検出手
段及び前記交差結合型アンプ回路の動作及び停止を、外
部電源電圧の値に応じて制御するコントロール信号発生
手段を備えたことを特徴とする。
２記載の内部降圧電源回路において、前記電位差検出手
段及び前記交差結合型アンプ回路の動作及び停止を、外
部電源電圧の値に応じて制御するコントロール信号発生
手段を備えたことを特徴とする。
【００１２】請求項５記載の発明は、前記請求項１又は
２記載の内部降圧電源回路において、前記電位差検出手
段及び前記交差結合型アンプ回路を、前記参照電圧と前
記内部降圧電圧供給点の内部降圧電源電圧との差電圧に
応じて制御するコントロール信号発生手段を備えたこと
を特徴とする。
２記載の内部降圧電源回路において、前記電位差検出手
段及び前記交差結合型アンプ回路を、前記参照電圧と前
記内部降圧電圧供給点の内部降圧電源電圧との差電圧に
応じて制御するコントロール信号発生手段を備えたこと
を特徴とする。
【００１３】請求項６記載の発明は、前記請求項１又は
２記載の内部降圧電源回路において、前記内部電源駆動
手段の制御信号である前記差動アンプ回路の出力電圧の
軌跡は、前記内部降圧電圧供給点の内部降圧電源電圧の
上昇変化と下降変化とで同一軌跡であって、ヒステリシ
ス幅を持たないことを特徴とする。
２記載の内部降圧電源回路において、前記内部電源駆動
手段の制御信号である前記差動アンプ回路の出力電圧の
軌跡は、前記内部降圧電圧供給点の内部降圧電源電圧の
上昇変化と下降変化とで同一軌跡であって、ヒステリシ
ス幅を持たないことを特徴とする。
【００１４】請求項７記載の発明は、前記請求項６記載
の内部降圧電源回路において、前記電位差検出手段は、
前記差動アンプ回路の帰還方式とは逆帰還で且つ前記差
動アンプ回路を構成するトランジスタのサイズと同サイ
ズのトランジスタにより構成される差動アンプ回路であ
り、前記交差結合型アンプ回路は、その構成トランジス
タのサイズが前記２入力に関して対称であることを特徴
とする。
の内部降圧電源回路において、前記電位差検出手段は、
前記差動アンプ回路の帰還方式とは逆帰還で且つ前記差
動アンプ回路を構成するトランジスタのサイズと同サイ
ズのトランジスタにより構成される差動アンプ回路であ
り、前記交差結合型アンプ回路は、その構成トランジス
タのサイズが前記２入力に関して対称であることを特徴
とする。
【００１５】請求項８記載の発明は、前記請求項１又は
２記載の内部降圧電源回路において、前記内部電源駆動
手段の制御信号である前記差動アンプ回路の出力電圧の
軌跡は、前記内部降圧電圧供給点の内部降圧電源電圧の
上昇変化と下降変化とで異なる軌跡であって、ヒステリ
シス幅を持つことを特徴とする。
２記載の内部降圧電源回路において、前記内部電源駆動
手段の制御信号である前記差動アンプ回路の出力電圧の
軌跡は、前記内部降圧電圧供給点の内部降圧電源電圧の
上昇変化と下降変化とで異なる軌跡であって、ヒステリ
シス幅を持つことを特徴とする。
【００１６】請求項９記載の発明は、前記請求項８記載
の内部降圧電源回路において、前記差動アンプ回路と電
位差検出手段との間、及び前記交差結合型アンプ回路の
前記２入力に関する対称構成の間、の少なくとも一方に
おいて、構成トランジスタのサイズが異なることを特徴
とする。
の内部降圧電源回路において、前記差動アンプ回路と電
位差検出手段との間、及び前記交差結合型アンプ回路の
前記２入力に関する対称構成の間、の少なくとも一方に
おいて、構成トランジスタのサイズが異なることを特徴
とする。
【００１７】以上の構成により、請求項１ないし請求項
９記載の発明の内部電源駆動回路では、電位差検出手段
は参照電圧と内部降圧電源電圧（降圧目標電圧）との電
位差を検出し、この電位差と差動アンプ回路の出力とが
交差結合型アンプ回路に入力される。従って、この交差
結合型アンプ回路により、差動アンプ回路の出力、即ち
内部電源駆動手段に与える制御電圧は、前記電位差に応
じて、より高電圧側及びより低電圧側になる能力を持つ
ことになって、この制御電圧の振幅はほぼ外部電源電圧
の電位幅|VDD-VSS|となり、従って、内部電源駆動回路
の電流供給能力は増大する。
９記載の発明の内部電源駆動回路では、電位差検出手段
は参照電圧と内部降圧電源電圧（降圧目標電圧）との電
位差を検出し、この電位差と差動アンプ回路の出力とが
交差結合型アンプ回路に入力される。従って、この交差
結合型アンプ回路により、差動アンプ回路の出力、即ち
内部電源駆動手段に与える制御電圧は、前記電位差に応
じて、より高電圧側及びより低電圧側になる能力を持つ
ことになって、この制御電圧の振幅はほぼ外部電源電圧
の電位幅|VDD-VSS|となり、従って、内部電源駆動回路
の電流供給能力は増大する。
【００１８】特に、請求項３ないし請求項５記載の発明
では、新たに備えた電位差検出手段及び交差結合型アン
プ回路が、コントロール信号発生手段により、大きな電
流供給能力を必要とする状況に限り動作する。従って、
通常の電流供給能力でよい状況では、これ等が不必要に
動作することがなく、低消費電流となる。
では、新たに備えた電位差検出手段及び交差結合型アン
プ回路が、コントロール信号発生手段により、大きな電
流供給能力を必要とする状況に限り動作する。従って、
通常の電流供給能力でよい状況では、これ等が不必要に
動作することがなく、低消費電流となる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２０】図１は、本発明の実施の形態における内部
降圧電源回路の回路図を示すものであり、この内部降圧
電源回路は半導体集積回路（例えばＤＲＡＭ）内に配置
される。
降圧電源回路の回路図を示すものであり、この内部降圧
電源回路は半導体集積回路（例えばＤＲＡＭ）内に配置
される。
【００２１】図１において、１１は、参照電圧（VREF）
と内部降圧電圧供給点Ｐの内部降圧電源電圧（VINT）と
を入力して、その両者の電位差を増幅し出力する負帰還
カレントミラー型差動アンプ回路、１２は、前記負帰還
カレントミラー型差動アンプ回路１１の増幅出力（VDR
V）に従って前記内部降圧電源電圧（VINT）の供給電流
を制御するＰチャネルMOSFET駆動回路（内部電源駆動手
段）であり、これ等回路１１、１２は、従来例の構成と
同じである。前記参照電圧（VREF）は、半導体集積回路
内部で生成される電圧であって、電源電圧の変動によっ
ても値が変動しない一定電圧である。
と内部降圧電圧供給点Ｐの内部降圧電源電圧（VINT）と
を入力して、その両者の電位差を増幅し出力する負帰還
カレントミラー型差動アンプ回路、１２は、前記負帰還
カレントミラー型差動アンプ回路１１の増幅出力（VDR
V）に従って前記内部降圧電源電圧（VINT）の供給電流
を制御するＰチャネルMOSFET駆動回路（内部電源駆動手
段）であり、これ等回路１１、１２は、従来例の構成と
同じである。前記参照電圧（VREF）は、半導体集積回路
内部で生成される電圧であって、電源電圧の変動によっ
ても値が変動しない一定電圧である。
【００２２】本実施の形態の内部降圧電源回路は、更
に、電位差検出回路（電位差検出手段）１３と、交差結
合型アンプ回路１４と、コントロール信号発生回路（コ
ントロール信号発生手段）１５とを有する。前記電位差
検出回路１３は、参照電圧（VREF）と、内部降圧電源電
圧（VINT）とを入力し、この両入力の電位差を検出し、
更にその電位差を増幅し、その増幅電圧（VDRV2）を出
力する。前記交差結合型アンプ回路１４は、前記負帰還
カレントミラー型差動アンプ回路１１の増幅出力（VDR
V）と、前記電位差検出回路１３の増幅出力（VDRV2）と
を入力する。
に、電位差検出回路（電位差検出手段）１３と、交差結
合型アンプ回路１４と、コントロール信号発生回路（コ
ントロール信号発生手段）１５とを有する。前記電位差
検出回路１３は、参照電圧（VREF）と、内部降圧電源電
圧（VINT）とを入力し、この両入力の電位差を検出し、
更にその電位差を増幅し、その増幅電圧（VDRV2）を出
力する。前記交差結合型アンプ回路１４は、前記負帰還
カレントミラー型差動アンプ回路１１の増幅出力（VDR
V）と、前記電位差検出回路１３の増幅出力（VDRV2）と
を入力する。
【００２３】前記コントロール信号発生回路１５は、前
記電位差検出回路１３及び交差結合型アンプ回路１４を
制御する信号（DRVEN）を発生させる。この信号発生回
路１５は、シンクロナスＤＲＡＭの動作モードがスタン
バイ及び通常動作（バースト動作及びバンクインターリ
ーブ動作を除く）の場合、即ちＰチャネルMOSFET駆動回
路１２から供給する負荷電流（ILOAD）が小さい状況で
は、前記電位差検出回路１３及び交差結合型アンプ回路
１４の動作を停止させる内容の制御信号（DRVEN）を発
生し、一方、動作モードがバースト動作又はバンクイン
ターリーブ動作の場合、即ちＰチャネルMOSFET駆動回路
１２から供給する負荷電流（ILOAD）が大きい状況で
は、前記両回路１３、１４を動作させる内容の制御信号
（DRVEN）を発生する。
記電位差検出回路１３及び交差結合型アンプ回路１４を
制御する信号（DRVEN）を発生させる。この信号発生回
路１５は、シンクロナスＤＲＡＭの動作モードがスタン
バイ及び通常動作（バースト動作及びバンクインターリ
ーブ動作を除く）の場合、即ちＰチャネルMOSFET駆動回
路１２から供給する負荷電流（ILOAD）が小さい状況で
は、前記電位差検出回路１３及び交差結合型アンプ回路
１４の動作を停止させる内容の制御信号（DRVEN）を発
生し、一方、動作モードがバースト動作又はバンクイン
ターリーブ動作の場合、即ちＰチャネルMOSFET駆動回路
１２から供給する負荷電流（ILOAD）が大きい状況で
は、前記両回路１３、１４を動作させる内容の制御信号
（DRVEN）を発生する。
【００２４】前記電位差検出回路１３は、具体的には、
図２に示すように、参照電圧（VREF）と内部降圧電源電
圧（VINT）とを入力して、この両入力の電位差を増幅し
た出力（VDRV2）を得るカレントミラー型差動アンプ回
路２３で構成され、この差動アンプ回路２３の帰還方式
は、前記負帰還カレントミラー型差動アンプ回路１１の
帰還方式とは逆帰還、即ち正帰還である。
図２に示すように、参照電圧（VREF）と内部降圧電源電
圧（VINT）とを入力して、この両入力の電位差を増幅し
た出力（VDRV2）を得るカレントミラー型差動アンプ回
路２３で構成され、この差動アンプ回路２３の帰還方式
は、前記負帰還カレントミラー型差動アンプ回路１１の
帰還方式とは逆帰還、即ち正帰還である。
【００２５】前記交差結合型アンプ回路１４は、同図に
示すように、前記負帰還カレントミラー型差動アンプ回
路の増幅出力（VDRV）と前記正帰還カレントミラー型差
動アンプ回路２３の増幅出力（VDRV2）とを入力する２
個のＮチャネルMOSFET２４ａ、２４ｂから構成される交
差結合型アンプ回路２４から構成される。
示すように、前記負帰還カレントミラー型差動アンプ回
路の増幅出力（VDRV）と前記正帰還カレントミラー型差
動アンプ回路２３の増幅出力（VDRV2）とを入力する２
個のＮチャネルMOSFET２４ａ、２４ｂから構成される交
差結合型アンプ回路２４から構成される。
【００２６】前記交差結合型アンプ回路２４を構成する
２個の対称構成のＮチャネルMOSFET２４ａ、２４ｂは同
サイズのものが使用される。また、負帰還カレントミラ
ー型差動アンプ回路２１と正帰還カレントミラー型差動
アンプ回路２３とは、帰還方式のみが異なり、他の構成
は同一である。そして、この両アンプ回路２１、２３の
間では、その構成トランジスタのサイズは、対応する構
成部分２１ａと２３ａ、２１ｂと２３ｂ、２１ｃと２３
ｃで、同一サイズのものが選択されている。
２個の対称構成のＮチャネルMOSFET２４ａ、２４ｂは同
サイズのものが使用される。また、負帰還カレントミラ
ー型差動アンプ回路２１と正帰還カレントミラー型差動
アンプ回路２３とは、帰還方式のみが異なり、他の構成
は同一である。そして、この両アンプ回路２１、２３の
間では、その構成トランジスタのサイズは、対応する構
成部分２１ａと２３ａ、２１ｂと２３ｂ、２１ｃと２３
ｃで、同一サイズのものが選択されている。
【００２７】尚、電位差検出回路１３は、正帰還カレン
トミラー型差動アンプ回路２３で構成したが、本発明は
この構成に限定されない。例えば、この電位差検出回路
１３を、図３に示すように、負帰還カレントミラー型差
動アンプ回路３１と、その出力を反転した出力VDRV2を
得るCMOSインバータレシオ回路３２とにより構成しても
よい。また、交差結合型アンプ回路２４は、Ｎチャネル
MOSFETのみから構成したが、その他、図４に示すよう
に、ＮチャネルMOSFET及びＰチャネルMOSFETから構成さ
れる交差結合型アンプ回路４１で構成してもよいのは勿
論である。
トミラー型差動アンプ回路２３で構成したが、本発明は
この構成に限定されない。例えば、この電位差検出回路
１３を、図３に示すように、負帰還カレントミラー型差
動アンプ回路３１と、その出力を反転した出力VDRV2を
得るCMOSインバータレシオ回路３２とにより構成しても
よい。また、交差結合型アンプ回路２４は、Ｎチャネル
MOSFETのみから構成したが、その他、図４に示すよう
に、ＮチャネルMOSFET及びＰチャネルMOSFETから構成さ
れる交差結合型アンプ回路４１で構成してもよいのは勿
論である。
【００２８】以上のように構成された本実施の形態の内
部降圧電源回路について、以下、その動作を図２に基づ
いて説明する。尚、図３及び図４に示した電位差検出回
路及び交差結合型アンプ回路４１の動作は、図２の電位
差検出回路１３及び交差結合型アンプ回路１４の動作と
本質的に同じであるので、その説明を省略する。
部降圧電源回路について、以下、その動作を図２に基づ
いて説明する。尚、図３及び図４に示した電位差検出回
路及び交差結合型アンプ回路４１の動作は、図２の電位
差検出回路１３及び交差結合型アンプ回路１４の動作と
本質的に同じであるので、その説明を省略する。
【００２９】負荷電流（ILOAD）が増大すると、内部降
圧電源電圧（VINT）は低下する。内部降圧電源電圧（VI
NT）が参照電圧（VREF）より低下し始めると、負帰還カ
レントミラー型差動アンプ回路２１の出力電圧（VDRV）
が低電位となり、ＰチャネルMOSFET駆動回路２２の電流
供給能力を増大させ、内部降圧電源電圧（VINT）を上昇
させる方向に働く。以上の動作は、従来の内部降圧電源
回路の動作説明で述べた動作と同じである。ここで、本
実施の形態が従来の内部降圧電源回路の動作と根本的に
違う点は、従来の内部降圧電源回路では内部降圧電源電
圧（VINT）が所定の電圧(VREF)より低いままでも、負帰
還カレントミラー型差動アンプ回路１の出力（VDRV）
は、接地電位VSSまで下がらなかったが、本実施の形態
の内部降圧電源回路は、電位差検出回路２３と交差結合
型アンプ回路２４により、負帰還カレントミラー型差動
アンプ回路２１の出力（VDRV）の取り得る電位の下限
が、ほぼ接地電位VSSまで落ちる点にある。これ等の回
路動作を以下に詳述する。
圧電源電圧（VINT）は低下する。内部降圧電源電圧（VI
NT）が参照電圧（VREF）より低下し始めると、負帰還カ
レントミラー型差動アンプ回路２１の出力電圧（VDRV）
が低電位となり、ＰチャネルMOSFET駆動回路２２の電流
供給能力を増大させ、内部降圧電源電圧（VINT）を上昇
させる方向に働く。以上の動作は、従来の内部降圧電源
回路の動作説明で述べた動作と同じである。ここで、本
実施の形態が従来の内部降圧電源回路の動作と根本的に
違う点は、従来の内部降圧電源回路では内部降圧電源電
圧（VINT）が所定の電圧(VREF)より低いままでも、負帰
還カレントミラー型差動アンプ回路１の出力（VDRV）
は、接地電位VSSまで下がらなかったが、本実施の形態
の内部降圧電源回路は、電位差検出回路２３と交差結合
型アンプ回路２４により、負帰還カレントミラー型差動
アンプ回路２１の出力（VDRV）の取り得る電位の下限
が、ほぼ接地電位VSSまで落ちる点にある。これ等の回
路動作を以下に詳述する。
【００３０】内部降圧電源電圧（VINT）が参照電圧（VR
EF）より低下し、負帰還カレントミラー型差動アンプ回
路２１の出力電圧（VDRV）が低電圧となるとき、正帰還
カレントミラー型差動アンプ回路２３の出力電圧（VDRV
2）は、高電圧となる。更に、それ等の増幅出力VDRV、V
DRV2を入力する交差結合型アンプ回路２４により、負帰
還カレントミラー型差動アンプ回路２１の出力（VDRV）
は、より低電圧となり得る能力を持つ。このことで、正
帰還カレントミラー型差動アンプ回路２３及び交差結合
型アンプ回路２４により、負帰還カレントミラー型差動
アンプ回路２１は、それ単独の回路のときと比べ、その
出力（VDRV）をより低電位の値まで引き下げる能力を持
ち、その出力電圧（VDRV）は、ほぼ接地電位VSSまで引
き下がる。このことにより、ＰチャネルMOSFET駆動回路
２２として従来と同一サイズのＰチャネルMOSFETを用い
ながら、従来の内部降圧電源回路に比べて、大負荷電流
能力を持つことができる。
EF）より低下し、負帰還カレントミラー型差動アンプ回
路２１の出力電圧（VDRV）が低電圧となるとき、正帰還
カレントミラー型差動アンプ回路２３の出力電圧（VDRV
2）は、高電圧となる。更に、それ等の増幅出力VDRV、V
DRV2を入力する交差結合型アンプ回路２４により、負帰
還カレントミラー型差動アンプ回路２１の出力（VDRV）
は、より低電圧となり得る能力を持つ。このことで、正
帰還カレントミラー型差動アンプ回路２３及び交差結合
型アンプ回路２４により、負帰還カレントミラー型差動
アンプ回路２１は、それ単独の回路のときと比べ、その
出力（VDRV）をより低電位の値まで引き下げる能力を持
ち、その出力電圧（VDRV）は、ほぼ接地電位VSSまで引
き下がる。このことにより、ＰチャネルMOSFET駆動回路
２２として従来と同一サイズのＰチャネルMOSFETを用い
ながら、従来の内部降圧電源回路に比べて、大負荷電流
能力を持つことができる。
【００３１】一方、内部降圧電源電圧（VINT）が参照電
圧（VREF）より高くなり始めると、負帰還カレントミラ
ー型差動アンプ回路２１の出力電圧（VDRV）は高電位と
なる。このとき、交差結合型アンプ回路２４より、負帰
還カレントミラー型差動アンプ回路２１の差動増幅出力
電圧（VDRV）は更に高電圧となる一方、正帰還カレント
ミラー型差動アンプ回路２３の出力電圧（VDRV2）は更
に低電圧となるので、ＰチャネルMOSFET駆動回路２２か
らの電流供給は、低下又は停止する。
圧（VREF）より高くなり始めると、負帰還カレントミラ
ー型差動アンプ回路２１の出力電圧（VDRV）は高電位と
なる。このとき、交差結合型アンプ回路２４より、負帰
還カレントミラー型差動アンプ回路２１の差動増幅出力
電圧（VDRV）は更に高電圧となる一方、正帰還カレント
ミラー型差動アンプ回路２３の出力電圧（VDRV2）は更
に低電圧となるので、ＰチャネルMOSFET駆動回路２２か
らの電流供給は、低下又は停止する。
【００３２】このとき、前記交差結合型アンプ回路２４
を構成するＮチャネルMOSFET２４ａ、２４ｂが同一サイ
ズであり、また負帰還カレントミラー型差動アンプ回路
２１と正帰還カレントミラー型差動アンプ回路２３との
間で構成トランジスタが同一サイズであるので、負帰還
カレントミラー型差動アンプ回路２１の増幅出力（VDR
V）は、図５（ａ）に示すように、内部降圧電圧（VIN
T）が上昇するときと下降するときとで同じ軌跡を描
き、ヒステリシス幅を持たない。
を構成するＮチャネルMOSFET２４ａ、２４ｂが同一サイ
ズであり、また負帰還カレントミラー型差動アンプ回路
２１と正帰還カレントミラー型差動アンプ回路２３との
間で構成トランジスタが同一サイズであるので、負帰還
カレントミラー型差動アンプ回路２１の増幅出力（VDR
V）は、図５（ａ）に示すように、内部降圧電圧（VIN
T）が上昇するときと下降するときとで同じ軌跡を描
き、ヒステリシス幅を持たない。
【００３３】尚、本実施の形態では、既述のように負帰
還カレントミラー型差動アンプ回路２１の増幅出力（VD
RV）にヒステリシス幅を持たせない構成としたが、その
他、図５（ｂ）に示すように、意図的にヒステリシス幅
を持たせることも可能である。これは、前記交差結合型
アンプ回路２４を構成する２個のＮチャネルMOSFET２４
ａ、２４ｂ間でサイズを変更すること、又は、２個のカ
レントミラー型差動アンプ回路２１、２３間で、その構
成回路２１ａ〜２１ｃ、２３ａ〜２３ｃのトランジスタ
のサイズを変更すること、又はその両方を行うことで可
能である。本実施の形態では、前記交差結合型アンプ回
路２３を構成するＮチャネルMOSFET２４ａ、２４ｂを同
一サイズで構成し、正帰還カレントミラー型差動アンプ
回路２３の各構成回路のトランジスタのチャネル幅/チ
ャネル長の比を負帰還カレントミラー型差動アンプ回路
２１の各構成回路のトランジスタのチャネル幅/チャネ
ル長の比に比べ、３分の２程度にしており、この構成で
は、負帰還カレントミラー型差動アンプ回路２１の増幅
出力（VDRV）は、図５（ｂ）に示すように、内部降圧電
源電圧（VINT）が上昇するときと下降するときとで異な
る軌跡を描き、ヒステリシス幅を持つ。
還カレントミラー型差動アンプ回路２１の増幅出力（VD
RV）にヒステリシス幅を持たせない構成としたが、その
他、図５（ｂ）に示すように、意図的にヒステリシス幅
を持たせることも可能である。これは、前記交差結合型
アンプ回路２４を構成する２個のＮチャネルMOSFET２４
ａ、２４ｂ間でサイズを変更すること、又は、２個のカ
レントミラー型差動アンプ回路２１、２３間で、その構
成回路２１ａ〜２１ｃ、２３ａ〜２３ｃのトランジスタ
のサイズを変更すること、又はその両方を行うことで可
能である。本実施の形態では、前記交差結合型アンプ回
路２３を構成するＮチャネルMOSFET２４ａ、２４ｂを同
一サイズで構成し、正帰還カレントミラー型差動アンプ
回路２３の各構成回路のトランジスタのチャネル幅/チ
ャネル長の比を負帰還カレントミラー型差動アンプ回路
２１の各構成回路のトランジスタのチャネル幅/チャネ
ル長の比に比べ、３分の２程度にしており、この構成で
は、負帰還カレントミラー型差動アンプ回路２１の増幅
出力（VDRV）は、図５（ｂ）に示すように、内部降圧電
源電圧（VINT）が上昇するときと下降するときとで異な
る軌跡を描き、ヒステリシス幅を持つ。
【００３４】前記ヒステリシス幅を持つことの効果を以
下に説明する。内部降圧電源電圧（VINT）が参照電圧
（VREF）より低くなると、ＰチャネルMOSFET駆動回路２
２がオンする。一方、負帰還カレントミラー型差動アン
プ回路２１近傍の内部降圧電源電圧（VINT）が、参照電
圧（VREF）より高くなると、ＰチャネルMOSFET駆動回路
２２はオフするが、配線抵抗による電圧降下等の原因
で、ＰチャネルMOSFET駆動回路２２から遠く離れた地点
（以下、Ｄ地点と呼ぶ）での内部降圧電源電圧（VINT）
に問題が生じる。即ち、前記Ｄ地点とＰチャネルMOSFET
駆動回路２２との距離が、負帰還カレントミラー型差動
アンプ回路２１とＰチャネルMOSFET駆動回路２２との間
の距離より長い場合には、Ｄ地点での内部降圧電源電圧
（VINT）が参照電圧（VREF）よりも低くなることがあ
る。これは、内部降圧電源電圧（VINT）の下限の規格を
割る原因となるため、非常に問題である。しかし、図５
（ｂ）に示すようにヒステリシス幅を持たせれば、Ｐチ
ャネルMOSFET駆動回路２２近傍の内部降圧電源電圧（VI
NT）が、参照電圧（VREF）からヒステリシス幅分まで高
くなるまで、ＰチャネルMOSFET駆動回路２２は動作し続
けるので、その間、Ｄ地点に電流を供給し、Ｄ地点での
内部降圧電源電圧（VINT）を参照電圧（VREF）まで戻そ
うとする。従って、ヒステリシス幅を持たせれば、半導
体集積回路装置全体に、安定した内部降圧電源電圧（VI
NT）を供給することが可能である。
下に説明する。内部降圧電源電圧（VINT）が参照電圧
（VREF）より低くなると、ＰチャネルMOSFET駆動回路２
２がオンする。一方、負帰還カレントミラー型差動アン
プ回路２１近傍の内部降圧電源電圧（VINT）が、参照電
圧（VREF）より高くなると、ＰチャネルMOSFET駆動回路
２２はオフするが、配線抵抗による電圧降下等の原因
で、ＰチャネルMOSFET駆動回路２２から遠く離れた地点
（以下、Ｄ地点と呼ぶ）での内部降圧電源電圧（VINT）
に問題が生じる。即ち、前記Ｄ地点とＰチャネルMOSFET
駆動回路２２との距離が、負帰還カレントミラー型差動
アンプ回路２１とＰチャネルMOSFET駆動回路２２との間
の距離より長い場合には、Ｄ地点での内部降圧電源電圧
（VINT）が参照電圧（VREF）よりも低くなることがあ
る。これは、内部降圧電源電圧（VINT）の下限の規格を
割る原因となるため、非常に問題である。しかし、図５
（ｂ）に示すようにヒステリシス幅を持たせれば、Ｐチ
ャネルMOSFET駆動回路２２近傍の内部降圧電源電圧（VI
NT）が、参照電圧（VREF）からヒステリシス幅分まで高
くなるまで、ＰチャネルMOSFET駆動回路２２は動作し続
けるので、その間、Ｄ地点に電流を供給し、Ｄ地点での
内部降圧電源電圧（VINT）を参照電圧（VREF）まで戻そ
うとする。従って、ヒステリシス幅を持たせれば、半導
体集積回路装置全体に、安定した内部降圧電源電圧（VI
NT）を供給することが可能である。
【００３５】一方、本実施の形態のようにヒステリシス
幅を持たない場合には、内部降圧電圧供給点Ｐの近傍の
地点の内部降圧電源電圧（VINT）を常に参照電圧（VRE
F）に保持することができるので、本実施の形態では、
この内部降圧電源回路をＤＲＡＭの例えばメモリアレー
内に配置すれば、このメモリアレーに対して常に一定値
の内部電源電圧を供給することができる。
幅を持たない場合には、内部降圧電圧供給点Ｐの近傍の
地点の内部降圧電源電圧（VINT）を常に参照電圧（VRE
F）に保持することができるので、本実施の形態では、
この内部降圧電源回路をＤＲＡＭの例えばメモリアレー
内に配置すれば、このメモリアレーに対して常に一定値
の内部電源電圧を供給することができる。
【００３６】また、本実施の形態では、前記コントロー
ル信号発生回路１５が正帰還カレントミラー型差動アン
プ回路２３及び交差結合型アンプ回路２４の動作／停止
を制御して、シンクロナスＤＲＡＭのスタンバイ時及び
通常動作時（バースト動作時及びバンクインターリーブ
動作時を除く）、即ち小さい電流供給能力でよい状況で
は、前記両回路２３、２４が停止して、負帰還カレント
ミラー型差動アンプ回路２１及びＰチャネルMOSFET駆動
回路２２（つまり、従来の内部降圧電源回路だけ）で負
荷電流（ILOAD）が補われ、一方、シンクロナスＤＲＡ
Ｍのバースト動作時又はバンクインターリーブ動作時、
即ち大きい電流供給能力が要求される状況では、前記正
帰還カレントミラー型差動アンプ回路２３及び交差結合
型アンプ回路２４が動作して、負帰還カレントミラー型
差動アンプ回路２１の増幅出力VDRVの下限電圧の取り得
る能力がほぼ外部電源電圧VSSまで下がるので、Ｐチャ
ネルMOSFET駆動回路２２の電流供給能力が増大し、負荷
電流（ILOAD）の増大に対応する。従って、内部降圧電
源回路の消費電流を一層に低減することが可能である。
ル信号発生回路１５が正帰還カレントミラー型差動アン
プ回路２３及び交差結合型アンプ回路２４の動作／停止
を制御して、シンクロナスＤＲＡＭのスタンバイ時及び
通常動作時（バースト動作時及びバンクインターリーブ
動作時を除く）、即ち小さい電流供給能力でよい状況で
は、前記両回路２３、２４が停止して、負帰還カレント
ミラー型差動アンプ回路２１及びＰチャネルMOSFET駆動
回路２２（つまり、従来の内部降圧電源回路だけ）で負
荷電流（ILOAD）が補われ、一方、シンクロナスＤＲＡ
Ｍのバースト動作時又はバンクインターリーブ動作時、
即ち大きい電流供給能力が要求される状況では、前記正
帰還カレントミラー型差動アンプ回路２３及び交差結合
型アンプ回路２４が動作して、負帰還カレントミラー型
差動アンプ回路２１の増幅出力VDRVの下限電圧の取り得
る能力がほぼ外部電源電圧VSSまで下がるので、Ｐチャ
ネルMOSFET駆動回路２２の電流供給能力が増大し、負荷
電流（ILOAD）の増大に対応する。従って、内部降圧電
源回路の消費電流を一層に低減することが可能である。
【００３７】（コントロール信号発生回路の第１の変形
例）図６は、コントロール信号発生回路の第１の変形例
を示す。本変形例では、外部電源電圧(VDD)の電位を検
出する電源電圧検出回路２７が設けられる。この検出回
路２７は、外部電源電圧(VDD)の電位が所定電位よりも
低くなったことを検出し、その検出信号をコントロール
信号発生回路１５に出力する。コントロール信号発生回
路１５は、前記検出信号を受けた時、電位差検出回路１
３及び交差結合型アンプ回路１４を動作させる内容の制
御信号(DRVEN)を発生し、前記検出信号を受けない場合
には、電位差検出回路１３及び交差結合型アンプ回路１
４を停止させる内容の制御信号(DRVEN)を発生する。
例）図６は、コントロール信号発生回路の第１の変形例
を示す。本変形例では、外部電源電圧(VDD)の電位を検
出する電源電圧検出回路２７が設けられる。この検出回
路２７は、外部電源電圧(VDD)の電位が所定電位よりも
低くなったことを検出し、その検出信号をコントロール
信号発生回路１５に出力する。コントロール信号発生回
路１５は、前記検出信号を受けた時、電位差検出回路１
３及び交差結合型アンプ回路１４を動作させる内容の制
御信号(DRVEN)を発生し、前記検出信号を受けない場合
には、電位差検出回路１３及び交差結合型アンプ回路１
４を停止させる内容の制御信号(DRVEN)を発生する。
【００３８】従って、本変形例では、当初、負帰還カレ
ントミラー型差動アンプ１１のみが動作してその増幅出
力（VDRV）によりＰチャネルMOSFET駆動回路１２を制御
していた際に、外部電源電圧（VDD）が低電圧に変動す
ると、ＰチャネルMOSFET駆動回路１２の電流供給能力は
低下しようとするが、コントロール信号発生回路１５が
電位差検出回路１３及び交差結合型アンプ回路１４を動
作させるので、負帰還カレントミラー型差動アンプ１１
の増幅出力(VDRV)の下限電圧の取り得る能力がほぼ外部
電源電圧(VSS)にまで下がって、ＰチャネルMOSFET駆動
回路２２の電流供給能力の低下が防止される。
ントミラー型差動アンプ１１のみが動作してその増幅出
力（VDRV）によりＰチャネルMOSFET駆動回路１２を制御
していた際に、外部電源電圧（VDD）が低電圧に変動す
ると、ＰチャネルMOSFET駆動回路１２の電流供給能力は
低下しようとするが、コントロール信号発生回路１５が
電位差検出回路１３及び交差結合型アンプ回路１４を動
作させるので、負帰還カレントミラー型差動アンプ１１
の増幅出力(VDRV)の下限電圧の取り得る能力がほぼ外部
電源電圧(VSS)にまで下がって、ＰチャネルMOSFET駆動
回路２２の電流供給能力の低下が防止される。
【００３９】（コントロール信号発生回路の第２の変形
例）図７は、コントロール信号発生回路の第２の変形例
を示す。本変形例では、内部降圧電源電圧(VINT)と参照
電圧(VREF)とが入力される検出回路２８が設けられる。
この検出回路２８は、内部降圧電源電圧(VINT)が値(VRE
F−ΔVREF)以下に低下したことを検出し、その検出信号
をコントロール信号発生回路１５に出力する。尚、前記
ΔVREFは正の設定電圧とする。コントロール信号発生回
路１５は、前記第１の変形例と同様に、前記検出信号を
受けた時、電位差検出回路１３及び交差結合型アンプ回
路１４を動作させる内容の制御信号(DRVEN)を発生す
る。
例）図７は、コントロール信号発生回路の第２の変形例
を示す。本変形例では、内部降圧電源電圧(VINT)と参照
電圧(VREF)とが入力される検出回路２８が設けられる。
この検出回路２８は、内部降圧電源電圧(VINT)が値(VRE
F−ΔVREF)以下に低下したことを検出し、その検出信号
をコントロール信号発生回路１５に出力する。尚、前記
ΔVREFは正の設定電圧とする。コントロール信号発生回
路１５は、前記第１の変形例と同様に、前記検出信号を
受けた時、電位差検出回路１３及び交差結合型アンプ回
路１４を動作させる内容の制御信号(DRVEN)を発生す
る。
【００４０】従って、本変形例においても、内部降圧電
圧供給点Ｐからの負荷電流(IROAD)が増大して内部降圧
電源電圧(VINT)が参照電圧(VREF)未満に低下すれば、コ
ントロール信号発生回路１５が電位差検出回路１３及び
交差結合型アンプ回路１４を動作させるので、Ｐチャネ
ルMOSFET駆動回路２２の電流供給能力が増大し、負荷電
流(IROAD)の増大に対応する。
圧供給点Ｐからの負荷電流(IROAD)が増大して内部降圧
電源電圧(VINT)が参照電圧(VREF)未満に低下すれば、コ
ントロール信号発生回路１５が電位差検出回路１３及び
交差結合型アンプ回路１４を動作させるので、Ｐチャネ
ルMOSFET駆動回路２２の電流供給能力が増大し、負荷電
流(IROAD)の増大に対応する。
【００４１】
【発明の効果】以上説明したように、請求項１ないし請
求項９記載の発明の内部電源駆動回路によれば、交差結
合型アンプ回路を用いて、内部電源駆動手段に与える制
御電圧の振幅をほぼ外部電源電圧の電位幅|VDD-VSS|と
したので、内部電源駆動回路に備えるＰチャネルＭＯＳ
MOSFETのチャネル幅の拡大及び差動アンプ回路の定常電
流の増大を招くことなく、電流供給能力を増大させるこ
とができる。
求項９記載の発明の内部電源駆動回路によれば、交差結
合型アンプ回路を用いて、内部電源駆動手段に与える制
御電圧の振幅をほぼ外部電源電圧の電位幅|VDD-VSS|と
したので、内部電源駆動回路に備えるＰチャネルＭＯＳ
MOSFETのチャネル幅の拡大及び差動アンプ回路の定常電
流の増大を招くことなく、電流供給能力を増大させるこ
とができる。
【００４２】特に、請求項３ないし請求項５記載の発明
の内部電源駆動回路によれば、新たに備えた電位差検出
手段及び前記交差結合型アンプ回路を、大きな電流供給
能力を必要とする状況に限って動作させたので、より一
層に低消費電流化が可能である。
の内部電源駆動回路によれば、新たに備えた電位差検出
手段及び前記交差結合型アンプ回路を、大きな電流供給
能力を必要とする状況に限って動作させたので、より一
層に低消費電流化が可能である。
【図１】本発明の実施の形態の内部降圧電源回路を示す
図である。
図である。
【図２】同実施の形態の内部降圧電源回路の具体例を示
す図である。
す図である。
【図３】同実施の形態の内部降圧電源回路に備える電位
差検出回路の他の例を示す図である。
差検出回路の他の例を示す図である。
【図４】同実施の形態の内部降圧電源回路に備える交差
結合型アンプ回路の他の例を示す図である。
結合型アンプ回路の他の例を示す図である。
【図５】同実施の形態の内部降圧電源回路に備える負帰
還カレントミラー型差動アンプ回路の出力波形を示す図
である。
還カレントミラー型差動アンプ回路の出力波形を示す図
である。
【図６】同実施の形態の内部降圧電源回路に備えるコン
トロール信号発生回路の第１の変形例を示す図である。
トロール信号発生回路の第１の変形例を示す図である。
【図７】同コントロール信号発生回路の第２の変形例を
示す図である。
示す図である。
【図８】従来の内部降圧電源回路を示す図である。
Ｐ 内部降圧電圧供給点 １１ 負帰還カレントミラー型差動アンプ
回路 １２ ＰチャネルMOSFET駆動回路（内部電
源駆動手段） １３ 電位差検出回路（電位差検出手段） １４、２４、４１ 交差結合型アンプ回路 １５ コントロール信号発生回路（コント
ロール信号発生手段） ２３ 正帰還カレントミラー型差動アンプ
回路（電位差検出回路） ２７ 電源電圧検出回路 ２８ 検出回路 ３１ 負帰還カレントミラー型差動アンプ
回路 ３２ インバータレシオ回路
回路 １２ ＰチャネルMOSFET駆動回路（内部電
源駆動手段） １３ 電位差検出回路（電位差検出手段） １４、２４、４１ 交差結合型アンプ回路 １５ コントロール信号発生回路（コント
ロール信号発生手段） ２３ 正帰還カレントミラー型差動アンプ
回路（電位差検出回路） ２７ 電源電圧検出回路 ２８ 検出回路 ３１ 負帰還カレントミラー型差動アンプ
回路 ３２ インバータレシオ回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 JJ03 JJ31 KB63 5B024 AA01 AA07 BA27 CA07 5H430 BB01 BB05 BB09 BB11 EE06 FF13 FF17 GG04 HH03 JJ07
Claims (9)
- 【請求項１】 内部降圧電圧供給点の内部降圧電源電圧
と参照電圧との電位差を増幅する差動アンプ回路と、 前記差動アンプ回路の出力電圧により制御され、前記内
部降圧電圧供給点に電流を供給する内部電源駆動手段
と、 前記内部降圧電圧供給点の内部降圧電源電圧と前記参照
電圧との電位差を検出する電位差検出手段と、 前記電位差検出手段の出力と前記差動アンプ回路の出力
との２出力を入力する交差結合型アンプ回路とを備えた
ことを特徴とする内部降圧電源回路。 - 【請求項２】 前記差動アンプ回路はカレントミラー型
差動アンプ回路であることを特徴とする請求項１記載の
内部降圧電源回路。 - 【請求項３】 前記電位差検出手段及び前記交差結合型
アンプ回路の動作及び停止を、前記内部降圧電圧供給点
から流れる負荷電流の大きさに応じて制御するコントロ
ール信号発生手段を備えたことを特徴とする請求項１又
は２記載の内部降圧電源回路。 - 【請求項４】 前記電位差検出手段及び前記交差結合型
アンプ回路の動作及び停止を、外部電源電圧の値に応じ
て制御するコントロール信号発生手段を備えたことを特
徴とする請求項１又は２記載の内部降圧電源回路。 - 【請求項５】 前記電位差検出手段及び前記交差結合型
アンプ回路を、前記参照電圧と前記内部降圧電圧供給点
の内部降圧電源電圧との差電圧に応じて制御するコント
ロール信号発生手段を備えたことを特徴とする請求項１
又は２記載の内部降圧電源回路。 - 【請求項６】 前記内部電源駆動手段の制御信号である
前記差動アンプ回路の出力電圧の軌跡は、前記内部降圧
電圧供給点の内部降圧電源電圧の上昇変化と下降変化と
で同一軌跡であって、ヒステリシス幅を持たないことを
特徴とする請求項１又は２記載の内部降圧電源回路。 - 【請求項７】 前記電位差検出手段は、前記差動アンプ
回路の帰還方式とは逆帰還で且つ前記差動アンプ回路を
構成するトランジスタのサイズと同サイズのトランジス
タにより構成される差動アンプ回路であり、 前記交差結合型アンプ回路は、その構成トランジスタの
サイズが前記２入力に関して対称であることを特徴とす
る請求項６記載の内部降圧電源回路。 - 【請求項８】 前記内部電源駆動手段の制御信号である
前記差動アンプ回路の出力電圧の軌跡は、前記内部降圧
電圧供給点の内部降圧電源電圧の上昇変化と下降変化と
で異なる軌跡であって、ヒステリシス幅を持つことを特
徴とする請求項１又は２記載の内部降圧電源回路。 - 【請求項９】 前記差動アンプ回路と電位差検出手段と
の間、及び前記交差結合型アンプ回路の前記２入力に関
する対称構成の間、の少なくとも一方において、構成ト
ランジスタのサイズが異なることを特徴とする請求項８
記載の内部降圧電源回路。
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