JP2001034349A - 内部降圧電源回路 - Google Patents
内部降圧電源回路Info
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Abstract
(57)【要約】
【課題】 電流供給能力の向上と応答速度の高速化を実
現する内部降圧電源回路を提供する。 【解決手段】 参照電圧ＶＲＥＦと内部降圧電源電圧Ｖ
ＩＮＴの電位差を増幅し、出力電圧ＶＤＲＶを発生させ
る差動増幅回路１１と、前記出力電圧ＶＤＲＶに基づき
電圧ＰＢＢを発生する基板電位制御電圧発生回路１３
と、ゲート端子及び基板端子を有し、差動増幅回路１１
及び基板電位制御電圧発生回路１３により制御されるＭ
ＯＳＦＥＴ駆動回路１２を備え、差動増幅回路１１の出
力電圧ＶＤＲＶによりゲート端子電圧を制御し、基板電
位制御電圧発生回路１３の発生電圧ＰＢＢにより基板端
子電圧を制御して、半導体集積回路の一部またはすべて
の内部回路１４が消費する負荷電流の駆動を制御するよ
うにしたものである。
現する内部降圧電源回路を提供する。 【解決手段】 参照電圧ＶＲＥＦと内部降圧電源電圧Ｖ
ＩＮＴの電位差を増幅し、出力電圧ＶＤＲＶを発生させ
る差動増幅回路１１と、前記出力電圧ＶＤＲＶに基づき
電圧ＰＢＢを発生する基板電位制御電圧発生回路１３
と、ゲート端子及び基板端子を有し、差動増幅回路１１
及び基板電位制御電圧発生回路１３により制御されるＭ
ＯＳＦＥＴ駆動回路１２を備え、差動増幅回路１１の出
力電圧ＶＤＲＶによりゲート端子電圧を制御し、基板電
位制御電圧発生回路１３の発生電圧ＰＢＢにより基板端
子電圧を制御して、半導体集積回路の一部またはすべて
の内部回路１４が消費する負荷電流の駆動を制御するよ
うにしたものである。
Description
【０００１】
【発明の属する技術分野】本発明は内部降圧電源回路、
特に、半導体集積回路等に内蔵され、外部電源電圧を所
定の電圧に降圧する内部降圧電源回路に関するものであ
る。
特に、半導体集積回路等に内蔵され、外部電源電圧を所
定の電圧に降圧する内部降圧電源回路に関するものであ
る。
【０００２】
【従来の技術】今日、半導体集積回路の大規模化による
消費電力増大の抑制と、半導体集積回路を構成するトラ
ンジスタ等のデバイスの微小化に対するそのデバイスの
信頼性確保のため、電源電圧の低電圧化が必要である
が、かかる電源電圧の低電圧化およびそれに伴うトラン
ジスタの制御電圧の小振幅化により、トランジスタの電
流供給能力や応答速度の低下が問題となっている。さら
に、微細化による電源電圧の低電圧化に対し、リーク電
流増大回避のため、トランジスタのしきい値電圧は下げ
られないという問題があり、これまた、トランジスタの
電流供給能力低下や応答速度の低下の要因になってい
る。
消費電力増大の抑制と、半導体集積回路を構成するトラ
ンジスタ等のデバイスの微小化に対するそのデバイスの
信頼性確保のため、電源電圧の低電圧化が必要である
が、かかる電源電圧の低電圧化およびそれに伴うトラン
ジスタの制御電圧の小振幅化により、トランジスタの電
流供給能力や応答速度の低下が問題となっている。さら
に、微細化による電源電圧の低電圧化に対し、リーク電
流増大回避のため、トランジスタのしきい値電圧は下げ
られないという問題があり、これまた、トランジスタの
電流供給能力低下や応答速度の低下の要因になってい
る。
【０００３】以下、このような技術的背景に基づく従来
の内部降圧電源回路について図面を参照しながら説明す
る。図６は従来の内部降圧電源回路の構成を示す回路
図、図７は従来の内部降圧電源回路に用いられる負帰還
カレントミラー差動アンプの一例を示す回路図である。
の内部降圧電源回路について図面を参照しながら説明す
る。図６は従来の内部降圧電源回路の構成を示す回路
図、図７は従来の内部降圧電源回路に用いられる負帰還
カレントミラー差動アンプの一例を示す回路図である。
【０００４】この内部降圧電源回路は、図６に示すよう
に、参照電圧ＶＲＥＦと内部降圧電源電圧ＶＩＮＴの電
位差を増幅した差動増幅出力電圧ＶＤＲＶを発生させる
負帰還カレントミラー差動増幅回路１と、所定の電圧の
内部降圧電源電圧ＶＩＮＴにするため、半導体集積回路
上の内部回路３に電流を供給するＰチャネルＭＯＳＦＥ
Ｔ駆動回路２より構成され、負帰還カレントミラー差動
増幅回路１の具体的構成は図７に示すようになってい
る。
に、参照電圧ＶＲＥＦと内部降圧電源電圧ＶＩＮＴの電
位差を増幅した差動増幅出力電圧ＶＤＲＶを発生させる
負帰還カレントミラー差動増幅回路１と、所定の電圧の
内部降圧電源電圧ＶＩＮＴにするため、半導体集積回路
上の内部回路３に電流を供給するＰチャネルＭＯＳＦＥ
Ｔ駆動回路２より構成され、負帰還カレントミラー差動
増幅回路１の具体的構成は図７に示すようになってい
る。
【０００５】次に、その動作を説明する。内部回路３が
消費する負荷電流ＩＬＯＡＤが、増大すると、内部降圧
電源電圧ＶＩＮＴは低下する。この内部降圧電源電圧Ｖ
ＩＮＴが参照電圧ＶＲＥＦより低下しはじめると、負帰
還カレントミラー差動増幅回路１の差動増幅出力電圧Ｖ
ＤＲＶは低電位となって、ＰチャネルＭＯＳＦＥＴ駆動
回路２の電流供給能力を増大させるので、内部降圧電源
電圧ＶＩＮＴは上昇する。次に、内部降圧電源電圧ＶＩ
ＮＴが参照電圧ＶＲＥＦより高くなりはじめると、差動
増幅出力電圧ＶＤＲＶは高電位となり、ＰチャネルＭＯ
ＳＦＥＴ駆動回路２からの電流供給は低下あるいは停止
する。このようにして内部降圧電源電圧ＶＩＮＴは、参
照電圧ＶＲＥＦに設定される。
消費する負荷電流ＩＬＯＡＤが、増大すると、内部降圧
電源電圧ＶＩＮＴは低下する。この内部降圧電源電圧Ｖ
ＩＮＴが参照電圧ＶＲＥＦより低下しはじめると、負帰
還カレントミラー差動増幅回路１の差動増幅出力電圧Ｖ
ＤＲＶは低電位となって、ＰチャネルＭＯＳＦＥＴ駆動
回路２の電流供給能力を増大させるので、内部降圧電源
電圧ＶＩＮＴは上昇する。次に、内部降圧電源電圧ＶＩ
ＮＴが参照電圧ＶＲＥＦより高くなりはじめると、差動
増幅出力電圧ＶＤＲＶは高電位となり、ＰチャネルＭＯ
ＳＦＥＴ駆動回路２からの電流供給は低下あるいは停止
する。このようにして内部降圧電源電圧ＶＩＮＴは、参
照電圧ＶＲＥＦに設定される。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、差動増幅回路の出力振幅は、外部電源電
圧（ＶＤＤ，ＶＳＳ）の電位幅|ＶＤＤ−ＶＳＳ|に比べ
て小さいので、ＰチャネルＭＯＳＦＥＴ駆動回路２の電
流供給能力は小さいものとなり、さらに、このＰチャネ
ルＭＯＳＦＥＴ駆動回路２のソース電位が下がると、急
激に電流供給能力は低下し応答速度の劣化をおこすとい
う問題点があった。
うな構成では、差動増幅回路の出力振幅は、外部電源電
圧（ＶＤＤ，ＶＳＳ）の電位幅|ＶＤＤ−ＶＳＳ|に比べ
て小さいので、ＰチャネルＭＯＳＦＥＴ駆動回路２の電
流供給能力は小さいものとなり、さらに、このＰチャネ
ルＭＯＳＦＥＴ駆動回路２のソース電位が下がると、急
激に電流供給能力は低下し応答速度の劣化をおこすとい
う問題点があった。
【０００７】本発明は上記従来の問題点を解決するもの
であり、電流供給能力の向上と応答速度の高速化を実現
する内部降圧電源回路を提供することを目的とするもの
である。
であり、電流供給能力の向上と応答速度の高速化を実現
する内部降圧電源回路を提供することを目的とするもの
である。
【０００８】
【課題を解決するための手段】本発明の内部降圧電源回
路は、参照電圧と内部降圧電源電圧の電位差を増幅し、
出力電圧を発生させる差動増幅回路と、前記出力電圧に
基づき電圧を発生する基板電位制御電圧発生回路と、ゲ
ート端子及び基板端子を有し、前記差動増幅回路及び基
板電位制御電圧発生回路により制御され、半導体集積回
路装置が消費する負荷電流を駆動するＭＯＳＦＥＴ駆動
回路を備え、前記差動増幅回路の出力電圧によりゲート
端子電圧を制御し、前記基板電位制御電圧発生回路の発
生電圧により基板端子電圧を制御するようにしたもので
ある。
路は、参照電圧と内部降圧電源電圧の電位差を増幅し、
出力電圧を発生させる差動増幅回路と、前記出力電圧に
基づき電圧を発生する基板電位制御電圧発生回路と、ゲ
ート端子及び基板端子を有し、前記差動増幅回路及び基
板電位制御電圧発生回路により制御され、半導体集積回
路装置が消費する負荷電流を駆動するＭＯＳＦＥＴ駆動
回路を備え、前記差動増幅回路の出力電圧によりゲート
端子電圧を制御し、前記基板電位制御電圧発生回路の発
生電圧により基板端子電圧を制御するようにしたもので
ある。
【０００９】この発明によれば、電流供給能力の向上と
応答速度の高速化を実現することができる。
応答速度の高速化を実現することができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明の内部
降圧電源回路の実施の形態における構成を示す回路図、
図２は本発明の内部降圧電源回路の実施の形態における
基板電位制御電圧発生回路の一例を示す回路図である。
て、図面を参照しながら説明する。図１は本発明の内部
降圧電源回路の実施の形態における構成を示す回路図、
図２は本発明の内部降圧電源回路の実施の形態における
基板電位制御電圧発生回路の一例を示す回路図である。
【００１１】図１において、１１は例えば負帰還カレン
トミラー差動アンプよりなる差動増幅回路で、参照電圧
ＶＲＥＦと内部降圧電源電圧ＶＩＮＴとの電位差を増幅
出力する。この差動増幅出力電圧ＶＤＲＶにより、例え
ばＰチャネルのＭＯＳＦＥＴ駆動回路１２のゲート端子
を制御する。一方、前記差動増幅出力電圧ＶＤＲＶの値
に応じて、ＭＯＳＦＥＴ駆動回路１２の基板電圧ＰＢＢ
を制御する基板電位制御電圧発生回路１３（詳細は後述
する）が設けられ、これら差動増幅回路１１と基板電位
制御電圧発生回路１３により制御されるＭＯＳＦＥＴ駆
動回路１２により制御された形で半導体集積回路の一部
またはすべての内部回路１４が消費する電流ＩＬＯＡＤ
が供給される。
トミラー差動アンプよりなる差動増幅回路で、参照電圧
ＶＲＥＦと内部降圧電源電圧ＶＩＮＴとの電位差を増幅
出力する。この差動増幅出力電圧ＶＤＲＶにより、例え
ばＰチャネルのＭＯＳＦＥＴ駆動回路１２のゲート端子
を制御する。一方、前記差動増幅出力電圧ＶＤＲＶの値
に応じて、ＭＯＳＦＥＴ駆動回路１２の基板電圧ＰＢＢ
を制御する基板電位制御電圧発生回路１３（詳細は後述
する）が設けられ、これら差動増幅回路１１と基板電位
制御電圧発生回路１３により制御されるＭＯＳＦＥＴ駆
動回路１２により制御された形で半導体集積回路の一部
またはすべての内部回路１４が消費する電流ＩＬＯＡＤ
が供給される。
【００１２】以下、その動作を説明する。差動増幅回路
１１による内部降圧電源電圧ＶＩＮＴと、参照電圧ＶＲ
ＥＦとの電位差の差動増幅出力電圧ＶＤＲＶは小振幅で
あるため、ＭＯＳＦＥＴ駆動回路１２の電流供給能力は
小さくなる。これを補うため、差動増幅回路１１の差動
増幅出力電圧ＶＤＲＶに基づき、基板電位制御電圧発生
回路１３は基板電圧ＰＢＢを発生させ、これら差動増幅
出力電圧ＶＤＲＶと基板電圧ＰＢＢによりＭＯＳＦＥＴ
駆動回路１２のゲート端子と基板端子の両端子電圧を同
時に制御し、ＭＯＳＦＥＴ駆動回路１２のＭＯＳＦＥＴ
の電流供給能力と応答速度を上げている。
１１による内部降圧電源電圧ＶＩＮＴと、参照電圧ＶＲ
ＥＦとの電位差の差動増幅出力電圧ＶＤＲＶは小振幅で
あるため、ＭＯＳＦＥＴ駆動回路１２の電流供給能力は
小さくなる。これを補うため、差動増幅回路１１の差動
増幅出力電圧ＶＤＲＶに基づき、基板電位制御電圧発生
回路１３は基板電圧ＰＢＢを発生させ、これら差動増幅
出力電圧ＶＤＲＶと基板電圧ＰＢＢによりＭＯＳＦＥＴ
駆動回路１２のゲート端子と基板端子の両端子電圧を同
時に制御し、ＭＯＳＦＥＴ駆動回路１２のＭＯＳＦＥＴ
の電流供給能力と応答速度を上げている。
【００１３】以下この制御についてさらに詳細に説明す
る。まず、内部回路が消費する負荷電流ＩＬＯＡＤが増
大すると、内部降圧電源電圧ＶＩＮＴは低下する。内部
降圧電源電圧ＶＩＮＴが参照電圧ＶＲＥＦより低下しは
じめると、差動増幅回路１１の差動増幅出力電圧ＶＤＲ
Ｖは低電圧となり、この電圧を受けた基板電位制御電圧
発生回路１３が発生する基板電圧ＰＢＢは低電位とな
る。この差動増幅出力電圧ＶＤＲＶでＭＯＳＦＥＴ駆動
回路１２のゲート端子電圧を、また、前記基板電圧ＰＢ
Ｂでその基板端子電圧を同時に制御することによってＭ
ＯＳＦＥＴ駆動回路１２の電流供給能力を増大させ、内
部降圧電源電圧ＶＩＮＴは上昇する。逆に、内部降圧電
源電圧ＶＩＮＴが参照電圧ＶＲＥＦより高くなりはじめ
ると、差動増幅出力電圧ＶＤＲＶは高電位に、基板電圧
ＰＢＢも前記差動増幅出力電圧ＶＤＲＶを受けて高電位
になり、ＭＯＳＦＥＴ駆動回路１２からの電流供給は低
下あるいは停止する。このようにして、内部降圧電源電
圧ＶＩＮＴは参照電圧ＶＲＥＦに設定される。
る。まず、内部回路が消費する負荷電流ＩＬＯＡＤが増
大すると、内部降圧電源電圧ＶＩＮＴは低下する。内部
降圧電源電圧ＶＩＮＴが参照電圧ＶＲＥＦより低下しは
じめると、差動増幅回路１１の差動増幅出力電圧ＶＤＲ
Ｖは低電圧となり、この電圧を受けた基板電位制御電圧
発生回路１３が発生する基板電圧ＰＢＢは低電位とな
る。この差動増幅出力電圧ＶＤＲＶでＭＯＳＦＥＴ駆動
回路１２のゲート端子電圧を、また、前記基板電圧ＰＢ
Ｂでその基板端子電圧を同時に制御することによってＭ
ＯＳＦＥＴ駆動回路１２の電流供給能力を増大させ、内
部降圧電源電圧ＶＩＮＴは上昇する。逆に、内部降圧電
源電圧ＶＩＮＴが参照電圧ＶＲＥＦより高くなりはじめ
ると、差動増幅出力電圧ＶＤＲＶは高電位に、基板電圧
ＰＢＢも前記差動増幅出力電圧ＶＤＲＶを受けて高電位
になり、ＭＯＳＦＥＴ駆動回路１２からの電流供給は低
下あるいは停止する。このようにして、内部降圧電源電
圧ＶＩＮＴは参照電圧ＶＲＥＦに設定される。
【００１４】このようにすると、ＭＯＳＦＥＴ駆動回路
１２のＭＯＳＦＥＴのゲート端子電圧と基板端子電圧は
同時に制御されるため、その電流供給能力が増大し、前
記ＭＯＳＦＥＴのチャネル幅をそれほど増大させること
なく内部降圧電源電圧ＶＩＮＴの過渡変動と内部回路１
４の大きな消費電流ＩＬＯＡＤに対応できる。
１２のＭＯＳＦＥＴのゲート端子電圧と基板端子電圧は
同時に制御されるため、その電流供給能力が増大し、前
記ＭＯＳＦＥＴのチャネル幅をそれほど増大させること
なく内部降圧電源電圧ＶＩＮＴの過渡変動と内部回路１
４の大きな消費電流ＩＬＯＡＤに対応できる。
【００１５】一方、前述の基板電位制御電圧発生回路１
３の構成は図２に示すようになっており、差動増幅回路
１１の差動増幅出力電圧ＶＤＲＶを入力とするレシオ回
路で構成され、前記差動増幅出力電圧ＶＤＲＶの値に応
じて、ＭＯＳＦＥＴ駆動回路１２の基板電圧ＰＢＢを発
生させるものである。その動作は、前記差動増幅出力電
圧ＶＤＲＶが高い場合、ＭＯＳＦＥＴ２１が高抵抗とな
り、前記基板電圧ＰＢＢは高くなる。逆に前記差動増幅
出力電圧ＶＤＲＶが低い場合は、ＮチャネルＭＯＳＦＥ
Ｔ２２が高抵抗となり、前記基板電圧ＰＢＢは低く設定
される。
３の構成は図２に示すようになっており、差動増幅回路
１１の差動増幅出力電圧ＶＤＲＶを入力とするレシオ回
路で構成され、前記差動増幅出力電圧ＶＤＲＶの値に応
じて、ＭＯＳＦＥＴ駆動回路１２の基板電圧ＰＢＢを発
生させるものである。その動作は、前記差動増幅出力電
圧ＶＤＲＶが高い場合、ＭＯＳＦＥＴ２１が高抵抗とな
り、前記基板電圧ＰＢＢは高くなる。逆に前記差動増幅
出力電圧ＶＤＲＶが低い場合は、ＮチャネルＭＯＳＦＥ
Ｔ２２が高抵抗となり、前記基板電圧ＰＢＢは低く設定
される。
【００１６】なお、前記差動増幅出力電圧ＶＤＲＶは、
差動増幅回路１１の出力であるためその値は小さく、特
に、外部電源電圧ＶＤＤと内部降圧電源電圧ＶＩＮＴの
電位差が小さい場合は、前記差動増幅出力電圧ＶＤＲＶ
の小振幅化は顕著となるが、これがＭＯＳＦＥＴ駆動回
路１２の動作安定化に寄与している。例えば、ＶＤＤ＝
２．５Ｖ，ＶＩＮＴ＝２．０Ｖに設定した場合、増幅出
力ＶＤＲＶ＝２．５Ｖ〜１．２Ｖの小振幅となり、かか
る、増幅出力ＶＤＲＶの下限の電圧自体がリミッターと
なり、前記基板電圧ＰＢＢの電圧が下がりすぎて、前記
駆動回路であるＰチャネルＭＯＳＦＥＴ２１のソース基
板間が順バイアスになることを防いでいる。
差動増幅回路１１の出力であるためその値は小さく、特
に、外部電源電圧ＶＤＤと内部降圧電源電圧ＶＩＮＴの
電位差が小さい場合は、前記差動増幅出力電圧ＶＤＲＶ
の小振幅化は顕著となるが、これがＭＯＳＦＥＴ駆動回
路１２の動作安定化に寄与している。例えば、ＶＤＤ＝
２．５Ｖ，ＶＩＮＴ＝２．０Ｖに設定した場合、増幅出
力ＶＤＲＶ＝２．５Ｖ〜１．２Ｖの小振幅となり、かか
る、増幅出力ＶＤＲＶの下限の電圧自体がリミッターと
なり、前記基板電圧ＰＢＢの電圧が下がりすぎて、前記
駆動回路であるＰチャネルＭＯＳＦＥＴ２１のソース基
板間が順バイアスになることを防いでいる。
【００１７】ここで、基板電位制御電圧発生回路１３を
他の制御手段で動作させる場合の具体的構成例について
図面を参照しながら説明する。なお、図面中、図１に示
したものと同一の部分については同一符号を用いるもの
とする。
他の制御手段で動作させる場合の具体的構成例について
図面を参照しながら説明する。なお、図面中、図１に示
したものと同一の部分については同一符号を用いるもの
とする。
【００１８】図３は本発明の内部降圧電源回路の実施の
形態における基板電位制御電圧発生回路制御の一変形例
を含む回路図、図４は本発明の内部降圧電源回路制御の
実施の形態における基板電位制御電圧発生回路制御の他
の変形例を含む回路図である。
形態における基板電位制御電圧発生回路制御の一変形例
を含む回路図、図４は本発明の内部降圧電源回路制御の
実施の形態における基板電位制御電圧発生回路制御の他
の変形例を含む回路図である。
【００１９】図３において、基板電位制御電圧発生回路
１３はコントロール信号発生回路３１が形成する信号Ｃ
ＯＮＴを受け、ＰチャネルのＭＯＳＦＥＴ駆動回路１２
の基板端子電圧を制御する基板電圧ＰＢＢを発生させ
る。さらに具体的には、コントロール信号発生回路３１
は、これらが搭載されているチップがスタンバイ状態
か、オペレーティング状態か、その動作モードを知らせ
る信号ＣＯＮＴを出力し、スタンバイ状態時は、基板電
位制御電圧発生回路１３の発生電圧ＰＢＢを高電圧とす
る信号ＣＯＮＴを形成することで、ＭＯＳＦＥＴ駆動回
路１２の電流供給能力を制限し、オペレーティング状態
時は、基板電位制御電圧発生回路１３の発生電圧ＰＢＢ
が低電圧となる信号ＣＯＮＴを形成し、ＭＯＳＦＥＴ駆
動回路１２の電流供給能力を増大させる。このようにす
れば、ＭＯＳＦＥＴ駆動回路１２の電流供給能力を最大
限に制御することができる。
１３はコントロール信号発生回路３１が形成する信号Ｃ
ＯＮＴを受け、ＰチャネルのＭＯＳＦＥＴ駆動回路１２
の基板端子電圧を制御する基板電圧ＰＢＢを発生させ
る。さらに具体的には、コントロール信号発生回路３１
は、これらが搭載されているチップがスタンバイ状態
か、オペレーティング状態か、その動作モードを知らせ
る信号ＣＯＮＴを出力し、スタンバイ状態時は、基板電
位制御電圧発生回路１３の発生電圧ＰＢＢを高電圧とす
る信号ＣＯＮＴを形成することで、ＭＯＳＦＥＴ駆動回
路１２の電流供給能力を制限し、オペレーティング状態
時は、基板電位制御電圧発生回路１３の発生電圧ＰＢＢ
が低電圧となる信号ＣＯＮＴを形成し、ＭＯＳＦＥＴ駆
動回路１２の電流供給能力を増大させる。このようにす
れば、ＭＯＳＦＥＴ駆動回路１２の電流供給能力を最大
限に制御することができる。
【００２０】図４に示す基板電位制御電圧発生回路制御
の他の変形例においては、外部電源電圧ＶＤＤの電圧を
検知する電源電圧検知回路４１を備え、電源電圧検知回
路４１が発生する信号ＤＥＴＶＤＤに基づいて、コント
ロール信号発生回路３１は制御信号ＣＯＮＴを出力し、
ＭＯＳＦＥＴ駆動回路１２の基板電圧ＰＢＢを制御する
電圧を発生させる。さらに具体的には、電源電圧検知回
路４１は外部電源電圧ＶＤＤが所定の電圧より低くなっ
た場合、その検知出力ＤＥＴＶＤＤを活性化し、コント
ロール信号発生回路３１は、前記検知出力ＤＥＴＶＤＤ
を受け、基板電圧ＰＢＢを低くするように基板電位制御
電圧発生回路１３に制御信号ＣＯＮＴを出力すること
で、ＭＯＳＦＥＴ駆動回路１２の電流供給能力を上げ、
内部回路１４に供給する電流が不足しないように制御す
る。
の他の変形例においては、外部電源電圧ＶＤＤの電圧を
検知する電源電圧検知回路４１を備え、電源電圧検知回
路４１が発生する信号ＤＥＴＶＤＤに基づいて、コント
ロール信号発生回路３１は制御信号ＣＯＮＴを出力し、
ＭＯＳＦＥＴ駆動回路１２の基板電圧ＰＢＢを制御する
電圧を発生させる。さらに具体的には、電源電圧検知回
路４１は外部電源電圧ＶＤＤが所定の電圧より低くなっ
た場合、その検知出力ＤＥＴＶＤＤを活性化し、コント
ロール信号発生回路３１は、前記検知出力ＤＥＴＶＤＤ
を受け、基板電圧ＰＢＢを低くするように基板電位制御
電圧発生回路１３に制御信号ＣＯＮＴを出力すること
で、ＭＯＳＦＥＴ駆動回路１２の電流供給能力を上げ、
内部回路１４に供給する電流が不足しないように制御す
る。
【００２１】なお、図４に示す例では、外部電源電圧Ｖ
ＤＤの電圧を検知する電源電圧検知回路４１を備え、電
源電圧検知回路４１が発生する信号ＤＥＴＶＤＤに基づ
いて、コントロール信号発生回路３１は制御信号ＣＯＮ
Ｔを出力したが、ジャンクション温度の変動によるＭＯ
ＳＦＥＴ駆動回路１２の電流供給能力の劣化を防ぐた
め、外部電源電圧ＶＤＤの電圧を検知する電源電圧検知
回路４１の代わりに金属（ポリシリコン等）抵抗と拡散
抵抗間との温度特性差を応用してその温度を検知し、検
知信号を形成する温度検知回路を設けることによって、
高温時にＭＯＳＦＥＴ駆動回路１２の基板電圧ＰＢＢを
低く設定し、ＭＯＳＦＥＴ駆動回路１２の電流供給能力
を上げ、内部回路に供給する電流が不足しないように制
御することもできる。また、コントロール信号発生回路
３１を制御する信号としては内部降圧電源電圧ＶＩＮＴ
の変動に相関のある外部よりの制御信号あるいは内部信
号を用いることができる。
ＤＤの電圧を検知する電源電圧検知回路４１を備え、電
源電圧検知回路４１が発生する信号ＤＥＴＶＤＤに基づ
いて、コントロール信号発生回路３１は制御信号ＣＯＮ
Ｔを出力したが、ジャンクション温度の変動によるＭＯ
ＳＦＥＴ駆動回路１２の電流供給能力の劣化を防ぐた
め、外部電源電圧ＶＤＤの電圧を検知する電源電圧検知
回路４１の代わりに金属（ポリシリコン等）抵抗と拡散
抵抗間との温度特性差を応用してその温度を検知し、検
知信号を形成する温度検知回路を設けることによって、
高温時にＭＯＳＦＥＴ駆動回路１２の基板電圧ＰＢＢを
低く設定し、ＭＯＳＦＥＴ駆動回路１２の電流供給能力
を上げ、内部回路に供給する電流が不足しないように制
御することもできる。また、コントロール信号発生回路
３１を制御する信号としては内部降圧電源電圧ＶＩＮＴ
の変動に相関のある外部よりの制御信号あるいは内部信
号を用いることができる。
【００２２】また、上記各内部降圧電源回路にあって
は、電源投入時等の外部電源電圧ＶＤＤの過渡変動によ
って外部電源電圧ＶＤＤと基板電位ＰＢＢと電位差｜Ｖ
ＤＤ−ＰＢＢ｜が設定値以上になることがあるので、こ
れに対処しておくことが望ましい。図５は本発明の内部
降圧電源回路の実施の形態におけるＭＯＳＦＥＴ駆動回
路の一例を示す回路図であり、その構成は、キャパシタ
５１をＭＯＳＦＥＴ駆動回路１２のソース端子と基板間
に挿入したものである。このようなキャパシタ５１を設
けることで、電源投入時等の外部電源電圧ＶＤＤの過渡
変動による外部電源電圧ＶＤＤと基板電位ＰＢＢと電位
差｜ＶＤＤ−ＰＢＢ｜が設定値以上になることを抑制
し、基板電流の増加を防ぎ、ラッチアップを防止するこ
とができる。
は、電源投入時等の外部電源電圧ＶＤＤの過渡変動によ
って外部電源電圧ＶＤＤと基板電位ＰＢＢと電位差｜Ｖ
ＤＤ−ＰＢＢ｜が設定値以上になることがあるので、こ
れに対処しておくことが望ましい。図５は本発明の内部
降圧電源回路の実施の形態におけるＭＯＳＦＥＴ駆動回
路の一例を示す回路図であり、その構成は、キャパシタ
５１をＭＯＳＦＥＴ駆動回路１２のソース端子と基板間
に挿入したものである。このようなキャパシタ５１を設
けることで、電源投入時等の外部電源電圧ＶＤＤの過渡
変動による外部電源電圧ＶＤＤと基板電位ＰＢＢと電位
差｜ＶＤＤ−ＰＢＢ｜が設定値以上になることを抑制
し、基板電流の増加を防ぎ、ラッチアップを防止するこ
とができる。
【００２３】以上のように、本実施の形態によれば、駆
動回路を構成するＭＯＳＦＥＴのチャネル幅の拡大を行
うことなく内部降圧電源回路の電流供給能力の向上と応
答速度の高速化が可能となる。
動回路を構成するＭＯＳＦＥＴのチャネル幅の拡大を行
うことなく内部降圧電源回路の電流供給能力の向上と応
答速度の高速化が可能となる。
【００２４】
【発明の効果】以上のように本発明によれば、電流供給
能力の向上と応答速度の高速化を実現することができる
という有利な効果が得られる。
能力の向上と応答速度の高速化を実現することができる
という有利な効果が得られる。
【図１】本発明の内部降圧電源回路の実施の形態におけ
る構成を示す回路図
る構成を示す回路図
【図２】本発明の内部降圧電源回路の実施の形態におけ
る基板電位制御電圧発生回路の一例を示す回路図
る基板電位制御電圧発生回路の一例を示す回路図
【図３】本発明の内部降圧電源回路の実施の形態におけ
る基板電位制御電圧発生回路制御の一変形例を含む回路
図
る基板電位制御電圧発生回路制御の一変形例を含む回路
図
【図４】本発明の内部降圧電源回路の実施の形態におけ
る基板電位制御電圧発生回路制御の他の変形例を含む回
路図
る基板電位制御電圧発生回路制御の他の変形例を含む回
路図
【図５】本発明の内部降圧電源回路の実施の形態におけ
るＭＯＳＦＥＴ駆動回路の一例を示す回路図
るＭＯＳＦＥＴ駆動回路の一例を示す回路図
【図６】従来の内部降圧電源回路の構成を示す回路図
【図７】従来の内部降圧電源回路に用いられる負帰還カ
レントミラー型差動増幅器の一例を示す回路図
レントミラー型差動増幅器の一例を示す回路図
１１ 差動増幅回路 １２ ＭＯＳＦＥＴ駆動回路 １３ 基板電位制御電圧発生回路 １４ 内部回路 ２１ ＰチャネルＭＯＳＦＥＴ ２２ ＮチャネルＭＯＳＦＥＴ
Claims (8)
- 【請求項１】 参照電圧と内部降圧電源電圧の電位差を
増幅し、出力電圧を発生させる差動増幅回路と、前記出
力電圧に基づき電圧を発生する基板電位制御電圧発生回
路と、ゲート端子及び基板端子を有し、前記差動増幅回
路及び基板電位制御電圧発生回路により制御され、半導
体集積回路装置が消費する負荷電流を駆動するＭＯＳＦ
ＥＴ駆動回路を備え、前記差動増幅回路の出力電圧によ
りゲート端子電圧を制御し、前記基板電位制御電圧発生
回路の発生電圧により基板端子電圧を制御して、前記負
荷電流の駆動を制御することを特徴とする内部降圧電源
回路。 - 【請求項２】 ＭＯＳＦＥＴ駆動回路が発生する基板電
位制御電圧の大きさを、これが搭載される半導体集積回
路装置が消費する負荷電流の大きさに応じて制御するコ
ントロール信号発生手段をさらに備えたことを特徴とす
る請求項１記載の内部降圧電源回路。 - 【請求項３】 ＭＯＳＦＥＴ駆動回路が発生する基板電
圧制御電圧の大きさを、これが搭載される半導体集積回
路装置等の内部動作モードに応じて制御するコントロー
ル信号発生手段をさらに備えたことを特徴とする請求項
１記載の内部降圧電源回路。 - 【請求項４】 ＭＯＳＦＥＴ駆動回路が発生する基板電
圧制御電圧の大きさを、外部より半導体集積回路装置に
入力される制御信号に応じて制御するコントロール信号
発生手段をさらに備えたことを特徴とする請求項１記載
の内部降圧電源回路。 - 【請求項５】 ＭＯＳＦＥＴ駆動回路が発生する基板電
圧制御電圧の大きさを、半導体集積回路装置の内部信号
の状態を検知し、その信号の状態に応じて制御するコン
トロール信号発生手段をさらに備えたことを特徴とする
請求項１記載の内部降圧電源回路。 - 【請求項６】 外部電源電圧の大きさを検知する電源電
圧検知手段と、前記電源電圧検知手段が出力する信号に
基づき、駆動回路が発生する基板電圧制御電圧の大きさ
を制御する信号を発生するコントロール信号発生手段を
さらに備えたことを特徴とする請求項１記載の内部降圧
電源回路。 - 【請求項７】 半導体集積回路装置の温度を検知する温
度検知回路と、駆動回路が発生する基板電圧制御電圧の
大きさを前記温度検知回路の検知信号に応じて制御する
コントロール信号発生手段をさらに備えたことを特徴と
する請求項１記載の内部降圧電源回路。 - 【請求項８】 ＭＯＳＦＥＴ駆動回路は電圧供給源と基
板端子間にキャパシタを接続したものであることを特徴
とする請求項１ないし請求項７のいずれか１つに記載の
内部降圧電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20431399A JP2001034349A (ja) | 1999-07-19 | 1999-07-19 | 内部降圧電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20431399A JP2001034349A (ja) | 1999-07-19 | 1999-07-19 | 内部降圧電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001034349A true JP2001034349A (ja) | 2001-02-09 |
Family
ID=16488426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20431399A Pending JP2001034349A (ja) | 1999-07-19 | 1999-07-19 | 内部降圧電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001034349A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002116829A (ja) * | 2000-02-29 | 2002-04-19 | Seiko Instruments Inc | 半導体集積回路 |
| JP2007206948A (ja) * | 2006-02-01 | 2007-08-16 | Ricoh Co Ltd | 定電圧回路 |
| JP2007523586A (ja) * | 2004-02-17 | 2007-08-16 | アギア システムズ インコーポレーテッド | 給電切替えを組み込んだスイッチング電源コントローラ |
| JP2012003678A (ja) * | 2010-06-21 | 2012-01-05 | Renesas Electronics Corp | レギュレータ回路 |
| JP2013109699A (ja) * | 2011-11-24 | 2013-06-06 | Fujitsu Semiconductor Ltd | 定電圧回路 |
| JP2015028817A (ja) * | 2014-11-11 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
-
1999
- 1999-07-19 JP JP20431399A patent/JP2001034349A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4559643B2 (ja) * | 2000-02-29 | 2010-10-13 | セイコーインスツル株式会社 | ボルテージ・レギュレータ、スイッチング・レギュレータ、及びチャージ・ポンプ回路 |
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| US8917071B2 (en) | 2010-06-21 | 2014-12-23 | Renesas Electronics Corporation | Regulator circuit |
| US9274537B2 (en) | 2010-06-21 | 2016-03-01 | Renesas Electronics Corporation | Regulator circuit |
| JP2013109699A (ja) * | 2011-11-24 | 2013-06-06 | Fujitsu Semiconductor Ltd | 定電圧回路 |
| US9188998B2 (en) | 2011-11-24 | 2015-11-17 | Socionext Inc. | Constant voltage circuit |
| JP2015028817A (ja) * | 2014-11-11 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
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