JPH1173769A

JPH1173769A - 半導体装置

Info

Publication number: JPH1173769A
Application number: JP9231104A
Authority: JP
Inventors: Tsukasa Oishi; 司大石
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-08-27
Filing date: 1997-08-27
Publication date: 1999-03-16
Also published as: US6385124B2; US6191994B1; US20010000309A1

Abstract

(57)【要約】【課題】半導体装置の動作速度を向上させ消費電力を
低減する。【解決手段】内部回路２Ａ，２Ｂに流れる電流は、内
部回路２Ａ，２Ｂで必要な分だけ２つのカレントミラー
回路を構成するトランジスタ１３〜２０を用いてノード
Ｎ５，Ｎ６を通って供給する。内部回路２Ａ，２Ｂに供
給する電圧は、トランジスタ１０からノードＮ５，Ｎ６
を通じて供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、特に内部電源電圧を発生するための直流電圧回路を
備える半導体装置、メモリセルアレイを備える半導体装
置、およびＳＯＩ構造を持つ複数のトランジスタを備え
る半導体装置に関するものである。

【０００２】

【従来の技術】従来から種々の処理を１つの半導体チッ
プで実行するため１つの半導体チップ上に複数のデバイ
スが統合されて搭載されている半導体装置がある。そし
て、デバイス毎に要求される電源電圧が異なる場合があ
る。そのため、外部から与えられる外部電源電圧とは異
なる内部電源電圧を発生させる必要が生じる。

【０００３】図１２は複数の内部電源電圧のうちのある
一つの内部電源電圧を半導体チップ内部で発生させるた
めの直流電圧回路の一例を示す回路図である。ノードＮ
１，Ｎ３にはそれぞれ異なる外部電源電圧が印加されて
いる。ここでノードＮ３に接続される外部電源電圧には
接地電圧も含む。そのノードＮ１に接続されたトランジ
スタ３は、半導体チップ１内に設けられた内部回路２に
内部電源電圧を供給する。内部電源電圧が基準電圧Ｖｒ
ｅｆと一致するように、トランジスタ３の出力は差動増
幅器４により調節される。そのために、トランジスタ３
と差動増幅器４からなる直流電圧回路は、差動増幅器４
の反転入力端子には基準電圧Ｖｒｅｆが印加され、差動
増幅器４の非反転入力端子には内部電源電圧が印加さ
れ、これらの電圧の差を増幅して得られる差動増幅器４
の出力がトランジスタ３のゲートに与えられるように構
成されている。

【０００４】また、内部回路２と直流電圧回路から内部
電源電圧が供給されるノードＮ２との距離が離れている
場合には、ノードＮ２と内部回路２との間の寄生抵抗に
よって電圧降下が生じ、内部回路２に供給される内部電
源電圧は基準電圧Ｖｒｅｆとは異なる値を取ることにな
る。この電圧降下を小さくするため直流電圧回路を内部
回路２の近くに設けようとすると基準電圧Ｖｒｅｆを供
給するのが困難となる。

【０００５】最近の半導体装置では、処理の効率化のた
め、１つの半導体チップ上にロジックとメモリを搭載し
たシステムがある。このような半導体装置は、外部バス
の影響を受けずに処理を行うことが可能で、外部バスの
能力によって処理速度が制限されることがない。このよ
うな半導体チップに頻繁に用いられるメモリとしてはＤ
ＲＡＭがある。ＤＲＡＭは集積度が高くかつ、低コスト
である反面、昇圧された電圧を必要とするという難点が
ある。この昇圧電圧は、メモリセルの選択ゲートに使用
される。昇圧電圧が印加される、メモリセルのトランジ
スタのゲート酸化膜には、ある程度の厚さが必要とされ
ている。

【０００６】図１３は半導体チップの外部から半導体チ
ップに供給される外部電源電圧と半導体チップ内部で発
生される昇圧電圧と内部電源電圧との関係を示すグラフ
である。図１３において、符号３１を付した実線は内部
電源電圧を示し、符号３２を付した実線は昇圧電圧（Ｖ
ＰＰ）を示し、符号３３を付した点線は昇圧電圧ＶＰＰ
を得るために昇圧電圧発生回路が発生しなければならな
い電圧を示し、符号３４を付した点線は外部電源電圧の
２倍の電圧を示し、符号３５を付した点線は外部電源電
圧の３倍の電圧を示している。従来は、常に、昇圧電圧
を得るために内部電源電圧３１を昇圧している。

【０００７】

【発明が解決しようとする課題】以上説明したように従
来の直流電圧回路を備える半導体装置は内部電源電圧を
供給するトランジスタのゲート電圧を差動増幅器が直接
駆動するので、差動増幅器の出力負荷容量が大きくな
り、直流電圧回路が高速動作できず、内部回路が高い周
波数で動作するものであるときには内部電源電圧を安定
化できないという問題がある。

【０００８】また、半導体チップ内の任意の場所に配置
される内部回路に所望の内部電源電圧を供給しようとす
ると、寄生抵抗等によって目的とする内部電源電圧の値
を得られないという問題がある。

【０００９】また、半導体チップ内部で昇圧電圧を発生
させるためには、昇圧電圧で充放電するために必要な電
流以外に昇圧電圧を発生させるのに必要な電流が存在
し、半導体チップ全体の消費電流が増大するという問題
がある。

【００１０】この発明は上記の問題点を解消するために
なされたもので、差動増幅器が駆動する負荷容量を小さ
くすることによって直流電圧回路の動作を高速化して内
部電源電圧の安定化を図ることを目的とし、さらにその
直流電圧回路における消費電流を低減することを目的と
する。また、昇圧電圧を発生させる手段を外部電源電圧
に応じて切り替えることで、半導体チップの消費電流を
削減することを目的とする。また、半導体装置における
電荷の有効利用により消費電流を低減することを目的と
する。また、ＳＯＩ構造を用いて半導体装置における配
線容量を削減することにより消費電力を削減することを
目的とする。

【００１１】

【課題を解決するための手段】第１の発明に係る半導体
装置は、第１の電源と第２の電源に接続された一つの半
導体チップ内に設けられ第１のノードと第２のノードの
間に形成される一つの電流経路に挿入され前記第１のノ
ードを通じて内部電源電圧を供給される内部回路と、制
御電極と前記第１の電源に接続された第１の電流電極と
前記第１のノードに接続された第２の電流電極を有する
第１の絶縁ゲート型トランジスタと、前記第１の絶縁ゲ
ート型トランジスタの前記第１の電流電極に接続された
第１の電流電極と前記第１の絶縁ゲート型トランジスタ
の前記制御電極に接続された制御電極と前記第１の絶縁
ゲート型トランジスタの前記制御電極に接続された第２
の電流電極を有する第２の絶縁ゲート型トランジスタ
と、前記第２の電源に接続された第１の電流電極と前記
第２のノードに接続された第２の電流電極と前記第２の
ノードに接続された制御電極を有する第３の絶縁ゲート
型トランジスタと、前記第３の絶縁ゲート型トランジス
タの前記制御電極に接続された制御電極と前記第２の電
源に接続された第１の電流電極と前記第２の絶縁ゲート
型トランジスタの前記第２の電流電極に接続された第２
の電流電極を有する第４の絶縁ゲート型トランジスタ
と、前記第１のノードに内部電源電圧を供給する電圧供
給回路とを備えて構成される。

【００１２】第２の発明に係る半導体装置は、第１の発
明の半導体装置において、前記第１および第３の絶縁ゲ
ート型トランジスタに流れる電流の方が前記第２および
第４の絶縁ゲート型トランジスタに流れる電流よりも多
いことを特徴とする。

【００１３】第３の発明に係る半導体装置は、第１の電
源と第２の電源に接続された一つの半導体チップ内に設
けられ内部電源電圧を供給される内部回路と、制御電極
と前記内部回路に内部電源電圧を供給するためのノード
に接続された第２の電流電極と前記第１の電源に接続さ
れた第１の電流電極を有する第１の絶縁ゲート型トラン
ジスタと、前記第１の絶縁ゲート型トランジスタの前記
制御電極に接続された制御電極と前記第１の絶縁ゲート
型トランジスタの前記第１の電流電極に接続された第１
の電流電極と前記第１の絶縁ゲート型トランジスタの前
記制御電極に接続された第２の電流電極を有する第２の
絶縁ゲート型トランジスタと、制御電極と前記第２の絶
縁ゲート型トランジスタの前記第２の電流電極と接続さ
れた第２の電流電極と前記第２の電源に接続された第１
の電流電極を有する第３の絶縁ゲート型トランジスタ
と、前記第３の絶縁ゲート型トランジスタの前記制御電
極に接続された出力端子と前記ノードに接続された非反
転入力端子と基準電圧が印加される反転入力端子を有す
る差動増幅器とを備え、前記第１の絶縁ゲート型トラン
ジスタに流れる電流が前記第２の絶縁ゲート型トランジ
スタに流れる電流に比べて多くなるように設定されてい
ることを特徴とする。

【００１４】第４の発明に係る半導体装置は、第３の発
明の半導体装置において、前記第２の電源と前記第３の
絶縁ゲート型トランジスタの第２の電流電極との間に直
列に接続され、前記差動増幅器の出力端子に接続された
制御電極を有する第４の絶縁ゲート型トランジスタをさ
らに備えて構成される。

【００１５】第５の発明に係る半導体装置は、第１の電
源と第２の電源に接続された一つの半導体チップ内に設
けられる内部回路と、前記内部回路に与えられる第１の
電圧以外に該第１の電圧よりも高い第２の電圧を前記第
１および第２の電源から前記内部回路に接続された第１
のノードに発生させることが可能な昇圧回路と、前記第
１のノードの電圧から所定の電位差を差し引いた電圧が
印加される第１の端子と基準電圧が与えられる第２の端
子と前記第１および第２の端子の電位差を増幅して出力
するための出力端子を有する差動増幅器と、前記第１の
電源と前記第１のノードとの間に接続されるとともに前
記差動増幅器の前記出力端子に接続され、前記差動増幅
器の前記出力端子の電圧に応じて前記第１の電源から前
記第１のノードに流れる電流を制限する電流制限手段
と、前記第１のノードと前記第２の電源の間接続され、
前記第１のノードと前記第２の電源との間に電流を流す
ための電流源と、前記第１の電源が出力する電圧が前記
第２の電圧より高い場合には前記昇圧回路をオフさせる
制御をする制御手段とを備えて構成される。

【００１６】第６の発明に係る半導体装置は、複数のブ
ロックおよび該複数のブロックのメモリセルを選択する
ために各ブロックに対応して分割された複数の部分から
なるワード線を複数有するメモリセルアレイと、前記ワ
ード線の選択を行の選択によって実行するロウデコーダ
と、前記複数のブロックの各々に対して設けられ、前記
部分に所定の電圧を供給するためのワード線ドライバ
と、前記部分の間にそれぞれ設けられ、前記部分の接続
を行うためのトランスファゲートとを備え、前記ロウデ
コーダが選択した行に対し、前記メモリセルの複数のブ
ロックにつき前記トランスファゲートの導通／非導通に
よって、隣接する前記部分の間で電荷を転送して書き込
みまたは読み出しを行うことを特徴とする。

【００１７】第７の発明に係る半導体装置は、絶縁体上
に形成されたエピタキシャル層を有する半導体装置にお
いて、前記エピタキシャル層から前記絶縁体に達する電
極領域を有する複数のトランジスタを備え、互いに隣り
合う導電型の異なるトランジスタの前記電極領域を密着
させて形成したことを特徴とする。

【００１８】

【発明の実施の形態】

実施の形態１．図１はこの発明の実施の形態１による直
流電圧回路を備える半導体装置の構成の一例を示す回路
図である。図１に示す直流電圧回路は、半導体チップ１
の中に内部回路２Ａ，２Ｂと一緒に形成されている。図
１に示す直流電圧回路は、内部回路２Ａに電流を供給す
る電流回路、内部回路２Ｂに電流を供給する電流回路、
および内部回路２Ａ，２Ｂに同じ内部電源電圧を供給す
る回路に分けられる。ノードＮ１，Ｎ３にはそれぞれ異
なる外部電源電圧が印加される。ノードＮ３に印加され
る電圧には接地電圧も含まれる。

【００１９】内部回路２Ａに電流を供給する電流回路
は、内部回路２Ａに内部電源電圧を供給するためのノー
ドＮ５とノードＮ１との間に接続された複数のＰチャネ
ルＭＯＳトランジスタ１３ａ〜１３ｘと、トランジスタ
１３ａ〜１３ｘのゲートに接続されたゲートおよびドレ
インとノードＮ１に接続されたソースとを持ちトランジ
スタ１３ａ〜１３ｘのゲートに与える電圧を発生するた
めのＰチャネルＭＯＳトランジスタ１４と、ゲートとノ
ードＮ３に接続されたソースとトランジスタて１４のド
レインに接続されたドレインとを持つＮチャネルＭＯＳ
トランジスタ１６と、トランジスタ１６のゲートに接続
されたゲートと内部回路２Ａおよびトランジスタ１６の
ゲートに接続されたドレインとノードＮ３に接続された
ソースとを持つＮチャネルＭＯＳトランジスタ１５ａ〜
１５ｘとで構成されている。

【００２０】内部回路２Ｂに電流を供給するための電流
回路は、外部電源電圧が印加されているノードＮ１と内
部回路２Ｂに内部電源電圧を供給するためのノードＮ６
との間に接続された複数のＰチャネルＭＯＳトランジス
タ１７ａ〜１７ｘと、トランジスタ１７ａ〜１７ｘのゲ
ートに与える電圧を発生するためにトランジスタ１７ａ
〜１７ｘのゲートに接続されたゲートおよびドレインと
ノードＮ１に接続されたソースとを持つＰチャネルＭＯ
Ｓトランジスタ１８と、ゲートとノードＮ３に接続され
たソースとトランジスタ１８のドレインに接続されたド
レインとを持つＮチャネルＭＯＳトランジスタ２０と、
トランジスタ２０のゲートに接続されたゲートと内部回
路２Ｂおよびトランジスタ２０のゲートに接続されたド
レインとノードＮ３に接続されたソースとを持つＮチャ
ネルＭＯＳトランジスタ１９ａ〜１９ｘとで構成されて
いる。

【００２１】内部回路２Ａ，２Ｂに同じ内部電源電圧を
供給する回路は、外部電源電圧が印加されるノードＮ１
とノードＮ４との間に接続されたＰチャネルＭＯＳトラ
ンジスタ１０と、トランジスタ１０のゲートに接続され
た出力端子とノードＮ４に接続された非反転入力端子と
基準電圧Ｖｒｅｆが印加される反転入力端子とを持つ差
動増幅器４Ａとで構成される。内部回路２Ａ，２Ｂに直
接電圧を印加するためのノードＮ５，Ｎ６とトランジス
タ１０が直接電圧を供給するノードＮ４との間には、寄
生抵抗１１，１２が存在するのが一般的である。これ
は、内部回路２Ａ，２Ｂが、半導体チップ１の任意の場
所に配置され、例えば中央には位置される内部回路２
Ａ，２Ｂに内部電源電圧を供給する回路から離れている
ためである。

【００２２】内部回路２Ａに電流を供給する電流回路
は、基準電圧Ｖｒｅｆを必要としないことから半導体チ
ップ１内の任意の場所に配置でき、例えば内部回路２Ａ
の近傍に配置することが可能である。内部回路２Ｂに電
流を供給する電流回路と内部回路２Ｂとの関係も同様で
ある。

【００２３】例えば、内部回路２Ａが動作して内部回路
２Ａに電流が流れた場合、内部回路２Ａに流れる電流と
同じ大きさの電流が、ダイオード接続されたトランジス
タ１５ａ〜１５ｘに流れる。トランジスタ１５ａ〜１５
ｘとトランジスタ１６とがカレントミラー回路を構成し
ており、カレントミラー回路の２つの電流経路に流れる
電流の比率をｎ対１に設定しているため、トランジスタ
１５ａ〜１５ｘに流れる全電流のｎ分の１の電流がトラ
ンジスタ１６に流れる。トランジスタ１６がトランジス
タ１４に直列に接続されていることから、ダイオード接
続されたトランジスタ１４にトランジスタ１６と同じ大
きさの電流が流れる。

【００２４】トランジスタ１４とトランジスタ１３ａ〜
１３ｘがカレントミラー回路を構成することから、出力
段のトランジスタ１３ａ〜１３ｘがトランジスタ１４に
流れる電流の大きさに応じた大きさの電流を内部回路２
Ａに供給する。このとき、トランジスタ１４とトランジ
スタ１３ａ〜１３ｘにより構成されるカレントミラー回
路の２つの電流経路に流す電流の比率を１対ｎに設定し
ておけば、内部回路２Ａが消費した電流とトランジスタ
１３ａ〜１３ｘが供給する電流とが同じ大きさとなる。
過渡的にはトランジスタ１３ａ〜１３ｘが供給する電流
と同じにならない場合があるが定常的には同じになる。
このように設定されている場合には、トランジスタ１０
からノードＮ５に流れる電流は零かあるいは極めて小さ
いため、ノードＮ４とノードＮ５の電圧がほぼ一致す
る。よって内部回路２Ａに与える電圧をほぼ基礎順電圧
Ｖｒｅｆにすることができる。また、電流がほとんど流
れないためトランジスタ１０の駆動能力は小さくでき、
トランジスタ１０のサイズを小さく設定して高速動作に
対応させることができるように設定することができる。
同様のことは内部回路２Ｂに関してもいえる。上記のよ
うに、閉ループ中のカレントミラー回路を構成するトラ
ンジスタのサイズに違いを設けて２つの電流経路に流れ
る電流の比について内部回路２Ａ，２Ｂが含まれない方
の電流を小さくすれば、内部回路２Ａ，２Ｂ以外のトラ
ンジスタ１４，１６における消費電流を減少させること
ができる。

【００２５】実施の形態２．図２はこの発明の実施の形
態２による直流電圧回路を備える半導体装置の構成の一
例を示す回路図である。図２に示す直流電圧回路は、半
導体チップ１の中に内部回路２と一緒に形成されてい
る。図２に示す直流電圧回路は、半導体チップ１の内部
のノードＮ１，Ｎ２に接続され、２つの外部電源電圧が
印加されている。ノードＮ１と内部回路２に内部電源電
圧を供給するためのノードＮ２との間に接続された複数
のＰチャネルＭＯＳトランジスタ２５ａ〜２５ｘと、ト
ランジスタ２５ａ〜２５ｘのゲートに接続されたゲート
およびドレインとノードＮ１に接続されたソースとを持
ちトランジスタ２５ａ〜２５ｘのゲートに与える電圧を
発生するためのＰチャネルＭＯＳトランジスタ２６と、
ゲートとソースとトランジスタ２６のドレインに接続さ
れたドレインとを持つＮチャネルＭＯＳトランジスタ２
７と、トランジスタ２７のゲートに接続されたゲートと
トランジスタ２７のソースに接続されたドレインとノー
ドＮ３に接続されたソースとを持つＮチャネルＭＯＳト
ランジスタ２８と、トランジスタ２７，２８のゲートに
接続された出力端子とノードＮ２に接続された非反転入
力端子と基準電圧Ｖｒｅｆが与えられる反転入力端子と
を持つ差動増幅器４Ｂとで構成されている。

【００２６】トランジスタ２５ａ〜２５ｘとトランジス
タ２６とはカレントミラー回路を構成し、トランジスタ
２５ａ〜２５ｘのチャネル幅の和はトランジスタ２６の
チャネル幅に比べて大きくなるように設定されている。
説明を簡単にするためにここでは、トランジスタ２６の
チャネル長とｎ個のトランジスタ２５ａ〜２５ｘの各々
のチャネル長は同じであるとする。トランジスタ２６の
電流値の変化とトランジスタ２５ａ〜２５ｘの各電流値
の変化とがほぼ同じになるため、ノードＮ２に流れる電
流値の変化はトランジスタ２６の電流値の変化をｎ倍し
たものとなる。トランジスタ２７，２８は、トランジス
タ２６の電流値を変化させればよいため、トランジスタ
サイズを小さくできる。トランジスタ２７は、差動増幅
器４Ｂの出力がローレベルに変化したときに確実にトラ
ンジスタ２７，２８が接続されている電流経路をオフさ
せるための構成である。従って、トランジスタ２７，２
８のゲート容量、すなわち差動増幅器４Ｂが駆動する負
荷容量を小さくすることができ、内部回路の動作が高く
なっても内部電源電圧が安定するので、半導体装置の高
速動作が可能となる。

【００２７】実施の形態３．ゲート酸化膜を薄くして昇
圧電圧を低く設定するようなＤＲＡＭにおいては、半導
体チップの動作電圧が昇圧電圧レベルと等しくまたは、
それに近い状態となる動作では、昇圧電圧ＶＰＰとし
て、外部電源電圧ＶＣＣをそのままあるいは降圧して用
いることができる。

【００２８】図３は外部電源電圧と内部電源電圧と昇圧
電圧との関係を示すグラフである。図３において、符号
３３を付した点線は昇圧電圧ＶＰＰを得るために昇圧電
圧発生回路が発生しなければならない電圧を示し、その
他図１３に示したものと同じ符号を付した線は図１３に
示した線と同様の線である。

【００２９】図３には、これらの電圧の関係を５つのケ
ースに分けて表している。ここでは、ＤＲＡＭについて
説明するため、内部電源電圧はＤＲＡＭを動作させるた
めの電圧とし、この電圧をアレイ動作電圧という。

【００３０】ケースＣ１は、外部電源電圧がアレイ動作
電圧よりも低い場合であって、外部電源電圧の３倍の電
圧を発生させる３ＶＣＣタイプのチャージポンプを用い
ても、昇圧電圧を供給不可能である。ケースＣ２は、外
部電源電圧がアレイ動作電圧よりも低い場合であって、
３ＶＣＣタイプのチャージポンプを用いれば昇圧電圧を
供給できる。ケースＣ３は、アレイ動作電圧が外部電源
電圧で決まる場合であって、外部電源電圧の２倍の電圧
を発生させる２ＶＣＣタイプのチャージポンプを用いて
昇圧電圧を供給できる。ケースＣ４は、外部電源電圧が
アレイ動作電圧に対し高いが昇圧電圧よりも低い場合で
あって、２ＶＣＣタイプのチャージポンプを用いて昇圧
電圧を供給できる。ケースＣ５は、外部電源電圧がアレ
イ動作電圧よりも高く、かつ、昇圧電圧よりも高い場合
である。

【００３１】以上のようなケースＣ２〜Ｃ５のように与
えられる外部電源電圧に対し適切な方法によって昇圧電
圧を発生させる直流電圧回路の構成について図４を用い
て説明する。ノードＮ１０が昇圧電圧ＶＰＰの出力端子
となっている。差動増幅器４０とトランジスタ４１，４
３〜４５とバッファ４２からなる回路ＣＲ１は、ケース
Ｃ５の場合に働く回路、つまり外部電源電圧を降圧して
昇圧電圧を生成するための回路である。この回路は、ノ
ードＮ１，Ｎ３に異なる外部電源電圧が印加される。

【００３２】ノードＮ１０の電圧はＰチャネルＭＯＳト
ランジスタ４５を介して差動増幅器４０の反転入力端子
に印加される。一方、差動増幅器４０の非反転入力端子
には基準電圧Ｖｒｅｆが印加される。ここでは、基準電
圧Ｖｒｅｆは内部電源電圧と同じにしている。トランジ
スタ４５はダイオード接続されている。差動増幅器４０
の反転入力端子にはノードＮ１０の電圧よりもトランジ
スタ４５の電圧降下分だけ低い電圧が印加されることと
なるので、その差が内部電源電圧Ｖｒｅｆと昇圧電圧Ｖ
ＰＰとの差となる。差動増幅器４０の出力はトランジス
タ４１のゲートに、およびバッファ４２を介してトラン
ジスタ４３のゲートに印加される。ノードＮ１１の電圧
は、トランジスタ４１，４３の出力によって決まり、ノ
ードＮ１０の電圧よりもノードＮ１０とノードＮ１１と
の間に接続されたトランジスタ４４の閾値電圧分だけ高
くなる。定電流源４６は、その一方端をトランジスタ４
５を介してノードＮ１０に接続し、その他方端をノード
Ｎ３に接続している。トランジスタ４４，４５は電流の
逆流を防ぐためのダイオードである。外部電源電圧を昇
圧せずに昇圧電圧として用いるため、回路ＣＲ１は昇圧
に必要な余分な消費電流を減少させる。なお、ノードＮ
１０の電圧がノードＮ１の電圧よりも低くなければ、こ
の回路ＣＲ１は昇圧電圧を発生する回路としては働かな
い。

【００３３】比較器５０と電圧調整回路５１とリングオ
シレータ５２と２ＶＣＣタイプのチャージポンプとトラ
ンジスタ５５からなる回路ＣＲ２は、ケースＣ３，Ｃ４
の場合に働く回路、つまり、外部電源電圧の２倍の電圧
を発生させてその電圧を昇圧電圧とするための回路であ
る。

【００３４】比較器５０の反転入力端子にはトランジス
タ４５を介してノードＮ１０の電圧が印加される。一
方、差動増幅器５０の反転入力端子には基準電圧Ｖｒｅ
ｆが印加される。比較器５０の出力は、バッファ５２を
介してリングオシレータ５３に与えられ、ノードＮ１０
の電圧が所定の電圧（基準電圧Ｖｒｅｆ＋トランジスタ
４５での電圧降下）より低くなるとリングオシレータを
動作させる。電圧調整回路５１は、比較器５０の出力か
ら昇圧電圧が所望の電圧との差を判定してその差の度合
いに応じてリングオシレータ５３の動作速度を変化させ
る。リングオシレータ５３はその動作速度を向上させる
ことによりチャージポンプ５４の能力を上げる。チャー
ジポンプ５３の出力は、トランジスタ５５を介してノー
ドＮ１０に印加される。

【００３５】最大周波数検出回路５６とリングオシレー
タ５７と３ＶＣＣタイプのチャージポンプからなる回路
ＣＲ３は、回路ＣＲ２に付加されてケースＣ１，Ｃ２の
場合に働く回路、つまり、外部電源電圧の２倍の電圧を
発生させても所望の昇圧電圧を得られない場合に外部電
源電圧の３倍の電圧を発生させてその電圧を昇圧電圧と
するための回路である。最大周波数検出回路５６は、リ
ングオシレータ５３の動作速度が最大となったことを電
圧調整回路５１の出力電圧を観測して検出する。リング
オシレータ５３の動作速度が最大となるということは、
チャージポンプ５４の能力を全て発揮しても所望の昇圧
電圧を得られないことを意味しており、そのため、３Ｖ
ＣＣタイプのチャージポンプ５８を動作させる必要が生
じる。そこで、最大周波数検出回路５６は、最大周波数
を検出すると、リングオシレータ５７を動作させて３Ｖ
ＣＣタイプのチャージポンプ５８から昇圧電圧を供給さ
せる。リングオシレータ５７も比較器５０の出力に応じ
てオンオフ動作をするため、昇圧電圧を所望の電圧にす
ることができる。

【００３６】なお、実施の形態３の上記説明では、２Ｖ
ＣＣタイプのチャージポンプ５４と３ＶＣＣタイプのチ
ャージポンプ５８にそれぞれ一つずつリングオシレータ
５２，５７を用いたが、これらを共通化してもよい。例
えば、図５には、一つのリングオシレータ５３からチャ
ージポンプ５４，５８に供給する場合を示している。こ
の場合には、３ＶＣＣタイプのチャージポンプ５８はリ
ングオシレータ５３から与えられる信号の周波数に応じ
て電圧を出力し、最大周波数検出回路５６の出力に応じ
てチャージポンプ５８がオンオフする。そのため、外部
電源電圧の２倍の電圧を発生させても所望の昇圧電圧を
得られない場合に外部電源電圧の３倍の電圧を発生させ
てその電圧を昇圧電圧とするための回路ＣＲ４は、回路
ＣＲ４に相当する図４に示された回路ＣＲ３に対し、リ
ングオシレータ１個分簡素化されている。

【００３７】図６は図５の比較器５０の出力より後段で
最大値回路５９までの回路構成について示した回路図で
ある。バッファ５２はＣＭＯＳトランジスタ６０，６１
で構成され、トランジスタ６０，６１のゲートには比較
器５０の出力が与えられる。また、電圧調整回路５１
は、キャパシタ６２で構成され、バッファ５２のトラン
ジスタ６０，６１から一方の電極がノードＮ３に接続さ
れたキャパシタ６２に供給される電荷に応じて、キャパ
シタ６２の他方の電極に電圧を生じる。このキャパシタ
６２の他方電極の電圧は発振器に印加される。発振器と
してリングオシレータ５３に換えて、例えば、ボルテー
ジ・コントロールド・オシレータ５３Ａを用いることも
できる。ボルテージ・コントロールド・オシレータ５３
Ａのトランジスタ６３，６４に流れる電流を変化させて
ボルテージ・コントロールド・オシレータ５３Ａの発振
周波数を変化させる。最大周波数検出回路５６は、基準
電圧Ｖｒｅｆ２とキャパシタ６２の他方の電極の電圧と
比較する比較器６５で構成される。ボルテージ・コント
ロールド・オシレータ５３Ａが発振して、チャージポン
プ５４が最大の出力を出しているにも係わらず所望の電
圧に達しないときには、比較器６５から３ＶＣＣタイプ
のチャージポンプ５８に対しチャージポンプ５８を動作
させるための出力が与えられる。

【００３８】また、図５の回路ＣＲ１Ａおよび回路ＣＲ
２Ａは、図４のトランジスタ４４，５５に換えて最大値
回路５９を備えている。この最大値回路５９は、トラン
ジスタ４１，４３の出力とチャージポンプ５４，５８の
出力のうちの大きい方を選択して出力する。最大値回路
５９は、最大値を出力しているラインを検出して最大値
を出力しているラインから出力がでるように接続を切り
替えるので、ダイオードを用いる場合のように閾値電圧
分だけ昇圧電圧に電圧降下が発生するのを防ぐことがで
きる。

【００３９】実施の形態４．メモリセルを備える半導体
装置における充放電電流、中でもＤＲＡＭを備える半導
体装置においては、高電圧を使用するワード線の充放電
電流を減少させることは半導体装置の消費電力を抑える
上で重要である。実施の形態３では、高電圧を供給する
直流電圧回路について説明したが、それを使用する際に
使用されるデバイスの構成によって消費電力をさらに抑
えることができる。

【００４０】図７はこの発明の実施の形態４による半導
体装置の構成を示すブロック図である。図７に示す半導
体装置は、半導体チップ１中にデバイスとしてメモリセ
ルアレイ５０を備えている。

【００４１】メモリセルアレイ５０は複数のブロック５
０Ａ〜５０Ｄに分割されている。メモリセルアレイ５０
には、全ブロック５０Ａ〜５０Ｄに共通するロウデコー
ダ５１が配置されている。ワードドライバ５２Ａ〜５２
Ｄは各ブロック５０Ａ〜５０Ｄに一ずつ配置されてい
る。そして、トランスファゲート５３Ａ〜５３Ｃはそれ
ぞれブロック５０Ａとブロック５０Ｂの間に、ブロック
５０Ｂとブロック５０Ｃの間に、ブロック５０Ｃとブロ
ック５０Ｄの間に設けられている。

【００４２】図８は図７に示したメモリセルアレイ５０
のワード線周辺の構成に関する概念図である。図７に示
したワード線ドライバ５２Ａ〜５２Ｃはそれぞれ一つの
ＰチャネルＭＯＳトランジスタと一つのＮチャネルＭＯ
Ｓトランジスタで構成されている。ワード線ドライバ５
２ＡのＰチャネルＭＯＳトランジスタ６０はそのゲート
に与えられる信号ＳＩＰ１がローレベル（Ｌ）のときワ
ード線の部分ＷＬ１に昇圧電圧ＶＰＰを供給する。ま
た、ワード線ドライバ５２ＡのＮチャネルＭＯＳトラン
ジスタ６１はそのゲートに与えられる信号ＳＩＮ２がハ
イレベル（Ｈ）のときにワード線の部分ＷＬ１をノード
Ｎ３に接続する。同様にワード線の部分ＷＬ２，ＷＬ３
にはそれぞれワード線ドライバ５２Ｂ，５２ＣのＰチャ
ネルＭＯＳトランジスタ６２，６４とＮチャネルＭＯＳ
トランジスタ６３，６５が接続されており、トランジス
タ６２，６４のゲートに与えられる信号ＳＩＰ２，ＳＩ
Ｐ３がローレベルのときにワード線の部分ＷＬ２，ＷＬ
３には昇圧電圧ＶＰＰが供給され、トランジスタ６３，
６５のゲートに与えられる信号ＳＩＮ２，ＳＩＮ３がハ
イレベルのときにワード線の部分ＷＬ２，ＷＬ３がノー
ドＮ３に接続される。

【００４３】ワード線の部分ＷＬ１はブロック５０Ａに
配置されている。トランスファゲート５３Ａは、ワード
線の部分ＷＬ１とワード線の部分ＷＬ２の間に接続され
たＰチャネルＭＯＳトランジスタ６６で構成され、その
ゲートに与えられる信号ＴＲ１がローレベルのときにワ
ード線の部分ＷＬ１，ＷＬ２の接続を行い、ハイレベル
のときにそれらの切り放しを行う。同様にワード線の部
分ＷＬ２，ＷＬ３はそれぞれブロック５０Ｂ，５０Ｃに
配置されている。トランスファゲート５３Ｂは、ワード
線の部分ＷＬ２とワード線の部分ＷＬ３の間に接続され
たＰチャネルＭＯＳトランジスタ６７で構成され、その
ゲートに与えられる信号ＴＲ２がローレベルのときにワ
ード線の部分ＷＬ２，ＷＬ３の接続を行い、ハイレベル
のときにそれらの切り放しを行う。

【００４４】図９は図７および図８に示したメモリセル
アレイの動作を説明するための波形図である。時刻ｔ１
において、信号ＳＩＰ１，ＳＩＮ１がともにローレベル
になると、ワード線の部分ＷＬ１に昇圧電圧ＶＰＰが供
給される。このとき、信号ＴＲ１はハイレベルであるた
め、ワード線の部分ＷＬ１は、ワード線の部分ＷＬ２か
ら切り放されていてその容量が小さいため、トランジス
タ６０が供給しなければならない電荷は少なくなる。そ
して、昇圧電圧ＶＰＰになったワード線の部分ＷＬ１を
用いたデータの読み出し書き込みが行われる。時刻ｔ２
において、信号ＳＩＰ１がハイレベルになり、ワード線
ドライバ５２Ａがワード線の部分ＷＬ１から切り放され
て、その時信号ＴＲ１をローレベルにして、ワード線の
部分ＷＬ１，ＷＬ２の接続を行う。

【００４５】時刻ｔ３において、信号ＴＲ１をハイレベ
ルにして再びワード線の部分ＷＬ１，ＷＬ２を切り放
し、信号ＳＩＰ２，ＳＩＮ２をともにローレベルにして
トランジスタ６２を通してワード線の部分ＷＬ２に昇圧
電圧ＶＰＰの供給を行う。このとき、ワード線の部分Ｗ
Ｌ２は昇圧されていたワード線の部分ＷＬ１に接続され
て電荷の供給を受けていたためある程度電位が上昇して
おり、そのためワード線の部分ＷＬ２を昇圧電圧ＶＰＰ
とするためトランジスタ６２を通して供給すべき電荷を
削減することができる。時刻ｔ４においては信号ＳＩＮ
１をハイレベルにしてワード線の部分ＷＬ１をノードＮ
３に接続する。時刻ｔ５，ｔ６において、信号ＳＩＰ
２，ＳＩＮ２，ＴＲ２を変化させてトランスファゲート
５３Ｂを用いてワード線の部分ＷＬ２からワード線の部
分ＷＬ３への電荷の転送を行う。

【００４６】以上説明したように、メモリセルアレイ５
０のブロック５０Ａ〜５０Ｄ毎に、時間を分割してデー
タの書き込み読み出しを行い、ブロック５０Ａ〜５０Ｄ
に接続された各ワード線の部分ＷＬ１〜ＷＬ３等の間で
電荷の転送を行うことによって電流消費を抑えることが
できる。

【００４７】実施の形態５．実施の形態４においては、
ワード線を分割して電荷を分割したワード線に伝達して
いくことによって消費電力の低減を図っているが、デバ
イス間を接続する配線の長さを短くして容量を小さくし
消費電力の低減を図ることができる。デバイス間を接続
する配線長を短くするための構成の一例を図１０を用い
て説明する。図１０は実施の形態５によるインバータの
構成を示すレイアウト図である。図１０に示すインバー
タは、ＳＯＩ構造を有しており、導電型の異なるＭＯＳ
トランジスタのソースあるいはドレインを互いに接する
ように設けることによってこれらの電極間の配線をなく
し、消費電力の低減を図っている。

【００４８】図１０において、７０Ａ〜７０Ｃはウェル
領域、７１，７３はＰ型不純物の拡散領域、７２，７４
はＮ型不純物の拡散領域、７５は拡散領域７１とともに
ＰチャネルＭＯＳトランジスタを形成するための電極、
７６，７７は拡散領域７２とともに共通のソース電極を
持つ２つのＮチャネルＭＯＳトランジスタを形成するた
めのゲート電極、７８，７９は拡散領域７３とともに共
通のソース電極を持つ２つのＰチャネルＭＯＳトランジ
スタを形成するためのゲート電極、８０は拡散領域７４
とともにＮチャネルＭＯＳトランジスタを形成するため
のゲート電極、８１はゲート電極７５を持つトランジス
タのソースと電源との接続を行うための配線、８２は配
線８１とゲート電極７５を持つトランジスタのソースと
の接続を行うためのコンタクト、８３はゲート電極７
５，７６を持つトランジスタのドレインとゲート電極７
７，７８とを接続するための配線、８４は配線８３とゲ
ート電極７５，７６を持つトランジスタの２つのドレイ
ンを同時に接続するためのコンタクト、８５はゲート電
極７６を持つトランジスタのソースを接続するための配
線、８６はゲート電極７６を持つトランジスタのソース
と配線８５を接続するためのコンタクト、８７はゲート
電極７７，７８を持つトランジスタのドレインをゲート
電極７９，８０に接続するための配線、８８はゲート電
極７７，７８を持つトランジスタの２つのドレインを同
時に配線８７に接続するためのコンタクト、８９はゲー
ト電極７８，７９を持つトランジスタのソースを電源に
接続するための配線、９０はゲート電極７８，７９を持
つトランジスタの２つのソースを同時に配線８９と接続
するためのコンタクト、９１はゲート電極７９，８０を
持つトランジスタのドレインから信号を出力するための
配線、９２はゲート電極７９，８０を持つトランジスタ
の２つのドレインを同時に配線９１と接続するためのコ
ンタクト、９３はゲート電極８０を持つトランジスタの
ソースをノードＮ３に接続するための配線、９４はゲー
ト電極８０を持つトランジスタのソースと配線９３と接
続するコンタクト、９５は基板との接続を図るためのボ
ディコンタクト、９６はフィールドシールドコンタクト
である。図１１は図１０のＩ−Ｉ線断面の模式図であ
る。図１１において、９７はエピタキシャル層の下に設
けられたシリコン酸化膜等の絶縁物であり、その他図１
０と同一符号のものは図１０の同一符号部分に相当する
部分である。

【００４９】図１１からわかるようにウェル７０Ａ〜７
０Ｄを形成するための不純物の注入は浅くてよい。従っ
て、導電型が異なるトランジスタのウェル、例えばウェ
ル７０Ａと７０Ｂやウェル７０Ｂと７０Ｃを接近して形
成することができる。導電型の異なるウェルを接近して
形成できるため、導電型の異なるトランジスタのソース
またはドレインは隣接して形成することができる。この
場合、導電型の異なるトランジスタのソースまたはドレ
インを密接して形成することが好ましい。例えば、図１
０に示したようなインバータの場合、インバータを構成
するＭＯＳトランジスタのドレイン間の接続のための配
線が不要になる。その不要になる配線の分だけ負荷が減
り、消費電力を減少させることができる。

【００５０】

【発明の効果】以上のように請求項１記載の半導体装置
によれば、内部回路は、内部回路が消費する電流とほぼ
同じ電流の供給を第１と第３の絶縁ゲート型トランジス
タによって受けるので電圧供給回路から電流の供給をほ
とんど受けなくてもよく、供給される電圧の誤差を小さ
くできるとともに、第１から第４の絶縁ゲート型トラン
ジスタに基準電圧の供給が不要であるため第１から第４
の絶縁ゲート型トランジスタから電流の供給を受ける内
部回路の配置の自由度が増すという効果がある。

【００５１】請求項２記載の半導体装置によれば、内部
回路以外での消費電流を低減することができるという効
果がある。

【００５２】請求項３記載の半導体装置によれば、第３
のトランジスタのサイズを小さくして差動増幅器が駆動
する負荷を小さくできるので、内部回路が高周波で動作
してもノードの電圧変動を抑えて半導体装置を高速化で
きるという効果がある。

【００５３】請求項４記載の半導体装置によれば、差動
増幅器が第３の絶縁ゲート型トランジスタをオフする際
に第４の絶縁ゲート型トランジスタによっての確実性を
向上させることができるという効果がある。

【００５４】請求項５記載の半導体装置によれば、第１
の電源から供給される電圧よりも第２の電圧が低い場合
に、昇圧回路を停止させて第１の電源の電圧を降圧して
用いることができ、昇厚にともなう消費電流を削減でき
るという効果がある。

【００５５】請求項６記載の半導体装置によれば、分割
されたワード線の各部分に順次電荷を転送して使用する
ため、電荷の一部を複数の部分で繰り返し使用でき、ワ
ード線で消費される電力を削減することができるという
効果がある。

【００５６】請求項７記載の半導体装置によれば、互い
に隣り合う導電型の異なるトランジスタの電極領域間を
結ぶ配線を省略でき、負荷容量を減らして消費電力の低
減を図ることができるという効果がある。

【図面の簡単な説明】

【図１】実施の形態１による半導体装置の構成の一例
を示す回路図である。

【図２】実施の形態２による半導体装置の構成の一例
を示す回路図である。

【図３】実施の形態３による半導体装置の動作と外部
電源電圧および内部電圧との関係を示すグラフである。

【図４】実施の形態３による半導体装置の構成の一例
を示すブロック図である。

【図５】実施の形態３による半導体装置の構成の他の
例を示すブロック図である。

【図６】図５の半導体装置の一部の構成を詳細に示す
回路図である。

【図７】実施の形態４による半導体装置の構成の一例
を示すブロック図である。

【図８】図７の半導体装置のワード先週編の構成を示
す回路図である。

【図９】図７の半導体装置の動作を示す波形図であ
る。

【図１０】実施の形態５による半導体装置の構成の一
例を示すレイアウト図である。

【図１１】図１０のＩ‐Ｉ線断面を示す模式図であ
る。

【図１２】従来の半導体装置の一例を示す回路図であ
る。

【図１３】従来の半導体装置の動作と外部電源電圧お
よび内部電源電圧との関係を示すグラフである。

【符号の説明】

１半導体チップ、２，２Ａ，２Ｂ内部回路、４，４
Ａ，４Ｂ，４０差動増幅器、５０比較器、５１電
圧調整回路、５３，５７リングオシレータ、５６最
大周波数検出回路、５４，５８チャージポンプ、５９
最大値回路、５０メモリセルアレイ、５１ロウデ
コーダ、５２Ａ〜５２Ｄワードドライバ、５３Ａ〜５
３Ｃトランスファゲート。

Claims

【特許請求の範囲】

【請求項１】第１の電源と第２の電源に接続された一
つの半導体チップ内に設けられ第１のノードと第２のノ
ードの間に形成される一つの電流経路に挿入され前記第
１のノードを通じて内部電源電圧を供給される内部回路
と、制御電極と前記第１の電源に接続された第１の電流電極
と前記第１のノードに接続された第２の電流電極を有す
る第１の絶縁ゲート型トランジスタと、前記第１の絶縁ゲート型トランジスタの前記第１の電流
電極に接続された第１の電流電極と前記第１の絶縁ゲー
ト型トランジスタの前記制御電極に接続された制御電極
と前記第１の絶縁ゲート型トランジスタの前記制御電極
に接続された第２の電流電極を有する第２の絶縁ゲート
型トランジスタと、前記第２の電源に接続された第１の電流電極と前記第２
のノードに接続された第２の電流電極と前記第２のノー
ドに接続された制御電極を有する第３の絶縁ゲート型ト
ランジスタと、前記第３の絶縁ゲート型トランジスタの前記制御電極に
接続された制御電極と前記第２の電源に接続された第１
の電流電極と前記第２の絶縁ゲート型トランジスタの前
記第２の電流電極に接続された第２の電流電極を有する
第４の絶縁ゲート型トランジスタと、前記第１のノードに内部電源電圧を供給する電圧供給回
路とを備える半導体装置。
【請求項２】前記第１および第３の絶縁ゲート型トラ
ンジスタに流れる電流の方が前記第２および第４の絶縁
ゲート型トランジスタに流れる電流よりも多いことを特
徴とする、請求項１記載の半導体装置。
【請求項３】第１の電源と第２の電源に接続された一
つの半導体チップ内に設けられ内部電源電圧を供給され
る内部回路と、制御電極と前記内部回路に内部電源電圧を供給するため
のノードに接続された第２の電流電極と前記第１の電源
に接続された第１の電流電極を有する第１の絶縁ゲート
型トランジスタと、前記第１の絶縁ゲート型トランジスタの前記制御電極に
接続された制御電極と前記第１の絶縁ゲート型トランジ
スタの前記第１の電流電極に接続された第１の電流電極
と前記第１の絶縁ゲート型トランジスタの前記制御電極
に接続された第２の電流電極を有する第２の絶縁ゲート
型トランジスタと、制御電極と前記第２の絶縁ゲート型トランジスタの前記
第２の電流電極と接続された第２の電流電極と前記第２
の電源に接続された第１の電流電極を有する第３の絶縁
ゲート型トランジスタと、前記第３の絶縁ゲート型トランジスタの前記制御電極に
接続された出力端子と前記ノードに接続された非反転入
力端子と基準電圧が印加される反転入力端子を有する差
動増幅器とを備え、前記第１の絶縁ゲート型トランジスタに流れる電流が前
記第２の絶縁ゲート型トランジスタに流れる電流に比べ
て多くなるように設定されていることを特徴とする半導
体装置。
【請求項４】前記第２の電源と前記第３の絶縁ゲート
型トランジスタの第２の電流電極との間に直列に接続さ
れ、前記差動増幅器の出力端子に接続された制御電極を
有する第４の絶縁ゲート型トランジスタをさらに備え
る、請求項３記載の半導体装置。
【請求項５】第１の電源と第２の電源に接続された一
つの半導体チップ内に設けられる内部回路と、前記内部回路に与えられる第１の電圧以外に該第１の電
圧よりも高い第２の電圧を前記第１および第２の電源か
ら前記内部回路に接続された第１のノードに発生させる
ことが可能な昇圧回路と、前記第１のノードの電圧から所定の電位差を差し引いた
電圧が印加される第１の端子と基準電圧が与えられる第
２の端子と前記第１および第２の端子の電位差を増幅し
て出力するための出力端子を有する差動増幅器と、前記第１の電源と前記第１のノードとの間に接続される
とともに前記差動増幅器の前記出力端子に接続され、前
記差動増幅器の前記出力端子の電圧に応じて前記第１の
電源から前記第１のノードに流れる電流を制限する電流
制限手段と、前記第１のノードと前記第２の電源の間接続され、前記
第１のノードと前記第２の電源との間に電流を流すため
の電流源と、前記第１の電源が出力する電圧が前記第２の電圧より高
い場合には前記昇圧回路をオフさせる制御をする制御手
段とを備える半導体装置。
【請求項６】複数のブロックおよび該複数のブロック
のメモリセルを選択するために各ブロックに対応して分
割された複数の部分からなるワード線を複数有するメモ
リセルアレイと、前記ワード線の選択を行の選択によって実行するロウデ
コーダと、前記複数のブロックの各々に対して設けられ、前記部分
に所定の電圧を供給するためのワード線ドライバと、前記部分の間にそれぞれ設けられ、前記部分の接続を行
うためのトランスファゲートとを備え、前記ロウデコーダが選択した行に対し、前記メモリセル
の複数のブロックにつき前記トランスファゲートの導通
／非導通によって、隣接する前記部分の間で電荷を転送
して書き込みまたは読み出しを行うことを特徴とする半
導体装置。
【請求項７】絶縁体上に形成されたエピタキシャル層
を有する半導体装置において、前記エピタキシャル層から前記絶縁体に達する電極領域
を有する複数のトランジスタを備え、互いに隣り合う導電型の異なるトランジスタの前記電極
領域を密着させて形成したことを特徴とする半導体装
置。