KR100410987B1 - 내부 전원전압 발생회로 - Google Patents

내부 전원전압 발생회로 Download PDF

Info

Publication number
KR100410987B1
KR100410987B1 KR10-2001-0068197A KR20010068197A KR100410987B1 KR 100410987 B1 KR100410987 B1 KR 100410987B1 KR 20010068197 A KR20010068197 A KR 20010068197A KR 100410987 B1 KR100410987 B1 KR 100410987B1
Authority
KR
South Korea
Prior art keywords
power supply
internal power
supply voltage
voltage
voltage generating
Prior art date
Application number
KR10-2001-0068197A
Other languages
English (en)
Other versions
KR20030037096A (ko
Inventor
임규남
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2001-0068197A priority Critical patent/KR100410987B1/ko
Priority to US10/155,196 priority patent/US6778007B2/en
Priority to JP2002314643A priority patent/JP2003223787A/ja
Publication of KR20030037096A publication Critical patent/KR20030037096A/ko
Application granted granted Critical
Publication of KR100410987B1 publication Critical patent/KR100410987B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Control Of Electrical Variables (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

본 발명의 전원전압 발생회로를 공개한다. 그 회로는 내부 전원전압 발생단자로 내부 전원전압을 발생하는 내부 전원전압 발생회로, 내부 전원전압 발생단자와 접지전압사이에 직렬 연결되어 전압을 가변적으로 분배하고, 분배된 전압 발생 노드로 분배된 전압을 발생하는 제1 및 제2저항, 및 내부 전원전압 발생단자와 접지전압사이에 연결되고, 분배된 전압에 응답하여 온되어 내부 전원전압 발생단자로부터 접지전압으로 전류를 내보내는 전류 방출회로로 구성되어 있다. 따라서, 내부 전원전압에 오버슈트가 발생시에 내부 전원전압 발생단자로부터 접지전압으로 전류가 흐르기 시작하는 내부 전원전압의 레벨을 미세하고 정확하게 조절하는 것이 가능하다.

Description

내부 전원전압 발생회로{Internal voltage generator}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 내부 전원전압 발생회로에 관한 것이다.
종래의 반도체 메모리 장치의 내부 전원전압 발생회로는 기준전압(VREF)과 내부 전원전압(VINT)의 전압 차를 검출하여 내부 전원전압(VINT)의 레벨이 기준전압(VREF)의 레벨보다 낮아지면 내부 전원전압(VINT)의 레벨을 높이게 된다.
도1은 일반적인 반도체 메모리 장치의 내부 전원전압 발생회로의 회로도로서, PMOS트랜지스터들(P1, P2), NMOS트랜지스터들(N1, N2), 및 정전류원(Is)으로 구성된 전류 미러형 비교회로(10), PMOS트랜지스터(P3), 및 캐패시터(CL)로 구성되어 있다. 도1에서, 부하 전류(IL)은 내부 전원전압(VINT) 발생단자에 연결된 부하를 통하여 흐르는 전류를 도식화하여 나타낸 것이다.
도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
전류 미러형 비교회로(10)는 기준전압(VINT)의 레벨이 내부 전원전압(VINT)의 레벨보다 높은 경우에 NMOS트랜지스터(N1)가 NMOS트랜지스터(N2)보다 더 많이 온되어 노드(A)의 전압을 낮춘다. 그러면, PMOS트랜지스터(P3)가 더 많이 온되어 내부 전원전압(VINT) 발생단자로 더 많은 전류가 공급되게 한다. 이때, 캐패시터(CL)에 의해서 내부 전원전압(VINT)의 레벨이 서서히 상승하게 된다.
반면에, 전류 미러형 비교회로(10)는 기준전압(VINT)의 레벨이 내부 전원전압(VINT)의 레벨보다 낮은 경우에 NMOS트랜지스터(N1)가 NMOS트랜지스터(N2)보다 더 작게 온되어 노드(A)의 전압을 높인다. 그러면, PMOS트랜지스터(P3)가 더 작게온되어 내부 전원전압(VINT) 발생단자로 더 작은 전류가 공급되게 한다. 마찬가지로, 캐패시터(CL)에 의해서 내부 전원전압(VINT)의 레벨이 서서히 하강하게 된다.
도1에 나타낸 내부 전원전압 발생회로는 만일 부하 전류(IL)가 0으로 된 경우에 PMOS트랜지스터(P3)가 오프되어 PMOS트랜지스터(P3)를 통하여 내부 전원전압(VINT) 발생단자로 전류가 흐르지 않아야 한다. 그런데, 도1에 나타낸 내부 전원전압 발생회로는 부하 전류(IL)가 0으로 되고 난 후 전류 미러형 비교회로(10)에 의해서 비교 동작을 수행하여 PMOS트랜지스터(P3)의 게이트 전압을 상승함에 의해서 PMOS트랜지스터(P3)를 오프하기까지의 지연시간 때문에 부하 전류(IL)가 0으로 되고 난 후에도 PMOS트랜지스터(P3)를 통하여 전류가 흐르는 기간이 존재된다. 따라서, 내부 전원전압(VINT) 발생단자에 오버슈트(overshoot)가 발생하여 내부 전원전압(VINT)이 높아지게 된다는 문제점이 있었다.
도2는 종래의 다른 내부 전원전압 발생회로의 실시예의 회로도로서, 도1에 나타낸 회로의 노드(B)와 접지전압사이에 n개의 병렬 연결된 다이오우드 구성의 NMOS트랜지스터들(N31 ~ N3n)로 구성되어 있다.
도1에 나타낸 회로와 동일한 구성을 가지는 소자들은 동일 번호 및 부호로 나타내었다.
도2에서, 추가되는 NMOS트랜지스터들(N31 ~ N3n)은 노드(B)의 전압이 전압(n×Vth(여기에서, Vth는 NMOS트랜지스터들(N31 ~ N3n) 각각의 문턱전압을 나타낸다)보다 높아지는 경우에 NMOS트랜지스터들(N31 ~ N3n)이 온되어 PMOS트랜지스터(P3)를 통하여 흐르는 전류를 접지전압으로 흘려주게 된다.
즉, 부하 전류(IL)가 0가 되는 경우에 PMOS트랜지스터(P3)를 통하여 전류가 계속적으로 흐름에 의해서 내부 전원전압(VINT) 발생단자에 오버슈트가 발생하여 내부 전원전압(VINT)의 레벨이 상승하면 n개의 병렬 연결된 다이오우드 구성의 NMOS트랜지스터들(N31 ~ N3n)이 온되어 내부 전원전압(VINT)을 원하는 내부 전원전압(VINT)으로 낮추게 된다.
도3은 도2에 나타낸 회로의 병렬 연결된 다이오우드 구성의 NMOS트랜지스터들(N31 ~ N3n)의 개수에 따른 내부 전원전압 대 전류의 관계를 나타내는 그래프이다.
도3에서, 1개의 다이오우드로 구성된 NMOS트랜지스터가 노드(B)과 접지전압사이에 연결되어 있는 경우에는 내부 전원전압(VINT)이 약 0.4V부터 NMOS트랜지스터를 통하여 전류가 흐르기 시작하고, 2개의 다이오우드로 구성된 NMOS트랜지스터들이 노드(B)와 접지전압사이에 연결되어 있는 경우에는 약 0.9V부터 NMOS트랜지스터들을 통하여 전류가 흐르기 시작한다. 그리고, 5개의 다이오우드로 구성된 NMOS트랜지스터들이 노드(B)와 접지전압사이에 연결되어 있는 경우에는 약 3.5V부터 NMOS트랜지스터들을 통하여 전류가 흐르기 시작한다.
도3에 나타낸 그래프로부터 알 수 있듯이, NMOS트랜지스터들(N31 ~ N3n)의 개수를 달리함에 의해서 노드(B)로부터 접지전압으로 전류가 흐르기 시작하는 내부 전원전압(VINT)의 레벨 차이가 너무 크기 때문에 오버슈트시의 내부 전원전압(VINT)의 레벨을 정확하게 설정하기가 어려운 문제점이 있었다.
예를 들면, 노드(B)와 접지전압사이에 2개의 NMOS트랜지스터들을 연결하게되면 내부 전원전압(VINT)이 약 0.9V가 될 때 노드(B)로부터 접지전압으로 전류가 흐르기 시작하나, 3개의 NMOS트랜지스터들을 연결하게 되면 내부 전원전압(VINT)이 약 1.7V가 될 때 노드(B)로부터 접지전압으로 전류가 흐르기 시작한다. 따라서, 만일, 내부 전원전압(VINT)이 1.3V가 될 때 노드(B)로부터 접지전압으로 전류가 흐르게 하기를 원하는 경우에는 그 구현이 불가능하다는 문제점이 있었다.
본 발명의 목적은 내부 전원전압에 오버슈트가 발생하는 경우에 내부 전원전압 발생단자로부터 접지전압으로 전류가 방출되기 시작하는 내부 전원전압의 레벨을 미세하게 조절할 수 있는 내부 전원전압 발생회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 내부 전원전압 발생회로의 제1형태는 내부 전원전압 발생단자로 내부 전원전압을 발생하는 내부 전원전압 발생수단, 상기 내부 전원전압 발생단자와 접지전압사이에 직렬 연결되어 전압을 가변적으로 분배하고, 분배된 전압 발생 노드로 분배된 전압을 발생하는 제1 및 제2저항수단, 및 상기 내부 전원전압 발생단자와 접지전압사이에 연결되고, 상기 분배된 전압에 응답하여 온되어 상기 내부 전원전압 발생단자로부터 접지전압으로 전류를 내보내는 전류 방출수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 내부 전원전압 발생회로의 제2형태는 내부 전원전압 발생단자로 내부 전원전압을 발생하는 내부 전원전압 발생수단, 상기 내부 전원전압 발생단자와 분배된 전압 발생 노드사이에 연결된 제1저항 수단, 상기 분배된 전압 발생 노드와 접지전압사이에 연결되고 저항 값이 가변되는 제2저항 수단, 및 상기 내부 전원전압 발생단자와 접지전압사이에 연결되고, 상기 분배된 전압에 응답하여 온되어 상기 내부 전원전압 발생단자로부터 접지전압으로 전류를 내보내는 전류 방출수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 내부 전원전압 발생회로의 제3형태는 내부 전원전압 발생단자로 내부 전원전압을 발생하는 내부 전원전압 발생수단, 상기 내부 전원전압 발생단자와 분배된 전압 발생 노드사이에 연결되고 저항 값이 가변되는 제1저항 수단, 상기 분배된 전압 발생 노드와 접지전압사이에 연결된 제2저항 수단, 및 상기 내부 전원전압 발생단자와 접지전압사이에 연결되고, 상기 분배된 전압에 응답하여 온되어 상기 내부 전원전압 발생단자로부터 접지전압으로 전류를 내보내는 전류 방출수단을 구비하는 것을 특징으로 한다.
도1은 일반적인 반도체 메모리 장치의 내부 전원전압 발생회로의 회로도이다.
도2는 종래의 다른 내부 전원전압 발생회로의 실시예의 회로도이다.
도3은 도2에 나타낸 회로의 병렬 연결된 다이오우드 구성의 NMOS트랜지스터들(N31 ~ N3n)의 개수에 따른 내부 전원전압 대 전류의 관계를 나타내는 그래프이다.
도4는 본 발명의 일실시예의 내부 전원전압 발생회로의 회로도이다.
도5는 본 발명의 다른 실시예의 내부 전원전압 발생회로의 회로도이다.
도6은 본 발명의 또 다른 실시예의 내부 전원전압 발생회로의 회로도이다.
도7은 본 발명의 또 다른 실시예의 내부 전원전압 발생회로의 회로도이다.
도8은 본 발명의 내부 전원전압 발생회로의 가변저항의 저항 값에 따른 내부 전원전압 대 전류의 관계를 나타내는 그래프이다.
도9a 및 9b는 본 발명의 내부 전원전압 발생회로를 구성하는 가변저항의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 내부 전원전압 발생회로를 설명하면 다음과 같다.
도4는 본 발명의 일실시예의 내부 전원전압 발생회로의 회로도로서, 도1에 나타낸 회로의 노드(B)와 접지전압사이에 NMOS트랜지스터들(N4, N5), 및 가변저항(R1)으로 구성된 전류 방출회로(30)를 추가하여 구성되어 있다.
도4에서, 전류 방출회로(30)는 노드(B)에 연결된 드레인과 게이트를 가진 NMOS트랜지스터(N4), 노드(B)에 연결된 드레인과 접지전압에 연결된 소스와 NMOS트랜지스터(N4)의 소스에 연결된 게이트를 가지고 NMOS트랜지스터(N4)보다 구동 능력이 큰 NMOS트랜지스터(N5), 및 NMOS트랜지스터(N5)의 게이트와 접지전압사이에 연결된 가변저항(R1)으로 구성되어 있다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
내부 전원전압(VINT)에 오버슈트가 발생하지 않았을 경우의 동작은 도1에 나타낸 회로의 동작과 마찬가지로 수행된다.
그런데, 내부 전원전압(VINT)에 오버슈트가 발생하면, NMOS트랜지스터(N4)가 더 많이 온되어 NMOS트랜지스터(N4)의 저항 값이 작아지게 된다. 이때, NMOS트랜지스터(N4)의 저항 값을 R2라고 가정하면, NMOS트랜지스터(N5)의 게이트로 인가되는 전압은 전압(VINT×R1/(R1+R2))이 된다. 만일, 이 전압이 NMOS트랜지스터(N5)의 문턱전압보다 크게 되면 NMOS트랜지스터(N5)가 온되어 노드(B)로부터 접지전압으로 전류가 흐르게 된다. 따라서, 내부 전원전압(VINT)이 오버슈트되는 것을 방지할 수 있다.
이때, 가변저항(R1)의 저항 값을 가변함으로써 내부 전원전압(VINT)의 오버슈트시에 노드(B)로부터 접지전압으로 전류가 흐르기 시작하는 내부 전원전압(VINT)의 레벨을 다양하게 설정할 수 있다.
도5는 본 발명의 다른 실시예의 내부 전원전압 발생회로의 회로도로서, 도4의 다이오우드 구성의 NMOS트랜지스터(N4)대신에 저항(R3)을 연결하여 구성되어 있다.
도5에 나타낸 회로의 동작은 도4에 나타낸 회로의 동작을 참고로 하면 쉽게 이해될 것이다.
그리고, 도5에서는 저항(R3)의 값을 고정하는 것을 나타내었으나, 저항(R3)의 값을 고정하지 않고 가변할 수 있도록, 즉, 저항(R1)과 마찬가지로 가변할 수 있도록 구성할 수도 있다.
도6은 본 발명의 또 다른 실시예의 내부 전원전압 발생회로의 회로도로서, 도1에 나타낸 회로의 노드(B)와 접지전압사이에 가변저항(R4), NMOS트랜지스터(N6), 및 PMOS트랜지스터(P4)로 구성된 전류 방출회로(50)를 추가하여 구성되어 있다.
도6에서, 전류 방출회로(50)는 노드(B)에 연결된 소스와 접지전압에 연결된 드레인을 가진 PMOS트랜지스터(P4), 노드(B)와 PMOS트랜지스터(P4)의 게이트사이에 연결된 가변 저항(R4), 및 PMOS트랜지스터(P4)의 게이트에 연결된 드레인과 노드(B)에 연결된 게이트와 접지전압에 연결된 소스를 가진 NMOS트랜지스터(N6)로 구성되어 있다.
도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
내부 전원전압(VINT)에 오버슈트가 발생하지 않았을 경우의 동작은 도1에 나타낸 회로의 동작과 마찬가지로 수행된다.
내부 전원전압(VINT)에 오버슈트가 발생하면, NMOS트랜지스터(N6)가 더 많이 온되어 NMOS트랜지스터(N6)의 저항 값이 작아지게 된다. 이때, NMOS트랜지스터(N6)의 저항 값을 R5라고 가정하면, PMOS트랜지스터(P4)의 게이트로 인가되는 전압은 전압(VINT×R5/(R4+R5))이 된다. 만일, 이 전압이 PMOS트랜지스터(P4)의 문턱전압보다 크게 되면 PMOS트랜지스터(P4)가 온되어 노드(B)로부터 접지전압으로 전류가 흐르게 된다. 따라서, 내부 전원전압(VINT)이 오버슈트되는 것을 방지할 수 있다.
이때, 가변저항(R4)의 저항 값을 가변함으로써 내부 전원전압(VINT)의 오버슈트시에 노드(B)로부터 접지전압으로 전류가 흐르기 시작하는 내부 전원전압(VINT)의 레벨을 다양하게 설정할 수 있다.
도7은 본 발명의 또 다른 실시예의 내부 전원전압 발생회로의 회로도로서, 도6의 다이오우드 구성의 NMOS트랜지스터(N6)대신에 저항(R6)을 연결하여 구성되어 있다.
도7에 나타낸 회로의 동작은 도6에 나타낸 회로의 동작을 참고로 하면 쉽게 이해될 것이다.
그리고, 도5에서는 저항(R3)의 값을 고정하는 것을 나타내었으나, 저항(R3)의 값을 고정하지 않고 가변할 수 있도록, 즉, 저항(R1)과 마찬가지로 가변할 수 있도록 구성할 수도 있다.
도8은 본 발명의 내부 전원전압 발생회로의 가변저항의 저항 값에 따른 내부 전원전압 대 전류의 관계를 나타내는 그래프이다.
도8에서, 가변저항의 값을 100㏀으로 설정한 경우에 내부 전원전압(VINT)이 약 1.1V인 시점부터 전류가 흐르기 시작하고, 가변저항의 값을 80㏀으로 설정한 경우에 내부 전원전압(VINT)이 약 1.2V인 시점부터 전류가 흐르기 시작한다. 마찬가지로, 가변저항의 값을 8㏀으로 설정한 경우에는 내부 전원전압(VINT)이 약 1.4V인 시점부터 전류가 흐르기 시작한다.
도8에 나타낸 그래프로부터 알 수 있듯이, 본 발명의 내부 전원전압 발생회로는 가변저항의 값을 달리 설정함에 의해서 내부 전원전압(VINT)에 오버슈트가 발생하였을 경우에 내부 전원전압 발생단자로부터 접지전압으로 전류가 흐르기 시작하는 내부 전원전압(VINT)의 레벨을 정확하고 미세하게 조절할 수 있다.
도9a 및 9b는 본 발명의 내부 전원전압 발생회로를 구성하는 가변저항의 실시예의 회로도이다.
도9a에 나타낸 가변저항은 노드(C)와 노드(D)사이에 복수개의 직렬 연결된 저항들(R71 ~ R7m), 및 저항들(R71 ~ R7m) 각각에 병렬 연결된 퓨즈들(F1 ~ F(m-1))로 구성되어 있다.
도9a에 나타낸 가변저항의 저항값은 퓨즈들(F1 ~ F(m-1))을 컷팅하고 컷팅하지 않음에 의해서 다양하게 조절할 수 있다.
또한, 퓨즈들(F1 ~ F(m-1)) 대신에 메탈 옵션들을 이용함에 의해서도 구성 가능하다.
도9b에 나타낸 가변저항은 노드(C)와 노드(D)사이에 복수개의 직렬 연결된 저항들(R71 ~ R7m), 및 저항들(R71 ~ R7m) 각각의 양단에 연결된 드레인과 소스를 가진 NMOS트랜지스터들(N1 ~ N(m-1))로 구성되어 있다.
도9b에 나타낸 가변저항의 저항값은 NMOS트랜지스터들(N1 ~ N(m-1))의 게이트로 인가되는 제어신호들(M1 ~ M(m-1))을 모드 설정 동작시에 외부로부터 반도체 메모리 장치내의 모드 설정 레지스터(미도시)로 인가함으로써 설정하는 것이 가능하다. 그래서, 제어신호들(M1 ~ M(m-1))에 응답하여 NMOS트랜지스터들(N1 ~ N(m-1))이 온 또는 오프됨으로써 가변저항의 저항값이 가변된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 내부 전원전압 발생회로는 내부 전원전압(VINT)에 오버슈트가 발생시에 내부 전원전압 발생단자로부터 접지전압으로 전류가 흐르기 시작하는 내부 전원전압의 레벨을 미세하고 정확하게 조절하는 것이 가능하다.

Claims (28)

  1. 내부 전원전압 발생단자로 내부 전원전압을 발생하는 내부 전원전압 발생수단;
    상기 내부 전원전압 발생단자와 접지전압사이에 직렬 연결되어 전압을 가변적으로 분배하고, 분배된 전압 발생 노드로 분배된 전압을 발생하는 제1 및 제2저항수단; 및
    상기 내부 전원전압 발생단자와 접지전압사이에 연결되고, 상기 분배된 전압에 응답하여 온되어 상기 내부 전원전압 발생단자로부터 접지전압으로 전류를 내보내는 전류 방출수단을 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  2. 제1항에 있어서, 상기 내부 전원전압 발생수단은
    기준전압과 내부 전원전압의 차를 비교하여 비교 출력신호를 발생하는 비교수단; 및
    상기 비교 출력신호에 응답하여 상기 내부 전원전압 발생단자로 전류를 공급하는 전류 공급수단을 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  3. 제1항에 있어서, 상기 제1저항 수단은
    상기 내부 전원전압 발생단자에 연결된 게이트와 드레인을 가진 제1NMOS트랜지스터를 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  4. 제1항에 있어서, 상기 제1저항 수단은
    저항인 것을 특징으로 하는 내부 전원전압 발생회로.
  5. 제1항에 있어서, 상기 제2저항 수단은
    가변 저항인 것을 특징으로 하는 내부 전원전압 발생회로.
  6. 제1항에 있어서, 상기 가변 저항은
    상기 분배된 전압 발생 노드와 접지전압사이에 직렬 연결된 복수개의 저항들; 및
    상기 복수개의 저항들 각각에 병렬 연결된 복수개의 퓨즈들을 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  7. 제1항에 있어서, 상기 가변 저항은
    상기 분배된 전압 발생 노드와 접지전압사이에 직렬 연결된 복수개의 저항들; 및
    상기 복수개의 저항들 각각의 양단에 연결된 드레인과 소스 및 복수개의 제어신호들이 각각 인가되는 게이트를 가진 복수개의 스위칭 트랜지스터들을 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  8. 제1항에 있어서, 상기 전압 방출수단은
    상기 내부 전원전압 발생단자에 연결된 드레인과 접지전압에 연결된 소스와 상기 분배된 전압이 인가되는 게이트를 가진 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  9. 제1항에 있어서, 상기 제1저항 수단은
    가변 저항인 것을 특징으로 하는 내부 전원전압 발생회로.
  10. 제9항에 있어서, 상기 가변 저항은
    상기 내부 전원전압 발생단자와 상기 분배된 전압 발생 노드사이에 직렬 연결된 복수개의 저항들; 및
    상기 복수개의 저항들 각각에 병렬 연결된 복수개의 퓨즈들을 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  11. 제9항에 있어서, 상기 가변 저항은
    상기 내부 전원전압 발생단자와 상기 분배된 전압 발생 노드사이에 직렬 연결된 복수개의 저항들; 및
    상기 복수개의 저항들 각각의 양단에 연결된 드레인과 소스 및 복수개의 제어신호들이 각각 인가되는 게이트를 가진 복수개의 스위칭 트랜지스터들을 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  12. 제9항에 있어서, 상기 제2저항 수단은
    상기 내부 전원전압 발생단자에 연결된 게이트와 상기 분배된 전압이 인가되는 드레인과 접지전압에 연결된 소스를 가진 NMOS트랜지스터를 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  13. 제12항에 있어서, 상기 제2저항 수단은
    저항인 것을 특징으로 하는 내부 전원전압 발생회로.
  14. 제9항에 있어서, 상기 전압 방출수단은
    상기 내부 전원전압 발생단자에 연결된 소스와 접지전압에 연결된 드레인과 상기 분배된 전압이 인가되는 게이트를 가진 PMOS트랜지스터를 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  15. 내부 전원전압 발생단자로 내부 전원전압을 발생하는 내부 전원전압 발생수단;
    상기 내부 전원전압 발생단자와 분배된 전압 발생 노드사이에 연결된 제1저항 수단;
    상기 분배된 전압 발생 노드와 접지전압사이에 연결되고 저항 값이 가변되는 제2저항 수단; 및
    상기 내부 전원전압 발생단자와 접지전압사이에 연결되고, 상기 분배된 전압에 응답하여 온되어 상기 내부 전원전압 발생단자로부터 접지전압으로 전류를 내보내는 전류 방출수단을 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  16. 제15항에 있어서, 상기 제1저항 수단은
    상기 내부 전원전압 발생단자에 연결된 게이트와 드레인 및 상기 분배된 전압 발생 노드에 연결된 소스를 가진 제1NMOS트랜지스터를 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  17. 제15항에 있어서, 상기 제1저항 수단은
    저항인 것을 특징으로 하는 내부 전원전압 발생회로.
  18. 제15항에 있어서, 상기 제2저항 수단은
    가변 저항인 것을 특징으로 하는 내부 전원전압 발생회로.
  19. 제18항에 있어서, 상기 가변 저항은
    상기 제1저항 수단과 접지전압사이에 직렬 연결된 복수개의 저항들; 및
    상기 복수개의 저항들 각각에 병렬 연결된 복수개의 퓨즈들을 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  20. 제18항에 있어서, 상기 가변 저항은
    상기 제1저항 수단과 접지전압사이에 직렬 연결된 복수개의 저항들; 및
    상기 복수개의 저항들 각각의 양단에 연결된 드레인과 소스 및 복수개의 제어신호들이 각각 인가되는 게이트를 가진 복수개의 스위칭 트랜지스터들을 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  21. 제15항에 있어서, 상기 전압 방출수단은
    상기 내부 전원전압 발생단자에 연결된 드레인과 접지전압에 연결된 소스와 상기 분배된 전압이 인가되는 게이트를 가진 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  22. 내부 전원전압 발생단자로 내부 전원전압을 발생하는 내부 전원전압 발생수단;
    상기 내부 전원전압 발생단자와 분배된 전압 발생 노드사이에 연결되고 저항 값이 가변되는 제1저항 수단;
    상기 분배된 전압 발생 노드와 접지전압사이에 연결된 제2저항 수단; 및
    상기 내부 전원전압 발생단자와 접지전압사이에 연결되고, 상기 분배된 전압에 응답하여 온되어 상기 내부 전원전압 발생단자로부터 접지전압으로 전류를 내보내는 전류 방출수단을 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  23. 제22항에 있어서, 상기 제1저항 수단은
    가변 저항인 것을 특징으로 하는 내부 전원전압 발생회로.
  24. 제23항에 있어서, 상기 가변 저항은
    상기 내부 전원전압 발생단자와 상기 분배된 전압 발생 노드사이에 직렬 연결된 복수개의 저항들; 및
    상기 복수개의 저항들 각각에 병렬 연결된 복수개의 퓨즈들을 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  25. 제23항에 있어서, 상기 가변 저항은
    상기 내부 전원전압 발생단자와 상기 분배된 전압 발생 노드사이에 직렬 연결된 복수개의 저항들; 및
    상기 복수개의 저항들 각각의 양단에 연결된 드레인과 소스 및 복수개의 제어신호들이 각각 인가되는 게이트를 가진 복수개의 스위칭 트랜지스터들을 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  26. 제22항에 있어서, 상기 제2저항 수단은
    상기 내부 전원전압 발생단자에 연결된 게이트와 상기 분배된 전압 발생 노드에 연결된 드레인과 접지전압에 연결된 소스를 가진 제NMOS트랜지스터를 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
  27. 제22항에 있어서, 상기 제2저항 수단은
    저항인 것을 특징으로 하는 내부 전원전압 발생회로.
  28. 제22항에 있어서, 상기 전압 방출수단은
    상기 내부 전원전압 발생단자에 연결된 소스와 접지전압에 연결된 드레인과 상기 분배된 전압이 인가되는 게이트를 가진 PMOS트랜지스터를 구비하는 것을 특징으로 하는 내부 전원전압 발생회로.
KR10-2001-0068197A 2001-11-02 2001-11-02 내부 전원전압 발생회로 KR100410987B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2001-0068197A KR100410987B1 (ko) 2001-11-02 2001-11-02 내부 전원전압 발생회로
US10/155,196 US6778007B2 (en) 2001-11-02 2002-05-24 Internal power voltage generating circuit
JP2002314643A JP2003223787A (ja) 2001-11-02 2002-10-29 内部電源電圧発生回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0068197A KR100410987B1 (ko) 2001-11-02 2001-11-02 내부 전원전압 발생회로

Publications (2)

Publication Number Publication Date
KR20030037096A KR20030037096A (ko) 2003-05-12
KR100410987B1 true KR100410987B1 (ko) 2003-12-18

Family

ID=19715648

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0068197A KR100410987B1 (ko) 2001-11-02 2001-11-02 내부 전원전압 발생회로

Country Status (3)

Country Link
US (1) US6778007B2 (ko)
JP (1) JP2003223787A (ko)
KR (1) KR100410987B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7233196B2 (en) * 2003-06-20 2007-06-19 Sires Labs Sdn. Bhd. Bandgap reference voltage generator
US7026824B2 (en) * 2003-10-31 2006-04-11 Faraday Technology Corp. Voltage reference generator with negative feedback
KR100812299B1 (ko) * 2005-04-19 2008-03-10 매그나칩 반도체 유한회사 전압 강하 회로
JP4836599B2 (ja) * 2006-02-16 2011-12-14 株式会社リコー ボルテージレギュレータ
KR100702135B1 (ko) * 2006-03-21 2007-03-30 주식회사 하이닉스반도체 초기화신호 생성회로
KR100791075B1 (ko) * 2006-11-15 2008-01-03 삼성전자주식회사 파워 업 리셋 회로 및 이를 구비한 반도체 장치
US7612605B2 (en) * 2007-02-12 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bootstrap voltage generating circuits
US9153297B2 (en) * 2008-04-03 2015-10-06 Infineon Technologies Ag Integrated circuit and method for manufacturing the same
KR101318802B1 (ko) * 2012-03-30 2013-10-17 (주)에프알텍 전압 조절 장치
JP2013239215A (ja) * 2012-05-11 2013-11-28 Toshiba Corp 半導体記憶装置
US9806707B2 (en) * 2014-02-07 2017-10-31 Qualcomm Incorporated Power distribution network (PDN) conditioner
US20160181847A1 (en) * 2014-10-24 2016-06-23 Rocketship, Inc. Programmable Current Discharge System
US9785222B2 (en) 2014-12-22 2017-10-10 Qualcomm Incorporated Hybrid parallel regulator and power supply combination for improved efficiency and droop response with direct current driven output stage attached directly to the load
CN105652535B (zh) * 2016-01-21 2018-09-11 武汉华星光电技术有限公司 一种栅极驱动电路及显示面板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039524A (ko) * 1995-04-26 1996-11-25 기따오까 다까시 반도체장치 및 반도체장치의 내부전원전위의 조정방법
KR19980034554A (ko) * 1996-11-07 1998-08-05 김광호 반도체 메모리 장치의 내부 전원 전압 발생 회로
JPH1173769A (ja) * 1997-08-27 1999-03-16 Mitsubishi Electric Corp 半導体装置
JPH11353889A (ja) * 1998-04-09 1999-12-24 Toshiba Corp 内部電圧生成回路および半導体メモリ
KR20000003572A (ko) * 1998-06-29 2000-01-15 김영환 내부전압 강하회로
KR20020044200A (ko) * 2000-12-05 2002-06-15 박종섭 내부전압 발생회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4978904A (en) * 1987-12-15 1990-12-18 Gazelle Microcircuits, Inc. Circuit for generating reference voltage and reference current
US5081380A (en) * 1989-10-16 1992-01-14 Advanced Micro Devices, Inc. Temperature self-compensated time delay circuits
JP3625918B2 (ja) * 1995-10-16 2005-03-02 株式会社ルネサステクノロジ 電圧発生回路
FR2801746B1 (fr) * 1999-11-26 2003-08-22 France Telecom Dispositif d'alimentation stabilisee de composants electroniques tele-alimentes

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039524A (ko) * 1995-04-26 1996-11-25 기따오까 다까시 반도체장치 및 반도체장치의 내부전원전위의 조정방법
KR19980034554A (ko) * 1996-11-07 1998-08-05 김광호 반도체 메모리 장치의 내부 전원 전압 발생 회로
JPH1173769A (ja) * 1997-08-27 1999-03-16 Mitsubishi Electric Corp 半導体装置
JPH11353889A (ja) * 1998-04-09 1999-12-24 Toshiba Corp 内部電圧生成回路および半導体メモリ
KR20000003572A (ko) * 1998-06-29 2000-01-15 김영환 내부전압 강하회로
KR20020044200A (ko) * 2000-12-05 2002-06-15 박종섭 내부전압 발생회로

Also Published As

Publication number Publication date
KR20030037096A (ko) 2003-05-12
US6778007B2 (en) 2004-08-17
US20030085754A1 (en) 2003-05-08
JP2003223787A (ja) 2003-08-08

Similar Documents

Publication Publication Date Title
KR100865852B1 (ko) 레귤레이터 및 고전압 발생기
US6498469B2 (en) Internal supply voltage generating circuit and method of generating internal supply voltage using an internal reference voltage generating circuit and voltage-drop regulator
US6967524B2 (en) High voltage generation and regulation system for digital multilevel nonvolatile memory
JP4648346B2 (ja) 調整可能なトランジスタボディバイアス回路網
KR100410987B1 (ko) 내부 전원전압 발생회로
US6411554B1 (en) High voltage switch circuit having transistors and semiconductor memory device provided with the same
KR100818105B1 (ko) 내부 전압 발생 회로
JP2000228084A (ja) 電圧発生回路
TWI773214B (zh) 振盪電路以及半導體積體電路
JP4590106B2 (ja) デュアル制御アナログ遅延素子
US7126434B2 (en) Oscillator circuit for semiconductor device
US20050093581A1 (en) Apparatus for generating internal voltage capable of compensating temperature variation
KR20050021175A (ko) 데이터 구동회로 및 이를 이용한 반도체 장치
US6486646B2 (en) Apparatus for generating constant reference voltage signal regardless of temperature change
US6320454B1 (en) Low power voltage regulator circuit for use in an integrated circuit device
US6548994B2 (en) Reference voltage generator tolerant to temperature variations
US7692477B1 (en) Precise control component for a substrate potential regulation circuit
US5691940A (en) Method and apparatus for programmable current limits
KR101153793B1 (ko) 내부 전압 발생 장치
KR100525923B1 (ko) 플래쉬 메모리 장치용 전압 생성기
JPH0737385A (ja) 内部電源用降圧回路
KR100631936B1 (ko) 내부전압 발생회로
US6104176A (en) Voltage regulator and method of voltage regulation
KR101072995B1 (ko) 정전류원 생성 회로
KR101153711B1 (ko) 모스 트랜지스터 구동 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101129

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee