JP2003223787A - 内部電源電圧発生回路 - Google Patents

内部電源電圧発生回路

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JP2003223787A
JP2003223787A JP2002314643A JP2002314643A JP2003223787A JP 2003223787 A JP2003223787 A JP 2003223787A JP 2002314643 A JP2002314643 A JP 2002314643A JP 2002314643 A JP2002314643 A JP 2002314643A JP 2003223787 A JP2003223787 A JP 2003223787A
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Kyu-Nam Lim
林奎南
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    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

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Abstract

(57)【要約】 【課題】 内部電源電圧にオーバシュートが発生する場
合に内部電源電圧発生端子から接地端子に電流が放出さ
れ始める内部電源電圧のレベルの微調節が可能な内部電
源電圧発生回路を提供する。 【解決手段】 本発明は内部電源電圧のオーバーシュー
トに応答して内部電源電圧のレベルを正確に調節するこ
とができる内部電源電圧発生回路を開示したものであ
る。本発明の実施形態による内部電源電圧発生回路は内
部電源電圧発生端子に内部電源電圧を発生する内部電源
電圧発生器、内部電源電圧発生端子と接地端子との間に
直列連結されて電圧を可変的に分配して、内部電源電圧
を分配するための分配された電圧発生ノードに分配され
た電圧を発生する第１及び第２抵抗器、及び内部電源電
圧発生端子と接地端子との間に連結されて、内部電源電
圧発生端子から接地端子に電流を送りだす電流放出器で
構成されている。したがって、内部電源電圧にオーバシ
ュートが発生した時に内部電源電圧発生端子から接地端
子に電流が流れ始める内部電源電圧のレベルを正確に微
調節することが可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に半導体メモリ装置の内部電源電圧発生回路に
関する。
【０００２】
【従来の技術】従来の半導体メモリ装置の内部電源電圧
発生回路は、基準電圧ＶＲＥＦと内部電源電圧ＶＩＮＴ
の電圧差を検出して内部電源電圧ＶＩＮＴのレベルが基
準電圧ＶＲＥＦのレベルより低くなれば内部電源電圧Ｖ
ＩＮＴのレベルを高めることによって基準電圧ＶＲＥＦ
と内部電源電圧ＶＩＮＴの差を制御する。
【０００３】図１は、一般的な半導体メモリ装置の内部
電源電圧発生回路の回路図であって、ＰＭＯＳトランジ
スタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２、及
び正電流源Ｉｓで構成された電流ミラー型比較回路１０
と、ＰＭＯＳトランジスタＰ３及びキャパシタＣＬで構
成されている。図１で、負荷電流ＩＬは内部電源電圧Ｖ
ＩＮＴ発生端子に連結された負荷を通して流れる電流を
図式化して示したものである。図１に示した回路の動作
を説明すると次のとおりである。
【０００４】電流ミラー型比較回路１０は、基準電圧Ｖ
ＲＥＦのレベルが内部電源電圧ＶＩＮＴのレベルより高
い場合にＮＭＯＳトランジスタＮ１がＮＭＯＳトランジ
スタＮ２より強くオンされてノードＡの電圧を低下させ
る。そうすると、ＰＭＯＳトランジスタＰ３がターン-
オンされて内部電源電圧ＶＩＮＴ発生端子にさらに多く
の電流が供給されるようにする。このとき、キャパシタ
ＣＬによって内部電源電圧ＶＩＮＴのレベルが徐々に上
昇するようになる。
【０００５】一方、電流ミラー型比較回路１０は、基準
電圧ＶＲＥＦのレベルが内部電源電圧ＶＩＮＴのレベル
より低い場合にＮＭＯＳトランジスタＮ１がＮＭＯＳト
ランジスタＮ２よりさらに弱くオンされてノードＡの電
圧を高める。そうすると、ＰＭＯＳトランジスタＰ３が
さらに弱くオンされて内部電源電圧ＶＩＮＴ発生端子に
さらに小さい電流が供給されるようにする。同様に、キ
ャパシタＣＬによって内部電源電圧ＶＩＮＴのレベルが
徐々に下降するようになる。
【０００６】図１に示した内部電源電圧発生回路では、
負荷電流ＩＬが０の場合には、ＰＭＯＳトランジスタＰ
３がオフされて、ＰＭＯＳトランジスタＰ３を通して内
部電源電圧ＶＩＮＴ発生端子に電流が流れてはならな
い。ところで、図１に示した内部電源電圧発生回路は負
荷電流ＩＬが０になった後に、電流ミラー型比較回路１
０によって比較動作が行われてＰＭＯＳトランジスタＰ
３のゲート電圧が上昇するため、ＰＭＯＳトランジスタ
Ｐ３をオフするまでの遅延時間が発生する。したがっ
て、負荷電流ＩＬが０になった後にもＰＭＯＳトランジ
スタＰ３のオフ遅延によってＰＭＯＳトランジスタＰ３
を通して電流が流れる期間が存在する。したがって、内
部電源電圧ＶＩＮＴ発生端子にオーバシュート（oversh
oot）が発生して内部電源電圧ＶＩＮＴが高くなるとい
う問題点があった。
【０００７】図２は、従来の他の内部電源電圧発生回路
の実施例を示す回路図であって、図１に示した回路のノ
ードＢと接地端子との間にｎ個の直列に連結されたダイ
オード構成のＮＭＯＳトランジスタＮ３（１）〜Ｎ３
（ｎ）で構成されている。図１に示した回路と同様な構
成を有する素子は同一番号及び符号で示した。
【０００８】図２で、追加されるＮＭＯＳトランジスタ
Ｎ３（１）〜Ｎ３（ｎ）は、ノードＢの電圧が電圧ｎ×
Ｖｔh（ここで、ＶｔhはＮＭＯＳトランジスタＮ３
（１）〜Ｎ３（ｎ）の各々のスレショルド電圧を示す）
より高くなる場合にＮＭＯＳトランジスタＮ３（１）〜
Ｎ３（ｎ）がオンされてＰＭＯＳトランジスタＰ３を通
して流れる電流を接地端子に流すようになる。
【０００９】すなわち、負荷電流ＩＬが０になる場合に
ＰＭＯＳトランジスタＰ３を通して電流が継続的に流れ
ることによって内部電源電圧ＶＩＮＴ発生端子にオーバ
シュートが発生して内部電源電圧ＶＩＮＴのレベルが上
昇すると、ｎ個の直列に連結されたダイオード構成のＮ
ＭＯＳトランジスタＮ３（１）〜Ｎ３（ｎ）がオンされ
て、内部電源電圧ＶＩＮＴが所望の内部電源電圧ＶＩＮ
Ｔに下げられる。
【００１０】図３は、図２に示した回路の直列に連結さ
れたダイオード構成のＮＭＯＳトランジスタＮ３（１）
〜Ｎ３（ｎ）の個数と内部電源電圧−電流特性との関係
を示すグラフである。
【００１１】図３に示したグラフから分かるように、１
個のダイオード構成のＮＭＯＳトランジスタがノードＢ
と接地端子との間に連結されている場合には内部電源電
圧ＶＩＮＴが約０．４ＶからＮＭＯＳトランジスタを通
して電流が流れ始めて、２個のダイオード構成のＮＭＯ
ＳトランジスタがノードＢと接地端子との間に連結され
ている場合には約０．９ＶからＮＭＯＳトランジスタを
通して電流が流れ始める。５個のダイオード構成のＮＭ
ＯＳトランジスタがノードＢと接地端子との間に連結さ
れている場合には約３．５ＶからＮＭＯＳトランジスタ
を通して電流が流れ始める。
【００１２】図３に示したグラフから分かるように、Ｎ
ＭＯＳトランジスタＮ３（１）〜Ｎ３（ｎ）の個数を異
なるようにすることによってノードＢから接地端子に電
流が流れ始める内部電源電圧ＶＩＮＴのレベル差があま
りに大きくなるためにオーバシュート時の内部電源電圧
ＶＩＮＴのレベルを正確に設定するのが難しいという問
題点があった。
【００１３】例えば、ノードＢと接地端子との間に２個
のＮＭＯＳトランジスタを連結する場合には、内部電源
電圧ＶＩＮＴが約０．９Ｖになる時にノードＢから接地
端子に電流が流れ始めるが、３個のＮＭＯＳトランジス
タを連結する場合には、内部電源電圧ＶＩＮＴが約１．
７Ｖになる時にノードＢから接地端子に電流が流れ始め
る。したがって、内部電源電圧ＶＩＮＴが１．３Ｖにな
る時にノードＢから接地端子に電流が流れるようにする
ことができないという問題点があった。
【００１４】
【発明が解決しようとする課題】本発明の目的は内部電
源電圧にオーバシュートが発生する場合に内部電源電圧
発生端子から接地端子に電流が放出され始める内部電源
電圧のレベルを微調節することができる内部電源電圧発
生回路を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成するため
の本発明の内部電源電圧発生回路の第１形態は内部電源
電圧発生端子に内部電源電圧を発生する内部電源電圧発
生手段、前記内部電源電圧発生端子と接地端子との間に
直列連結されて電圧を可変的に分配して、分配された電
圧発生ノードに前記分配された電圧を発生する第１及び
第２抵抗手段、及び前記内部電源電圧発生端子と接地端
子との間に連結されて、前記分配された電圧に応答して
オンされて前記内部電源電圧発生端子から接地端子に電
流を送りだす電流放出手段を備えることを特徴とする。
【００１６】前記目的を達成するための本発明の内部電
源電圧発生回路の第２形態は内部電源電圧発生端子に内
部電源電圧を発生する内部電源電圧発生手段、前記内部
電源電圧発生端子と分配された電圧発生ノードとの間に
連結された第１抵抗手段、前記分配された電圧発生ノー
ドと接地端子との間に連結されて抵抗値が可変される第
２抵抗手段、及び前記内部電源電圧発生端子と接地端子
との間に連結されて、前記分配された電圧に応答してオ
ンされて前記内部電源電圧発生端子から接地端子に電流
を送りだす電流放出手段を備えることを特徴とする。
【００１７】前記目的を達成するための本発明の内部電
源電圧発生回路の第３形態は内部電源電圧発生端子に内
部電源電圧を発生する内部電源電圧発生手段、前記内部
電源電圧発生端子と分配された電圧発生ノードとの間に
連結されて抵抗値が可変される第１抵抗手段、前記分配
された電圧発生ノードと接地端子との間に連結された第
２抵抗手段、及び前記内部電源電圧発生端子と接地端子
との間に連結されて、前記分配された電圧に応答してオ
ンされて前記内部電源電圧発生端子から接地端子に電流
を送りだす電流放出手段を備えることを特徴とする。
【００１８】
【発明の実施の形態】以下、添付した図面を参考しなが
ら本発明の内部電源電圧発生回路を説明する。
【００１９】図４は、本発明の一実施形態の内部電源電
圧発生回路の回路図であって、図１に示した回路のノー
ドＢと接地端子との間にＮＭＯＳトランジスタＮ４、Ｎ
５、及び可変抵抗Ｒ１で構成された電流放出回路３０を
追加して構成されている。
【００２０】図４で、電流放出回路３０は、ノードＢに
連結されたドレインとゲートを有したＮＭＯＳトランジ
スタＮ４、ノードＢに連結されたドレインと接地端子に
連結されたソースとＮＭＯＳトランジスタＮ４のソース
に連結されたゲートを有してＮＭＯＳトランジスタＮ４
より駆動能力が大きいＮＭＯＳトランジスタＮ５、及び
ＮＭＯＳトランジスタＮ５のゲートと接地端子との間に
連結された可変抵抗Ｒ１で構成されている。
【００２１】図４に示した回路の動作を説明すると次の
とおりである。
【００２２】内部電源電圧ＶＩＮＴにオーバシュートが
発生しなかった場合の動作は図１に示した回路の動作と
同様に行われる。
【００２３】ところが、内部電源電圧ＶＩＮＴにオーバ
シュートが発生すると、ＮＭＯＳトランジスタＮ４がさ
らに強くオンされてＮＭＯＳトランジスタＮ４の抵抗値
が小さくなる。このとき、ＮＭＯＳトランジスタＮ４の
抵抗値をＲ２と仮定すれば、ＮＭＯＳトランジスタＮ５
のゲートに印加される電圧は電圧ＶＩＮＴ×Ｒ１／（Ｒ
１＋Ｒ２）になる。この電圧がＮＭＯＳトランジスタＮ
５のスレショルド電圧より大きくなればＮＭＯＳトラン
ジスタＮ５がオンされてノードＢから接地端子に電流が
流れるようになる。したがって、内部電源電圧ＶＩＮＴ
がオーバシュートすることを防止できる。
【００２４】このとき、可変抵抗Ｒ１の抵抗値を可変と
することによって内部電源電圧ＶＩＮＴのオーバシュー
ト時にノードＢから接地端子に電流が流れ始める内部電
源電圧ＶＩＮＴのレベルを多様に設定することができ
る。
【００２５】図５は、本発明の他の実施形態の内部電源
電圧発生回路の回路図であって、図４のダイオード構成
のＮＭＯＳトランジスタＮ４の代りに抵抗Ｒ３を連結し
て構成されている。
【００２６】図５に示した回路の動作は、図４に示した
回路の動作を参考にすれば容易に理解されよう。
【００２７】図５では抵抗Ｒ３の値を固定するように示
したが、抵抗Ｒ３の値を固定せずに可変となるように、
すなわち、抵抗Ｒ１と同様に可変となるように構成して
もよい。
【００２８】図６は、本発明のもう一つの実施形態の内
部電源電圧発生回路の回路図であって、図１に示した回
路のノードＢと接地端子との間に可変抵抗Ｒ４、ＮＭＯ
ＳトランジスタＮ６、及びＰＭＯＳトランジスタＰ４で
構成された電流放出回路５０を追加して構成されてい
る。
【００２９】図６で、電流放出回路５０はノードＢに連
結されたソースと接地端子に連結されたドレインを有し
たＰＭＯＳトランジスタＰ４、ノードＢとＰＭＯＳトラ
ンジスタＰ４のゲートとの間に連結された可変抵抗Ｒ
４、及びＰＭＯＳトランジスタＰ４のゲートに連結され
たドレインとノードＢに連結されたゲートと接地端子に
連結されたソースを有したＮＭＯＳトランジスタＮ６で
構成されている。
【００３０】図６に示した回路の動作を説明すると次の
とおりである。
【００３１】内部電源電圧ＶＩＮＴにオーバシュートが
発生しなかった場合の動作は図１に示した回路の動作と
同様に行われる。
【００３２】内部電源電圧ＶＩＮＴにオーバシュートが
発生すると、ＮＭＯＳトランジスタＮ６がさらに強くオ
ンされてＮＭＯＳトランジスタＮ６の抵抗値が小さくな
る。このとき、ＮＭＯＳトランジスタＮ６の抵抗値をＲ
５と仮定すれば、ＰＭＯＳトランジスタＰ４のゲートに
印加される電圧は電圧ＶＩＮＴ×Ｒ５／（Ｒ４＋Ｒ５）
になる。この電圧がＰＭＯＳトランジスタＰ４のスレシ
ョルド電圧より大きくなればＰＭＯＳトランジスタＰ４
がオンされてノードＢから接地端子に電流が流れるよう
になる。したがって、内部電源電圧ＶＩＮＴがオーバシ
ュートすることを防止できる。
【００３３】このとき、可変抵抗Ｒ４の抵抗値を可変す
ることによって内部電源電圧ＶＩＮＴのオーバシュート
時にノードＢから接地端子に電流が流れ始める内部電源
電圧ＶＩＮＴのレベルを多様に設定することができる。
【００３４】図７は、本発明の更にもう一つの実施形態
の内部電源電圧発生回路の回路図であって、図６のダイ
オード構成のＮＭＯＳトランジスタＮ６の代りに抵抗Ｒ
６を連結して構成されている。
【００３５】図７に示した回路の動作は、図６に示した
回路の動作を参考にすれば容易に理解されよう。
【００３６】図５では抵抗Ｒ３の値を固定するように示
したが、抵抗Ｒ３の値を固定せずに可変となるように、
すなわち、抵抗Ｒ１と同様に可変となるように構成して
もよい。
【００３７】図８は、本発明の内部電源電圧発生回路の
可変抵抗の抵抗値と内部電源電圧−電流特性との関係を
示すグラフである。
【００３８】図８で、可変抵抗の値を１００ｋΩに設定
した場合には、内部電源電圧ＶＩＮＴが約１．１Ｖであ
る時点から電流が流れ始めて、可変抵抗の値を８０ｋΩ
に設定した場合には、内部電源電圧ＶＩＮＴが約１．２
Ｖである時点から電流が流れ始める。同様に、可変抵抗
の値を８ｋΩに設定した場合には、内部電源電圧ＶＩＮ
Ｔが約１．４Ｖである時点から電流が流れ始める。
【００３９】図８に示したグラフから分かるように、本
発明の内部電源電圧発生回路は可変抵抗の値を異なる値
に設定することによって内部電源電圧ＶＩＮＴにオーバ
シュートが発生した場合に内部電源電圧発生端子から接
地端子に電流が流れ始める内部電源電圧ＶＩＮＴのレベ
ルを正確に微調節することができる。
【００４０】図９Ａ及び図９Ｂは、本発明の内部電源電
圧発生回路を構成する可変抵抗の実施形態を示す回路図
である。
【００４１】図９Ａに示した可変抵抗は、ノードＣとノ
ードＤとの間に複数個の直列連結された抵抗Ｒ７（１）
〜Ｒ７（ｍ）、及び抵抗Ｒ７（１）〜Ｒ７（ｍ）の各々
に並列連結されたヒューズＦ（１）〜Ｆ（ｍ−１）で構
成されている。
【００４２】図９Ａに示した可変抵抗の抵抗値は、ヒュ
ーズＦ（１）〜Ｆ（ｍ−１）を切断したり、切断しなか
ったりすることによって多様に調節されうる。
【００４３】また、ヒューズＦ（１）〜Ｆ（ｍ−１）の
代りにメタルオプションを利用することによっても構成
可能である。
【００４４】図９Ｂに示した可変抵抗は、ノードＣとノ
ードＤとの間に複数個の直列連結された抵抗Ｒ７（１）
〜Ｒ７（ｍ）、及び抵抗Ｒ７（１）〜Ｒ７（ｍ）の各々
の両端に連結されたドレインとソースを有したＮＭＯＳ
トランジスタＮ（１）〜Ｎ（ｍ−１）で構成されてい
る。
【００４５】図９Ｂに示した可変抵抗の抵抗値は、ＮＭ
ＯＳトランジスタＮ（１）〜Ｎ（ｍ−１）のゲートに印
加される制御信号Ｍ（１）〜Ｍ（ｍ−１）をモード設定
動作時に外部から半導体メモリ装置内のモード設定レジ
スタ（図示せず）に印加することによって設定すること
が可能である。従って、制御信号Ｍ（１）〜Ｍ（ｍ−
１）に応答してＮＭＯＳトランジスタＮ（１）〜Ｎ（ｍ
−１）がオンまたはオフされることによって可変抵抗の
抵抗値が可変となる。
【００４６】以上のように、本発明の望ましい実施形態
を参照して説明したが、当業者であれば特許請求の範囲
に記載された本発明の思想及び領域から逸脱しない範囲
内で本発明を多様に修正及び変更させることができるこ
とが理解されよう。
【００４７】
【発明の効果】したがって、本発明の内部電源電圧発生
回路によれば、内部電源電圧ＶＩＮＴにオーバシュート
が発生した時に内部電源電圧発生端子から接地端子に電
流が流れ始める内部電源電圧のレベルを精密かつ正確に
調節することが可能である。
【図面の簡単な説明】
【図１】一般的な半導体メモリ装置の内部電源電圧発生
回路の回路図である。
【図２】従来の他の内部電源電圧発生回路の実施形態を
示す回路図である。
【図３】図２に示した回路の直列連結されたダイオード
構成のＮＭＯＳトランジスタＮ３（１）〜Ｎ３（ｎ）の
個数と内部電源電圧−電流特性との関係を示すグラフで
ある。
【図４】本発明の一実施形態の内部電源電圧発生回路の
回路図である。
【図５】本発明の他の実施形態の内部電源電圧発生回路
の回路図である。
【図６】本発明のもう一つの実施形態の内部電源電圧発
生回路の回路図である。
【図７】本発明の更にもう一つの実施形態の内部電源電
圧発生回路の回路図である。
【図８】本発明の内部電源電圧発生回路の可変抵抗の抵
抗値と内部電源電圧−電流特性との関係を示すグラフで
ある。
【図９Ａ】本発明の内部電源電圧発生回路を構成する可
変抵抗の実施形態を示す回路図である。
【図９Ｂ】本発明の内部電源電圧発生回路を構成する可
変抵抗の実施形態を示す回路図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 JJ15 KB62 KB73 QQ10 QQ15 5F038 BB02 BB04 BB06 BB07 BB10 EZ20 5H430 BB03 BB05 BB09 BB11 CC05 EE06 EE08 EE09 EE19 FF03 FF13 GG08 HH03 JJ07 LA02 5M024 AA24 AA40 BB29 FF20 FF23 FF30 HH09 HH10 PP03 PP09

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 内部電源電圧発生端子に内部電源電圧を
    発生する内部電源電圧発生手段と、 前記内部電源電圧発生端子と接地端子との間に直列に連
    結されて電圧を可変的に分配して、分配された電圧発生
    ノードに分配された電圧を発生する第１及び第２抵抗手
    段と、 前記内部電源電圧発生端子と接地端子との間に連結され
    て、前記分配された電圧に応答してオンされて前記内部
    電源電圧発生端子から接地端子に電流を送りだす電流放
    出手段を備えることを特徴とする内部電源電圧発生回
    路。
  2. 【請求項２】 前記内部電源電圧発生手段は、 基準電圧と内部電源電圧との差を比較して比較出力信号
    を発生する比較手段と、 前記比較出力信号に応答して前記内部電源電圧発生端子
    に電流を供給する電流供給手段と、 を備えることを特徴とする請求項１に記載の内部電源電
    圧発生回路。
  3. 【請求項３】 前記第１抵抗手段は、前記内部電源電圧
    発生端子に連結されたゲートとドレインを有した第１Ｎ
    ＭＯＳトランジスタを備えることを特徴とする請求項１
    に記載の内部電源電圧発生回路。
  4. 【請求項４】 前記第１抵抗手段は、抵抗であることを
    特徴とする請求項１に記載の内部電源電圧発生回路。
  5. 【請求項５】 前記第２抵抗手段は、可変抵抗であるこ
    とを特徴とする請求項１に記載の内部電源電圧発生回
    路。
  6. 【請求項６】 前記可変抵抗は、 前記分配された電圧発生ノードと接地端子との間に直列
    連結された複数個の抵抗と、 前記複数個の抵抗の各々に並列に連結された複数個のヒ
    ューズと、 を備えることを特徴とする請求項１に記載の内部電源電
    圧発生回路。
  7. 【請求項７】 前記可変抵抗は、 前記分配された電圧発生ノードと接地端子との間に直列
    連結された複数個の抵抗と、 前記複数個の抵抗のうち対応する抵抗の各々の両端にド
    レイン及びソースが連結されて、ゲートには複数個の制
    御信号が印加される複数個のスイッチングトランジスタ
    と、 を備えることを特徴とする請求項１に記載の内部電源電
    圧発生回路。
  8. 【請求項８】 前記電圧放出手段は、 前記内部電源電圧発生端子に連結されたドレインと接地
    端子に連結されたソースと前記分配された電圧が印加さ
    れるゲートを有した第２ＮＭＯＳトランジスタを備える
    ことを特徴とする請求項１に記載の内部電源電圧発生回
    路。
  9. 【請求項９】 内部電源電圧を発生させてその発生した
    内部電源電圧を内部電源電圧発生端子に伝送するための
    内部電源電圧発生器と、 内部電源電圧を分配してその分配された電圧を分配電圧
    発生ノードに伝送するために内部電源電圧発生端子と接
    地端子との間に連結された可変抵抗器と、 内部電源電圧発生端子から出る電流を分配された電圧に
    応答して前記接地端子に放電するために、前記内部電源
    電圧発生端子と前記接地端子との間に連結された電流放
    電素子と、 を含むことを特徴とする内部電源電圧発生回路。
  10. 【請求項１０】 前記可変抵抗器は、可変抵抗であるこ
    とを特徴とする請求項９に記載の内部電源電圧発生回
    路。
  11. 【請求項１１】 前記可変抵抗器は、 前記内部電源電圧発生端子と前記分配電圧発生ノードと
    の間に直列連結された複数個の抵抗と、 前記複数個の抵抗のうち対応する抵抗の両端に各々並列
    に連結された複数個のヒューズと、 を備えることを特徴とする請求項１０に記載の内部電源
    電圧発生回路。
  12. 【請求項１２】 前記可変抵抗器は、 前記分配電圧発生ノードと前記内部電源電圧発生端子と
    の間に直列で連結された複数の抵抗と、 前記複数の抵抗のうち対応する抵抗の両端に各々連結さ
    れるドレイン及びソースと制御信号が入力されるゲート
    を有する複数のスイッチングトランジスタと、 を備えることを特徴とする請求項９に記載の内部電源電
    圧発生回路。
  13. 【請求項１３】 前記可変抵抗器は、前記可変抵抗に直
    結に連結されたＮＭＯＳトランジスタをさらに含んで構
    成されて、前記ＮＭＯＳトランジスタのゲートは前記内
    部電源電圧発生端子に連結されて、ドレインは分配電圧
    を入力されて、ソースは接地端子に連結されたことを特
    徴とする請求項１０に記載の内部電源電圧発生回路。
  14. 【請求項１４】 前記可変抵抗器は、前記可変抵抗に直
    列で連結された抵抗をさらに含んで構成されることを特
    徴とする請求項１０に記載の内部電源電圧発生回路。
  15. 【請求項１５】 前記電流放電素子は、ＰＭＯＳトラン
    ジスタで構成されて、前記ＰＭＯＳトランジスタのソー
    スは内部電源電圧発生端子に連結されて、ドレインは接
    地端子に連結されてゲートは分配電圧が入力されること
    を特徴とする請求項９に記載の内部電源電圧発生回路。
  16. 【請求項１６】 内部電源電圧発生端子に内部電源電圧
    を発生する内部電源電圧発生手段と、 前記内部電源電圧発生端子と前記内部電源電圧が分配さ
    れる分配された電圧発生ノードとの間に連結された第１
    抵抗手段と、 前記分配された電圧発生ノードと接地端子との間に連結
    されて、抵抗値が可変である第２抵抗手段と、 前記内部電源電圧発生端子と接地端子との間に連結され
    て、前記分配された電圧に応答してオンされて前記内部
    電源電圧発生端子から前記接地端子に電流を送りだす電
    流放出手段と、 を備えることを特徴とする内部電源電圧発生回路。
  17. 【請求項１７】 前記第１抵抗手段は、 前記内部電源電圧発生端子に連結されたゲートとドレイ
    ン及び前記分配された電圧発生ノードに連結されたソー
    スを有した第１ＮＭＯＳトランジスタを備えることを特
    徴とする請求項１６に記載の内部電源電圧発生回路。
  18. 【請求項１８】 前記第１抵抗手段は、抵抗であること
    を特徴とする請求項１６に記載の内部電源電圧発生回
    路。
  19. 【請求項１９】 前記第２抵抗手段は、可変抵抗である
    ことを特徴とする請求項１６に記載の内部電源電圧発生
    回路。
  20. 【請求項２０】 前記可変抵抗は、 前記第１抵抗手段と接地端子との間に直列に連結された
    複数個の抵抗と、 前記複数個の抵抗の各々に並列に連結された複数個のヒ
    ューズと、 を備えることを特徴とする請求項１９に記載の内部電源
    電圧発生回路。
  21. 【請求項２１】 前記可変抵抗は、前記第１抵抗手段と
    接地端子との間に直列に連結された複数個の抵抗と、 前記複数個の抵抗の各々の両端に連結されたドレインと
    ソース及び複数個の制御信号が各々印加されるゲートを
    有した複数個のスイッチングトランジスタと、 を備えることを特徴とする請求項１９に記載の内部電源
    電圧発生回路。
  22. 【請求項２２】 前記電圧放出手段は、前記内部電源電
    圧発生端子に連結されたドレインと接地端子に連結され
    たソースと前記分配された電圧が印加されるゲートを有
    した第２ＮＭＯＳトランジスタを備えることを特徴とす
    る請求項１６に記載の内部電源電圧発生回路。
  23. 【請求項２３】 内部電源電圧発生端子に内部電源電圧
    を発生する内部電源電圧発生回路と、 前記内部電源電圧発生端子と内部電源電圧を分配するた
    めの分配された電圧発生ノードとの間に連結されて抵抗
    値が可変である第１抵抗器と、 前記分配された電圧発生ノードと接地端子との間に連結
    された第２抵抗器と、 前記内部電源電圧発生端子と接地端子との間に連結され
    て、前記分配された電圧に応答してオンされて前記内部
    電源電圧発生端子から接地端子に電流を送りだす電流放
    出素子と、 を備えることを特徴とする内部電源電圧発生回路。
  24. 【請求項２４】 前記第１抵抗器は、可変抵抗であるこ
    とを特徴とする請求項２３に記載の内部電源電圧発生回
    路。
  25. 【請求項２５】 前記可変抵抗は、 前記内部電源電圧発生端子と前記分配された電圧発生ノ
    ードとの間に直列連結された複数個の抵抗と、 前記複数個の抵抗の各々に並列に連結された複数個のヒ
    ューズと、 を備えることを特徴とする請求項２４に記載の内部電源
    電圧発生回路。
  26. 【請求項２６】 前記可変抵抗は、 前記内部電源電圧発生端子と前記分配された電圧発生ノ
    ードとの間に直列連結された複数個の抵抗と、 前記複数個の抵抗の各々の両端に連結されたドレインと
    ソース及び複数個の制御信号が各々印加されるゲートを
    有した複数個のスイッチングトランジスタと、 を備えることを特徴とする請求項２４に記載の内部電源
    電圧発生回路。
  27. 【請求項２７】 前記第２抵抗器は、前記内部電源電圧
    発生端子に連結されたゲートと前記分配された電圧発生
    ノードに連結されたドレインと接地端子に連結されたソ
    ースを備えたＮＭＯＳトランジスタで構成されることを
    特徴とする内部電源電圧発生回路。
  28. 【請求項２８】 前記第２抵抗手段は、抵抗であること
    を特徴とする請求項２３に記載の内部電源電圧発生回
    路。
  29. 【請求項２９】 前記電圧放出手段は、前記内部電源電
    圧発生端子に連結されたソースと接地端子に連結された
    ドレインと前記分配された電圧が印加されるゲートを有
    したＰＭＯＳトランジスタを備えることを特徴とする請
    求項２３に記載の内部電源電圧発生回路。
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